JPH03129933A - ビットバッファ回路 - Google Patents
ビットバッファ回路Info
- Publication number
- JPH03129933A JPH03129933A JP1266108A JP26610889A JPH03129933A JP H03129933 A JPH03129933 A JP H03129933A JP 1266108 A JP1266108 A JP 1266108A JP 26610889 A JP26610889 A JP 26610889A JP H03129933 A JPH03129933 A JP H03129933A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- phase
- register
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
装置の内部クロックと独立なタイミングで受信された受
信データを該内部クロックに同期させるビットバッファ
回路に関し、 受信クロックの位相と内部クロックの位相がいかなる関
係にあるときでも、内部のレジスタには、受信データの
変化点から離れたタイミングでデータが取り込まれ得る
ようにすることを目的とし、受信クロックのタイミング
で受信データを入力する第１のレジスタと、内部クロッ
クを入力して、制御信号に応じて該内部クロックの位相
を反転させる位相反転部と、前記位相反転部の出力信号
のタイミングで、前記第１のレジスタの出力を入力する
第２のレジスタと、前記受信クロックの立ち上がりの位
相と前記位相反転部の出力信号の立ち上がりの位相との
差が所定の値以下になることを検出する立ち上がり一致
検出部と、前記所定の値以下になったことが検出される
と、前記位相反転部が前記内部クロックの位相を反転す
るように制御する位相反転制御部とを有してなるように
構成する。
信データを該内部クロックに同期させるビットバッファ
回路に関し、 受信クロックの位相と内部クロックの位相がいかなる関
係にあるときでも、内部のレジスタには、受信データの
変化点から離れたタイミングでデータが取り込まれ得る
ようにすることを目的とし、受信クロックのタイミング
で受信データを入力する第１のレジスタと、内部クロッ
クを入力して、制御信号に応じて該内部クロックの位相
を反転させる位相反転部と、前記位相反転部の出力信号
のタイミングで、前記第１のレジスタの出力を入力する
第２のレジスタと、前記受信クロックの立ち上がりの位
相と前記位相反転部の出力信号の立ち上がりの位相との
差が所定の値以下になることを検出する立ち上がり一致
検出部と、前記所定の値以下になったことが検出される
と、前記位相反転部が前記内部クロックの位相を反転す
るように制御する位相反転制御部とを有してなるように
構成する。
本発明は、装置の内部クロックと独立なタイミングで受
信された受信データを該内部クロックに同期させるビッ
トバッファ回路に関する。
信された受信データを該内部クロックに同期させるビッ
トバッファ回路に関する。
例えば、データ端末装置（ＤＴＥ）に接続するデータ通
信装置（ＤＣＥ＞においては、該データ端末装置（ＤＴ
Ｅ）からのデータを受信する受信部において、データ端
末装置（ＤＴＥ）の送信クロックに同期して入力される
受信データを、データ通信装置（ＤＣＥ）の内部クロッ
クに同期させる必要がある。本発明のビットバッファ回
路はこのような場合に使用される。
信装置（ＤＣＥ＞においては、該データ端末装置（ＤＴ
Ｅ）からのデータを受信する受信部において、データ端
末装置（ＤＴＥ）の送信クロックに同期して入力される
受信データを、データ通信装置（ＤＣＥ）の内部クロッ
クに同期させる必要がある。本発明のビットバッファ回
路はこのような場合に使用される。
〔従来の技術および発明が解決しようとする課題〕第４
図は、従来のビットバッファ回路の構成例を示す図であ
る。
図は、従来のビットバッファ回路の構成例を示す図であ
る。
第４図において、１１はシリアル・パラレル変換回路、
１２および１３は８ビツトレジスタ、１４はパラレル・
シリアル変換回路、１５および１６は８分の１分周回路
、３１および３２はＤフリップフロップ回路、３３はＮ
ＡＮＤ回路、３４は遅延回路である。さらに、ＳＤはデ
ータ端末装置（ＤＴＥ）からの受信データ（データ端末
装置（ＤＴＥ）の送信データ）、ＳＴ１はデータ端末装
置（ＤＴＥ）からの受信クロック（データ端末装置（Ｄ
ＴＥ）の送信クロック）、ＳＴ２はデータ通信装置（Ｄ
ＣＥ）の内部クロックである。
１２および１３は８ビツトレジスタ、１４はパラレル・
シリアル変換回路、１５および１６は８分の１分周回路
、３１および３２はＤフリップフロップ回路、３３はＮ
ＡＮＤ回路、３４は遅延回路である。さらに、ＳＤはデ
ータ端末装置（ＤＴＥ）からの受信データ（データ端末
装置（ＤＴＥ）の送信データ）、ＳＴ１はデータ端末装
置（ＤＴＥ）からの受信クロック（データ端末装置（Ｄ
ＴＥ）の送信クロック）、ＳＴ２はデータ通信装置（Ｄ
ＣＥ）の内部クロックである。
シリアル・パラレル変換回路１１は上記の受信データ（
シリアルデータ）ＳＤを上記の受信クロックＳＴＩのタ
イミングで受信して８ビツトのパラレルデータに変換し
てレジスタ１２に印加する。
シリアルデータ）ＳＤを上記の受信クロックＳＴＩのタ
イミングで受信して８ビツトのパラレルデータに変換し
てレジスタ１２に印加する。
上記の受信クロックＳＴＩは、８分の１分周回路１５に
て分周され、該８分の１分周回路１５の出力信号のタイ
ミングで、レジスタ１２は、上記のシリアル・パラレル
変換回路１１の出力を入力する。
て分周され、該８分の１分周回路１５の出力信号のタイ
ミングで、レジスタ１２は、上記のシリアル・パラレル
変換回路１１の出力を入力する。
上記の８分の１分周回路１５の出力信号はＤフリップフ
ロップ回路３１のエツジトリガ入力端子に印加される。
ロップ回路３１のエツジトリガ入力端子に印加される。
該Ｄフリップフロップ回路３１のＤ入力端子は常時Ｈレ
ベルに固定されている。
ベルに固定されている。
データ通信装置（ＤＣＥ）の内部クロックＳＴ２は８分
の１分周回路１６にて分周され、該８分の１分周回路１
６の出力信号はＤフリップフロップ回路３２のエツジト
リガ入力端子に印加される。
の１分周回路１６にて分周され、該８分の１分周回路１
６の出力信号はＤフリップフロップ回路３２のエツジト
リガ入力端子に印加される。
該Ｄフリップフロップ回路３２のＤ入力端子は常時Ｈレ
ベルに固定されている。
ベルに固定されている。
Ｄフリップフロップ回路３１およびＤフリップフロップ
回路３２のＱ出力はＮＡＮＤ回路３３の２つの入力とな
る。該ＮＡＮＤ回路３３の出力は、遅延回路３４を介し
て、該Ｄフリップフロップ回路３１および３２のリセッ
ト端子に印加される。
回路３２のＱ出力はＮＡＮＤ回路３３の２つの入力とな
る。該ＮＡＮＤ回路３３の出力は、遅延回路３４を介し
て、該Ｄフリップフロップ回路３１および３２のリセッ
ト端子に印加される。
レジスタ１３は、上記の遅延回路３４の出力信号のタイ
ミングで、前記レジスタ１２の出力の８ビツトを入力す
る。
ミングで、前記レジスタ１２の出力の８ビツトを入力す
る。
上記のレジスタ１３の８ビツトの出力は、前記データ通
信装置（ＤＣＥ）の内部クロックＳＴ２のタイミングで
、パラレル・シリアル変換回路１４に入力される。
信装置（ＤＣＥ）の内部クロックＳＴ２のタイミングで
、パラレル・シリアル変換回路１４に入力される。
該パラレル・シリアル変換回路１４の出力は、前記８分
の１分周回路１６の出力信号のタイミングで読み出され
る。
の１分周回路１６の出力信号のタイミングで読み出され
る。
しかしながら、第４図の構成においては、上記の受信ク
ロックＳＴＩとデータ通信装置（ＤＣＥ）の内部クロッ
クＳＴ２との位相が、第５図に示されるような関係にあ
る場合には、レジスタ１３のデータ入力のタイミングが
印加されるデータの変化点の近傍に位置し、レジスタの
セットアツプタイム、ホールドアツプタイムが確保でき
ないという問題があった。
ロックＳＴＩとデータ通信装置（ＤＣＥ）の内部クロッ
クＳＴ２との位相が、第５図に示されるような関係にあ
る場合には、レジスタ１３のデータ入力のタイミングが
印加されるデータの変化点の近傍に位置し、レジスタの
セットアツプタイム、ホールドアツプタイムが確保でき
ないという問題があった。
本発明は、上記の問題点に鑑み、なされたもので、受信
クロックの位相と内部クロックの位相がいかなる関係に
あるときでも、内部のレジスタには、受信データの変化
点から離れたタイミングでデータが取り込まれ得るビッ
トバッファ回路を提供することを目的とするものである
。
クロックの位相と内部クロックの位相がいかなる関係に
あるときでも、内部のレジスタには、受信データの変化
点から離れたタイミングでデータが取り込まれ得るビッ
トバッファ回路を提供することを目的とするものである
。
第１図は本発明の基本構成図である。
第１図において、１は第１のレジスタ、２は第２のレジ
スタ、３は位相反転部、４は位相反転制御部、そして、
５は立ち上がり一致検出部である。
スタ、３は位相反転部、４は位相反転制御部、そして、
５は立ち上がり一致検出部である。
第１のレジスタ１は、と受信クロックのタイミングで受
信データを入力する。
信データを入力する。
位相反転部３は、内部クロックを入力して、制御信号に
応じて該内部クロックの位相を反転させる。
応じて該内部クロックの位相を反転させる。
第２のレジスタ２は、前記位相反転部３の出力信号のタ
イミングで、前記第１のレジスタ１の出力を入力する。
イミングで、前記第１のレジスタ１の出力を入力する。
立ち上がり一致検出部５は、前記受信クロックの立ち上
がりの位相と前記位相反転部３の出力信号の立ち上がり
の位相との差が所定の値以下になることを検出する。
がりの位相と前記位相反転部３の出力信号の立ち上がり
の位相との差が所定の値以下になることを検出する。
位相反転制御部４は、前記所定の値以下になったことが
検出されると、前記位相反転部３が前記内部クロックの
位相を反転するように制御する。
検出されると、前記位相反転部３が前記内部クロックの
位相を反転するように制御する。
立ち上がり一致検出部５において、第１のレジスタに印
加されるクロックのタイミングと第２のレジスタに印加
されるクロックのタイミングとが比較され、第２のレジ
スタに印加されるクロックのタイミングが、第２のレジ
スタに印加されるデータの変化点の近傍に入ったことが
検出されると、位相反転制御部４および位相反転部３に
よって、該第２のレジスタに印加されるクロックの位相
が反転されるように制御される。
加されるクロックのタイミングと第２のレジスタに印加
されるクロックのタイミングとが比較され、第２のレジ
スタに印加されるクロックのタイミングが、第２のレジ
スタに印加されるデータの変化点の近傍に入ったことが
検出されると、位相反転制御部４および位相反転部３に
よって、該第２のレジスタに印加されるクロックの位相
が反転されるように制御される。
第２図は本発明の実施例の構成図であり、前述の第４図
の従来の構成に対応するものである。
の従来の構成に対応するものである。
第２図においても、第４図におけると同様に、１１はシ
リアル・パラレル変換回路、１２および１３は８ビツト
レジスタ、１４はパラレル・シリアル変換回路、１５お
よび１６は８分の１分周回路である。さらに、ＳＤはデ
ータ端末装置（ＤＴＥ）からの受信データ（データ端末
装置（ＤＴＥ）の送信データ）、ＳＴ１はデータ端末装
置（ＤＴＥ）からの受信クロック（データ端末装置（Ｄ
ＴＥ）の送信クロック）、ＳＴ２はデータ通信装置（Ｄ
ＣＥ）の内部クロックであり、これらの役割は第４図に
おけると同様である。
リアル・パラレル変換回路、１２および１３は８ビツト
レジスタ、１４はパラレル・シリアル変換回路、１５お
よび１６は８分の１分周回路である。さらに、ＳＤはデ
ータ端末装置（ＤＴＥ）からの受信データ（データ端末
装置（ＤＴＥ）の送信データ）、ＳＴ１はデータ端末装
置（ＤＴＥ）からの受信クロック（データ端末装置（Ｄ
ＴＥ）の送信クロック）、ＳＴ２はデータ通信装置（Ｄ
ＣＥ）の内部クロックであり、これらの役割は第４図に
おけると同様である。
さらに、第２図において、１７はＥＯＲ回路、１８およ
び１９は遅延回路、２０，２１．および２２はＡＮＤ回
路、そして、２３はＤフリップフロップ回路である。
び１９は遅延回路、２０，２１．および２２はＡＮＤ回
路、そして、２３はＤフリップフロップ回路である。
８分の１分周回路１６から出力されるデユーティ−５０
パーセントの出力（ＳＴ２）Ｉ／８はＥ○Ｒ回路１７の
一方の入力として印加され、該ＦＯＲ回路１７の他方の
入力としてはＤフリップフロップ回路２３のＱ出力が印
加される。したがって、Ｄフリップフロップ回路２３の
Ｑ出力がＨレベルならば、ＥＯＲ回路１７の出力は８分
の１分周回路１６から出力（ＳＴ２）１／８を反転した
ものとなり、Ｄフリップフロップ回路２３のＱ出力がＬ
レベルならば、ＥＯＲ回路１７の出力は８分の１分周回
路１６から出力（Ｓ Ｔ ２ ） ｌ／ＩＩそのものと
なる。
パーセントの出力（ＳＴ２）Ｉ／８はＥ○Ｒ回路１７の
一方の入力として印加され、該ＦＯＲ回路１７の他方の
入力としてはＤフリップフロップ回路２３のＱ出力が印
加される。したがって、Ｄフリップフロップ回路２３の
Ｑ出力がＨレベルならば、ＥＯＲ回路１７の出力は８分
の１分周回路１６から出力（ＳＴ２）１／８を反転した
ものとなり、Ｄフリップフロップ回路２３のＱ出力がＬ
レベルならば、ＥＯＲ回路１７の出力は８分の１分周回
路１６から出力（Ｓ Ｔ ２ ） ｌ／ＩＩそのものと
なる。
ＡＮＤ回路２０の２つの入力としては、上記のＥＯＲ回
路１７の出力と該ＥＯＲ回路１７の出力を遅延回路１８
で遅延したものとが印加され、ＡＮＤ回路２１０２つの
入力としては、上記の８分の１分周回路１５の出力（Ｓ
ＴＩ）ｌ／＋１と該８分の１分周回路１５の出力を遅延
回路１９で遅延したものとが印加される。
路１７の出力と該ＥＯＲ回路１７の出力を遅延回路１８
で遅延したものとが印加され、ＡＮＤ回路２１０２つの
入力としては、上記の８分の１分周回路１５の出力（Ｓ
ＴＩ）ｌ／＋１と該８分の１分周回路１５の出力を遅延
回路１９で遅延したものとが印加される。
ＡＮＤ回路２０の出力およびＡＮＤ回路２１の出力はＡ
ＮＤ回路２２０２つの入力として印加され、該ＡＮＤ回
路２２の出力はＤフリップフロップ回路２３のエツジト
リガ入力端子に印加される。
ＮＤ回路２２０２つの入力として印加され、該ＡＮＤ回
路２２の出力はＤフリップフロップ回路２３のエツジト
リガ入力端子に印加される。
該Ｄフリップフロップ回路の反転出力とＤ入力は接続さ
れ、エツジ） ＩＪガ入力の立ち上がりの度に、そのＱ
出力は反転する。
れ、エツジ） ＩＪガ入力の立ち上がりの度に、そのＱ
出力は反転する。
なお、レジスタ１３０入力のタイミングを与える信号と
しては、上記のＥＯＲ回路１７の出力信号が供給される
。
しては、上記のＥＯＲ回路１７の出力信号が供給される
。
以下に、第２図の構成の動作を、第３Ａ図および第３Ｂ
図のタイミングを用いて説明する。
図のタイミングを用いて説明する。
８分の１分周回路１５の出力（ＳＴＩ）ｌ／８とＥＯＲ
回路１７の出力の位相が第３Ａ図に示されるように充分
離れているときには、ＡＮＤ回路２２の出力はＬのまま
であるので、Ｄフリップフロップ回路２３のＱ出力は変
化せず、したがって、ＥＯＲ回路１７の出力の位相は、
それまでと同じであるが、８分の１分周回路１５の出力
（ＳＴＩ）＋７８とＦＯＲ回路１７の出力の立ち上がり
の位相の差が第３Ｂ図に示されるように、遅延回路１８
および１９のパルス幅で定められる所定の値以下となる
と、ＡＮＤ回路２２からＨレベルの出力が現れ、Ｄフリ
ップフロップ回路２３のＱ出力は反転し、したがって、
ＥＯＲ回路１７の出力の位相は反転する。こうして、８
分の１分周回路１５の出力（ＳＴＩ）ｌ／８の立ち上が
りのタイミングとＥＯＲ回路１７の出力の立ち上がりの
タイミングとが近いことが検出されると、ＥＯＲ回路１
７の出力の位相は１８０°シフトされ、８分の１分周回
路１５の出力（Ｓ Ｔ １ ） ｌ／８の立ち上がりの
タイミングとＥＯＲ回路１７の出力の立ち上がりのタイ
ミングとを充分離すように制御する。
回路１７の出力の位相が第３Ａ図に示されるように充分
離れているときには、ＡＮＤ回路２２の出力はＬのまま
であるので、Ｄフリップフロップ回路２３のＱ出力は変
化せず、したがって、ＥＯＲ回路１７の出力の位相は、
それまでと同じであるが、８分の１分周回路１５の出力
（ＳＴＩ）＋７８とＦＯＲ回路１７の出力の立ち上がり
の位相の差が第３Ｂ図に示されるように、遅延回路１８
および１９のパルス幅で定められる所定の値以下となる
と、ＡＮＤ回路２２からＨレベルの出力が現れ、Ｄフリ
ップフロップ回路２３のＱ出力は反転し、したがって、
ＥＯＲ回路１７の出力の位相は反転する。こうして、８
分の１分周回路１５の出力（ＳＴＩ）ｌ／８の立ち上が
りのタイミングとＥＯＲ回路１７の出力の立ち上がりの
タイミングとが近いことが検出されると、ＥＯＲ回路１
７の出力の位相は１８０°シフトされ、８分の１分周回
路１５の出力（Ｓ Ｔ １ ） ｌ／８の立ち上がりの
タイミングとＥＯＲ回路１７の出力の立ち上がりのタイ
ミングとを充分離すように制御する。
本発明によれば、受信クロックの位相と内部クロックの
位相がいかなる関係にあるときでも、内部のレジスタに
は、受信データの変化点から離れたタイミングでデータ
が取り込まれ得る。
位相がいかなる関係にあるときでも、内部のレジスタに
は、受信データの変化点から離れたタイミングでデータ
が取り込まれ得る。
第１図は本発明の基本構成図、
第２図は本発明の実施例の構成図、
第３Ａ図および第３Ｂ図は第２図の構成のタイミング図
、 第４図は従来のビットバッファ回路の構成例を示す図、
そして、 第５図は第４図の構成のタイミング図である。 〔符号の説明〕 １− 第１のレジスタ、２ 第２のレジスタ、３−位相
反転部、 ４ 位相反転制御部、５・ 立ち上がり一
致検出部、 １１−シリアル・パラレル変換回路、 １２および１３８ビツトレジスタ、 １４−パラレル・シリアル変換回路、 １５および１６ ・８分の１分周回路、ＳＩ） デー
タ端末装置（ＤＴＥ）からの受信データ（データ端末装
置（ＤＴＥ）の送信データ）、 ＳＴＩ データ端末装置（ＤＴＥ）からの受信クロッ
ク（データ端末装置（ＤＴＥ） の送信クロック）、 Ｓｒ１・−データ通信装置（ＤＣＥ）の内部クロック、 ３１および３２−・、Ｄフリップフロップ回路、３３
ＮＡＮＤ回路、３４ 遅延回路。 第１図
、 第４図は従来のビットバッファ回路の構成例を示す図、
そして、 第５図は第４図の構成のタイミング図である。 〔符号の説明〕 １− 第１のレジスタ、２ 第２のレジスタ、３−位相
反転部、 ４ 位相反転制御部、５・ 立ち上がり一
致検出部、 １１−シリアル・パラレル変換回路、 １２および１３８ビツトレジスタ、 １４−パラレル・シリアル変換回路、 １５および１６ ・８分の１分周回路、ＳＩ） デー
タ端末装置（ＤＴＥ）からの受信データ（データ端末装
置（ＤＴＥ）の送信データ）、 ＳＴＩ データ端末装置（ＤＴＥ）からの受信クロッ
ク（データ端末装置（ＤＴＥ） の送信クロック）、 Ｓｒ１・−データ通信装置（ＤＣＥ）の内部クロック、 ３１および３２−・、Ｄフリップフロップ回路、３３
ＮＡＮＤ回路、３４ 遅延回路。 第１図
Claims (1)
- 【特許請求の範囲】 １、受信クロックのタイミングで受信データを入力する
第１のレジスタ（１）と、 内部クロックを入力して、制御信号に応じて該内部クロ
ックの位相を反転させる位相反転部（３）と、 前記位相反転部（３）の出力信号のタイミングで、前記
第１のレジスタ（１）の出力を入力する第２のレジスタ
（２）と、 前記受信クロックの立ち上がりの位相と前記位相反転部
（３）の出力信号の立ち上がりの位相との差が所定の値
以下になることを検出する立ち上がり一致検出部（５）
と、 前記所定の値以下になったことが検出されると、前記位
相反転部（３）が前記内部クロックの位相を反転するよ
うに制御する位相反転制御部（４）とを有してなること
を特徴とするビットバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266108A JPH03129933A (ja) | 1989-10-16 | 1989-10-16 | ビットバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266108A JPH03129933A (ja) | 1989-10-16 | 1989-10-16 | ビットバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129933A true JPH03129933A (ja) | 1991-06-03 |
Family
ID=17426431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266108A Pending JPH03129933A (ja) | 1989-10-16 | 1989-10-16 | ビットバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130060A (ja) * | 2008-11-25 | 2010-06-10 | Oki Semiconductor Co Ltd | データ転送システム |
| JP2013034087A (ja) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
-
1989
- 1989-10-16 JP JP1266108A patent/JPH03129933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130060A (ja) * | 2008-11-25 | 2010-06-10 | Oki Semiconductor Co Ltd | データ転送システム |
| JP2013034087A (ja) * | 2011-08-02 | 2013-02-14 | Nec Engineering Ltd | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5099477A (en) | Phase matching circuit | |
| US4514719A (en) | Data transmission system utilizing power line of 3-phase alternating current | |
| US5594762A (en) | Apparatus for retiming digital data transmitted at a high speed | |
| US7254201B2 (en) | Clock and data recovery circuit and method | |
| US4756010A (en) | Asynchronous/synchronous data receiver circuit | |
| JPH03191633A (ja) | データ転送方式 | |
| US6072370A (en) | Clock extraction circuit | |
| US7936855B2 (en) | Oversampling data recovery circuit and method for a receiver | |
| US5748123A (en) | Decoding apparatus for Manchester code | |
| EP0411759B1 (en) | Synchronizer using clock phase extrapolation | |
| US4821295A (en) | Two-stage synchronizer | |
| JPH03129933A (ja) | ビットバッファ回路 | |
| EP1946475B1 (en) | Data interface and method of seeking synchronization | |
| US6073245A (en) | Skewing-suppressive output buffer circuit | |
| JP3085448B2 (ja) | 通信システム | |
| US5148450A (en) | Digital phase-locked loop | |
| US5990813A (en) | Method and apparatus for synchronizing external data to an internal timing signal | |
| JP2003174484A (ja) | データ伝送システム及びそれに用いられるデータ送受信装置と、その方法 | |
| US11249510B2 (en) | Semiconductor apparatus with domain crossing function | |
| JPH01260944A (ja) | 通信端末装置 | |
| JPH01146442A (ja) | ビデオデータ伝送方式 | |
| JPH02308634A (ja) | データ通信装置用ビットバッファ回路 | |
| JPH0630497B2 (ja) | 終端装置 | |
| JPH08130534A (ja) | データ伝送適応化方式およびこれを備えたデータ伝送装置 | |
| JPH02294128A (ja) | 位相同期回路 |