JPH02309645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02309645A JPH02309645A JP13057289A JP13057289A JPH02309645A JP H02309645 A JPH02309645 A JP H02309645A JP 13057289 A JP13057289 A JP 13057289A JP 13057289 A JP13057289 A JP 13057289A JP H02309645 A JPH02309645 A JP H02309645A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate
- gate electrode
- gate metal
- concentration drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 2
- 238000001459 lithography Methods 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 claims 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 6
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 210000000988 bone and bone Anatomy 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速、高集積のロジック部と高駆動能力の
出力部をモノリシック化したドライバーＩＣや通信用Ｉ
Ｃに使われる高耐圧ＭＯ３Ｉ−ランジスタの製造に関す
る。
出力部をモノリシック化したドライバーＩＣや通信用Ｉ
Ｃに使われる高耐圧ＭＯ３Ｉ−ランジスタの製造に関す
る。
ゲートメタル上にシリコンナイトライド等の絶縁膜を形
成しトータルの膜厚を厚くし、幅の広いサイドウオール
が形成できるとともに、ゲートメタルを横方向に制御性
よくエツチングすることにより、低濃度ドレイン領域の
長さを長くできるためＭＯＳ）ランジスタの耐圧を高め
ることができる。
成しトータルの膜厚を厚くし、幅の広いサイドウオール
が形成できるとともに、ゲートメタルを横方向に制御性
よくエツチングすることにより、低濃度ドレイン領域の
長さを長くできるためＭＯＳ）ランジスタの耐圧を高め
ることができる。
微細加工技術の向上により、高速、高集積のロジック部
と、高いドライバビリティの出力部をモノリシック化し
、さらに高機能のＩＣが実現できるようになってきた。
と、高いドライバビリティの出力部をモノリシック化し
、さらに高機能のＩＣが実現できるようになってきた。
一般にロジック部は３〜５Ｖの低電圧電源を用い、出力
部は１０〜５０■程度の高電圧電源を用いる。この用途
に用いる高耐圧ＭＯ３）ランジスタの構造には第２図に
示すようなオフセントドレインのものがよく使われる。
部は１０〜５０■程度の高電圧電源を用いる。この用途
に用いる高耐圧ＭＯ３）ランジスタの構造には第２図に
示すようなオフセントドレインのものがよく使われる。
これは低濃度ドレイン領域６の空乏層を利用し高耐圧化
したものである。耐圧２０〜３０Ｖの時には、低濃度ド
レイン６の不純物濃度を最適化した場合でもドレイン長
（Ｌ、）は１．０〜１．５−程度必要となる。従来の製
造工程では、基板ｌの表面にゲート酸化膜を設けてから
ゲート電極３形成後セルフアラインで低濃度ドレイン層
６を形成し、マスクを使って高濃度ドレイン９とゲート
のスペースをとるようにしていた。８は眉間絶縁膜、１
０は電極配線である。
したものである。耐圧２０〜３０Ｖの時には、低濃度ド
レイン６の不純物濃度を最適化した場合でもドレイン長
（Ｌ、）は１．０〜１．５−程度必要となる。従来の製
造工程では、基板ｌの表面にゲート酸化膜を設けてから
ゲート電極３形成後セルフアラインで低濃度ドレイン層
６を形成し、マスクを使って高濃度ドレイン９とゲート
のスペースをとるようにしていた。８は眉間絶縁膜、１
０は電極配線である。
〔発明が解決しようとする課題〕
従来のマスクを使った製造方法では、アライメント誤差
によりＬｏが変化し、耐圧とドレイン抵抗のバラツキを
生ずる。また、本来１．５Ｉｒｒ＠が欲しいのに、設計
ルール上ではアライメントの誤差を香めて２．０−〜２
．５−と必要以上のし。を設定しなくてはならない、長
めのＬｏは耐圧には有利であるが、ドレイン抵抗とセル
パターンの縮小には不利となる。また、ゲート電極マス
ク以外にマスクが１枚余計にかかる、等の問題があった
。
によりＬｏが変化し、耐圧とドレイン抵抗のバラツキを
生ずる。また、本来１．５Ｉｒｒ＠が欲しいのに、設計
ルール上ではアライメントの誤差を香めて２．０−〜２
．５−と必要以上のし。を設定しなくてはならない、長
めのＬｏは耐圧には有利であるが、ドレイン抵抗とセル
パターンの縮小には不利となる。また、ゲート電極マス
ク以外にマスクが１枚余計にかかる、等の問題があった
。
一方、絶縁物のサイドウオールを用いて低濃度ドレイン
を形成することもできる。しかし、この場合サイドウオ
ールの幅は、絶縁物の膜厚で決まるが、最大でもゲート
メタルの膜厚程度でしわ二０．５−程度が限界で高耐圧
化できない。
を形成することもできる。しかし、この場合サイドウオ
ールの幅は、絶縁物の膜厚で決まるが、最大でもゲート
メタルの膜厚程度でしわ二０．５−程度が限界で高耐圧
化できない。
本発明はゲート電極の上に絶縁膜を形成し、この絶縁膜
の下の部分のゲート電極を等方性のエツチングにより除
去する。このオーバーエッチされたゲート電極にセルフ
ァラインで低濃度ドレインの不純物ドーピングを行い、
さらにゲート電極と絶縁膜のトータルの膜厚に等しい幅
の広いサイドウオールが形成でき、このサイドウオール
に沿って高濃度ドレインの不純物ドーピングを行うこと
により、ゲート電極膜厚の３倍強度に当たる１．＋＋＝
１．０〜１．５−をセルファラインで形成する。
の下の部分のゲート電極を等方性のエツチングにより除
去する。このオーバーエッチされたゲート電極にセルフ
ァラインで低濃度ドレインの不純物ドーピングを行い、
さらにゲート電極と絶縁膜のトータルの膜厚に等しい幅
の広いサイドウオールが形成でき、このサイドウオール
に沿って高濃度ドレインの不純物ドーピングを行うこと
により、ゲート電極膜厚の３倍強度に当たる１．＋＋＝
１．０〜１．５−をセルファラインで形成する。
この発明により、ゲート電極にセルファラインで低濃度
ドレイン領域を設定できるため、耐圧およびドレイン抵
抗のバラツキが無くなり、またＬｌｌの余計なマージン
が不必要となるのでドレイン抵抗を低くできると共にセ
ル面積も小さくできる。
ドレイン領域を設定できるため、耐圧およびドレイン抵
抗のバラツキが無くなり、またＬｌｌの余計なマージン
が不必要となるのでドレイン抵抗を低くできると共にセ
ル面積も小さくできる。
さらにマスクが１枚削減できる。
第１図＋ａ）〜ｌｄｌに示す高耐圧ＭＯ３）ランジスタ
の製造工程図により本発明の製造方法を詳細に説明する
。半導体基板ｌ上にゲート絶縁膜２を形成し、この上に
ゲート電極３の材料である低抵抗ポリシリコン等をデポ
ジットし、さらにシリコンナイトライドやシリコン酸化
膜等の第１絶縁膜４をデポジットする。そしてゲートの
バクーニングをフォトリソグラフィによって行う、第１
図ｆａｌはこのゲートパターンにより第１絶縁膜４とゲ
ート電極３をＲＩＥ等の異方性エツチングにより加工し
たところである。
の製造工程図により本発明の製造方法を詳細に説明する
。半導体基板ｌ上にゲート絶縁膜２を形成し、この上に
ゲート電極３の材料である低抵抗ポリシリコン等をデポ
ジットし、さらにシリコンナイトライドやシリコン酸化
膜等の第１絶縁膜４をデポジットする。そしてゲートの
バクーニングをフォトリソグラフィによって行う、第１
図ｆａｌはこのゲートパターンにより第１絶縁膜４とゲ
ート電極３をＲＩＥ等の異方性エツチングにより加工し
たところである。
・次に第１絶縁膜４をマスクにゲート電極３を横方向に
オーバーエッチする。これには減圧ケミカルエツチング
や−ｅｔエツチングを用いる。この工程でゲート１ｔＩ
７ｉ３は第１絶縁膜４よりほぼ膜厚骨の長さだけ短くな
る。
オーバーエッチする。これには減圧ケミカルエツチング
や−ｅｔエツチングを用いる。この工程でゲート１ｔＩ
７ｉ３は第１絶縁膜４よりほぼ膜厚骨の長さだけ短くな
る。
次に第１図（ｂｌに示すように第１絶縁１１９４をつき
ぬけるが、ゲート電極３まではつきぬけない程度の高エ
ネルギーインプラにより低濃度ドレイン領域６を形成す
る。ここでは熱拡散等により不純物を拡散ドーピングし
ても良い、この後に減圧ＣＶＤ等の被膜性のよい第２絶
縁膜をゲート電極３と第り絶縁１１４の和の膜厚骨をデ
ポジションする。
ぬけるが、ゲート電極３まではつきぬけない程度の高エ
ネルギーインプラにより低濃度ドレイン領域６を形成す
る。ここでは熱拡散等により不純物を拡散ドーピングし
ても良い、この後に減圧ＣＶＤ等の被膜性のよい第２絶
縁膜をゲート電極３と第り絶縁１１４の和の膜厚骨をデ
ポジションする。
ＲＩＥ等の異方性エツチングで第１図ｔｃ＋に示すよう
な幅の広いサイドウオール７を形成し、このサイドウオ
ールをマスクとして高濃度ドレイン領域をイオンインプ
ラによって形成する。
な幅の広いサイドウオール７を形成し、このサイドウオ
ールをマスクとして高濃度ドレイン領域をイオンインプ
ラによって形成する。
第１図（ｄ）は眉間絶縁１ｉ１１８をデポジットした後
にコンタクトホールを開は電極配ｖＡｌｏを施した最終
工程での断面図である＋＋ＬＤはオーバーエッチと、厚
いサイドウオールにより充分な間隔のし、がとれる、し
かも、ゲートパターンに対してセルファライン的に形成
しているのでＬｏのバラツキは小さい。
にコンタクトホールを開は電極配ｖＡｌｏを施した最終
工程での断面図である＋＋ＬＤはオーバーエッチと、厚
いサイドウオールにより充分な間隔のし、がとれる、し
かも、ゲートパターンに対してセルファライン的に形成
しているのでＬｏのバラツキは小さい。
以上示したようにこの発明により、耐圧とドレイン抵抗
を最適にできるようなセルファラインド−ピングが可能
になり、高耐圧トランジスタのドライバビリティを高め
ることができ、そのバラツキも小さく抑えることができ
る。さらに１枚のマスクの削減ができ、工程コストが低
下できる。
を最適にできるようなセルファラインド−ピングが可能
になり、高耐圧トランジスタのドライバビリティを高め
ることができ、そのバラツキも小さく抑えることができ
る。さらに１枚のマスクの削減ができ、工程コストが低
下できる。
第１図（ａｌ〜（ｄ）は本発明の高耐圧ＭＯ３）ランジ
スタの製造工程順断面図、第２図は従来のオフセットド
レインＭＯＳトランジスタの断面図である。 １・・・半導体基板 ３・・・ゲート電極 ４・・・第１絶縁膜 ６・・・低濃度ドレイン領域 り・・・サイドウオール ９・・・高濃度ドレイン領域 以上
スタの製造工程順断面図、第２図は従来のオフセットド
レインＭＯＳトランジスタの断面図である。 １・・・半導体基板 ３・・・ゲート電極 ４・・・第１絶縁膜 ６・・・低濃度ドレイン領域 り・・・サイドウオール ９・・・高濃度ドレイン領域 以上
Claims (1)
- 第１導電型の半導体基板表面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にポリシリコンやシリサイド等のゲ
ートメタルを形成し、前記ゲートメタル上にシリコンナ
イトライドやシリコン酸化膜等の第１絶縁膜を前記ゲー
トメタルと同程度の厚さ形成し、フォトリソグラフィ工
程と異方性エッチング工程によりゲート領域となる第１
絶縁膜と前記ゲートメタルをパターニングし、さらにゲ
ートメタルだけ等方性エッチングにより前記第１絶縁膜
下の部分を横方向にエッチングしゲート電極を形成し、
高エネルギーイオン注入や高温プリデポジションにより
前記ゲート電極パターンに沿って第２導電型の低濃度ド
レインおよびソース領域を形成し、この後、前記ゲート
メタルと前記第１絶縁膜の和の厚さの第２絶縁膜を減圧
ＣＶＤ等の等方性デポジションにより積層し異方性エッ
チングにより前記ゲート領域のサイドウォールを形成し
、最後に前記サイドウォールに沿って第２導電型の高濃
度ドレインおよびソース領域を形成する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13057289A JPH02309645A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13057289A JPH02309645A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309645A true JPH02309645A (ja) | 1990-12-25 |
Family
ID=15037448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13057289A Pending JPH02309645A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309645A (ja) |
-
1989
- 1989-05-24 JP JP13057289A patent/JPH02309645A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6239464B1 (en) | Semiconductor gate trench with covered open ends | |
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| KR100423248B1 (ko) | 반도체장치의 제조방법 | |
| JPH04147629A (ja) | 半導体装置およびその製造方法 | |
| JP2707977B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPS6316673A (ja) | 半導体装置の製造方法 | |
| US20040178459A1 (en) | Manufacturing method for a semiconductor device with reduced local current | |
| JPH08250728A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH0294477A (ja) | 半導体装置及びその製造方法 | |
| KR100424744B1 (ko) | 집적cmos회로제조방법 | |
| US7247919B1 (en) | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs | |
| CN85108671A (zh) | 半导体集成电路器件及其制造工艺 | |
| US6078079A (en) | Semiconductor device and method of manufacturing the same | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| US6709936B1 (en) | Narrow high performance MOSFET device design | |
| JPH08125031A (ja) | 半導体装置及びその製造方法 | |
| JPH02309645A (ja) | 半導体装置の製造方法 | |
| KR0151066B1 (ko) | 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 | |
| JPH05347410A (ja) | 半導体装置とその製法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JP3314341B2 (ja) | Ｃ−ｍｏｓゲートアレイ及び基体コンタクトの形成方法 | |
| JPS63305566A (ja) | 半導体装置およびその製造方法 | |
| JPH03203366A (ja) | 半導体装置 | |
| JPH08293599A (ja) | 半導体装置およびその製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 |