JPH02309647A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02309647A JPH02309647A JP1131028A JP13102889A JPH02309647A JP H02309647 A JPH02309647 A JP H02309647A JP 1131028 A JP1131028 A JP 1131028A JP 13102889 A JP13102889 A JP 13102889A JP H02309647 A JPH02309647 A JP H02309647A
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- JP
- Japan
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- impurity diffusion
- substrate
- insulating film
- layer
- forming
- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0275—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline semiconductor source or drain regions resulting in recessed gates, e.g. forming raised source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
- H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ソース、ドレインとして低濃度及び高濃度の各不純物拡
散領域をもつＳ Ｓ Ｄ （５ｔａｃｋｅｄ ５ｏｕｒ
ｃｅｄｒａｔｎ）構造のトランジスタに関し、低濃度不
純物拡散領域、高濃度不純物拡散領域ともに浅く形成す
ることを目的とし、 基板にゲート電極とその両側にサイドウオール絶縁膜を
形成する工程と、勺イドウオール絶縁膜の両側の基板を
露出させてそこにソース電極、ドレイン電極を形成し、
そこに高濃度不純物拡散層形成のための高濃度不純物を
イオン「入する工程と、 サイドウオール絶縁膜を除去して基板を露出させてここ
にイオン注入を行なって低濃度不純物拡散層を形成する
ｒ稈と、１ノイドウオール絶縁膜を除去した部分に再び
サイドウオール絶縁膜を形成してンース電極、ドレイン
電極内の不純物を基板に拡散させて高濃度不純物拡散層
を形成する工程とを含む。
散領域をもつＳ Ｓ Ｄ （５ｔａｃｋｅｄ ５ｏｕｒ
ｃｅｄｒａｔｎ）構造のトランジスタに関し、低濃度不
純物拡散領域、高濃度不純物拡散領域ともに浅く形成す
ることを目的とし、 基板にゲート電極とその両側にサイドウオール絶縁膜を
形成する工程と、勺イドウオール絶縁膜の両側の基板を
露出させてそこにソース電極、ドレイン電極を形成し、
そこに高濃度不純物拡散層形成のための高濃度不純物を
イオン「入する工程と、 サイドウオール絶縁膜を除去して基板を露出させてここ
にイオン注入を行なって低濃度不純物拡散層を形成する
ｒ稈と、１ノイドウオール絶縁膜を除去した部分に再び
サイドウオール絶縁膜を形成してンース電極、ドレイン
電極内の不純物を基板に拡散させて高濃度不純物拡散層
を形成する工程とを含む。
本発明は、ソース、ドレインとして低濃度及び高濃度の
各不純物拡散領域をもつＳＳＤ構造のトランジスタに関
する。
各不純物拡散領域をもつＳＳＤ構造のトランジスタに関
する。
近年、ＬＳＩで用いられるトランジスタは微細化が要求
されてきており、今後その傾向はますます強くなるもの
と考えられる。このように微細化を行なうとホットエレ
クトロン効果によってトランジスタの開時性に変動をも
たらし、このためにホラトルりｌ−ロン効果を抑える必
要がある。そこで、ホットエレクトロンによる高電界を
緩和するための低濃度不純物拡散領域＜ｎ”）を１３ｆ
Ａ度不純物拡散領１４（ｎｏ）と共にソース、ドレイン
の一部としてもつ（ｔ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄ
ｏＤｅｄｄ「旧ｎ）トランジスタが用いられるようにな
ってきた。
されてきており、今後その傾向はますます強くなるもの
と考えられる。このように微細化を行なうとホットエレ
クトロン効果によってトランジスタの開時性に変動をも
たらし、このためにホラトルりｌ−ロン効果を抑える必
要がある。そこで、ホットエレクトロンによる高電界を
緩和するための低濃度不純物拡散領域＜ｎ”）を１３ｆ
Ａ度不純物拡散領１４（ｎｏ）と共にソース、ドレイン
の一部としてもつ（ｔ Ｄ Ｄ （ｌｉｇｈｔｌｙ ｄ
ｏＤｅｄｄ「旧ｎ）トランジスタが用いられるようにな
ってきた。
このＬＤＤトランジスタの一種として、第３図に示す如
く、ゲート電極３の両側にりイドウオール絶縁１１７を
設けてその下側に低濃度不純物拡散Ｎ（ｎ−）５．６を
形成し、一方、サイドウオール絶縁膜７の両側に選択１
ビタ４シャル層８〈ソース、ドレイン高上げ電極）を設
けてその下側に高濃度不純物拡散層（ｎ”）９．１０を
形成したＳＳＤ構造のトランジスタが知られている１゜
〔従来の技術〕 第４図は従来の製造方法の一例の［造［程図を示す。同
図（Ａ）において、基板ｌに１． ｏ ｃ ｏ ５（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
）法によって酸化シリコンＩＩＩ ２を形成し、多結晶
シリコンのゲート電極３を形成する（４は、ゲート電極
３形成時に形成される酸化シリコン膜）。次に、同図（
Ｂ）に示す如く、ヒ素（Ａｓ’ ）をイオン注入して低
濃度不純物拡散１！１（ｎ−）５．６を形成し、続いて
同図（Ｃ）において、ゲート電極３の周囲にＣＶＤ沫で
酸化シリコンのサイドウオール絶縁膜７を形成する。そ
の後、サイドウオール絶縁膜７の周囲にある、ｎ一層５
，６上の酸化シリコン膜２ａを除去する。
く、ゲート電極３の両側にりイドウオール絶縁１１７を
設けてその下側に低濃度不純物拡散Ｎ（ｎ−）５．６を
形成し、一方、サイドウオール絶縁膜７の両側に選択１
ビタ４シャル層８〈ソース、ドレイン高上げ電極）を設
けてその下側に高濃度不純物拡散層（ｎ”）９．１０を
形成したＳＳＤ構造のトランジスタが知られている１゜
〔従来の技術〕 第４図は従来の製造方法の一例の［造［程図を示す。同
図（Ａ）において、基板ｌに１． ｏ ｃ ｏ ５（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ
）法によって酸化シリコンＩＩＩ ２を形成し、多結晶
シリコンのゲート電極３を形成する（４は、ゲート電極
３形成時に形成される酸化シリコン膜）。次に、同図（
Ｂ）に示す如く、ヒ素（Ａｓ’ ）をイオン注入して低
濃度不純物拡散１！１（ｎ−）５．６を形成し、続いて
同図（Ｃ）において、ゲート電極３の周囲にＣＶＤ沫で
酸化シリコンのサイドウオール絶縁膜７を形成する。そ
の後、サイドウオール絶縁膜７の周囲にある、ｎ一層５
，６上の酸化シリコン膜２ａを除去する。
次に、Ｌｔ板１をクリーニングするために前処理を行な
い、続いて同図（Ｄ）に示す如く、ｎ一層５．６が露出
している部分に選択エピタキシャル層８を成良し、その
後、選択１ピタ４シャル層８の中にヒ素（ＡＳ” ）を
イオン注入する（ｎ″層形成のための不純物）。しかる
後、同図（Ｆ）に承り如く熱処理によって選択１ピタ１
シャル層８内の不純物を基板１中に拡散して高濃度不純
物拡散層（ｎ’ ）９．１０を形成する９、その後、層
間絶縁膜１１を形成し、アルミニウム配線１２゜１３を
形成する。
い、続いて同図（Ｄ）に示す如く、ｎ一層５．６が露出
している部分に選択エピタキシャル層８を成良し、その
後、選択１ピタ４シャル層８の中にヒ素（ＡＳ” ）を
イオン注入する（ｎ″層形成のための不純物）。しかる
後、同図（Ｆ）に承り如く熱処理によって選択１ピタ１
シャル層８内の不純物を基板１中に拡散して高濃度不純
物拡散層（ｎ’ ）９．１０を形成する９、その後、層
間絶縁膜１１を形成し、アルミニウム配線１２゜１３を
形成する。
従来の方法は、ｎ一層５．６を形成した後、選択１ビタ
ｔシャル層８を熱処理によって形成し、続いて選択１ビ
タ一１シヤル層８内の不純物を前処理によって基板１内
に拡散させてｎ′層９，１０を形成する。即ち、ｎ”１
１１５．６を形成した後、熱処理を２度ら施すため、ｎ
＋層９，１０を浅く形成できたとしてもｎ−１５，６が
深く拡散してしまい、又、第４図（Ｅ）に示すように実
効チャネル長２′が小さくなってしまい、このために、
このＳＳＤ構造の特長であるショートチャネル効果の抑
υ１に対して余り効果がなくなってしまう問題点があっ
た。
ｔシャル層８を熱処理によって形成し、続いて選択１ビ
タ一１シヤル層８内の不純物を前処理によって基板１内
に拡散させてｎ′層９，１０を形成する。即ち、ｎ”１
１１５．６を形成した後、熱処理を２度ら施すため、ｎ
＋層９，１０を浅く形成できたとしてもｎ−１５，６が
深く拡散してしまい、又、第４図（Ｅ）に示すように実
効チャネル長２′が小さくなってしまい、このために、
このＳＳＤ構造の特長であるショートチャネル効果の抑
υ１に対して余り効果がなくなってしまう問題点があっ
た。
本発明は低ａ１１１Ｆ不純物拡散領域、高濃度不純物拡
散ｆｒｉ域ともに浅く形成できる半導体装置の製造方法
を提供することを目的とする。。
散ｆｒｉ域ともに浅く形成できる半導体装置の製造方法
を提供することを目的とする。。
上記問題点は、基板にゲート電極とその両側にサイドウ
オール絶縁膜を形成する工程と、サイドウオール絶縁膜
の両側の基板を露出させてそこにソース電極、ドレイン
電極を形成し、そこに＾濃度不純物拡散層形成のための
＾濃度不純物をイオン注入する工程と、勺イドウＡ−ル
絶縁膜を除去して基板を露出させてここにイオン注入を
行なって低ｌｌ１度不純物拡散層を形成する工程と、勺
イドウＡ−ル絶縁膜を除去した部分に再びサイドウオー
ル絶縁膜を形成して上記ソース電極、ドレイン電極内の
不純物を基板に拡散さけて高濃度不純物拡散層を形成す
るｒ程とを含むことを特徴とする半導体装置の製造り法
によって解決される。
オール絶縁膜を形成する工程と、サイドウオール絶縁膜
の両側の基板を露出させてそこにソース電極、ドレイン
電極を形成し、そこに＾濃度不純物拡散層形成のための
＾濃度不純物をイオン注入する工程と、勺イドウＡ−ル
絶縁膜を除去して基板を露出させてここにイオン注入を
行なって低ｌｌ１度不純物拡散層を形成する工程と、勺
イドウＡ−ル絶縁膜を除去した部分に再びサイドウオー
ル絶縁膜を形成して上記ソース電極、ドレイン電極内の
不純物を基板に拡散さけて高濃度不純物拡散層を形成す
るｒ程とを含むことを特徴とする半導体装置の製造り法
によって解決される。
本発明では、ｎ一層５，６形成前に熱処理にてソース、
ドレイン高上げ電極８を形成し、その後にｎ一層５．６
をイオン注入で形成する１、シかる後、嵩上げ電極８か
ら前処理によって不純物拡散させてｎ′層９，１０を形
成する。このように、ｎ一層５，６形成後の前処理は１
度のみであるので、ｎ一層５．６を浅く確保でき、浅い
接合のｎ一層５．６、ｎ＋層９．１ｏを形成でき、実効
チャネル長を十分に確保でき、シ」−トシャネル効果の
抑制を十分実現できる。
ドレイン高上げ電極８を形成し、その後にｎ一層５．６
をイオン注入で形成する１、シかる後、嵩上げ電極８か
ら前処理によって不純物拡散させてｎ′層９，１０を形
成する。このように、ｎ一層５，６形成後の前処理は１
度のみであるので、ｎ一層５．６を浅く確保でき、浅い
接合のｎ一層５．６、ｎ＋層９．１ｏを形成でき、実効
チャネル長を十分に確保でき、シ」−トシャネル効果の
抑制を十分実現できる。
第１図は本発明のｒＩＪ造方法の第１実施例の製造工程
図を示す。同図（Ａ）において、基板１にＬｏｃｏｓ法
によって酸化シリコンＷＩ２を形成した後、多結晶シリ
」ンのゲート電極３を形成し、次に、同図（８）に示す
如く、ゲート電極３の周囲にＣＶＤ法で酸化シリコンの
サンドウオール絶縁膜７を形成する。その後、サイドウ
オール絶縁膜７の周囲にある、基板１上の酸化シリコン
膜２ａを除去し、基板１をクリーニングするために９０
０℃以上で前処理を行ない、続いてこの除去した部分に
同図（Ｃ）に示す如く、選択エピタキシャル層８を９５
０℃で成長し、その後、選択１ビタ４シャル層８の中に
ヒ県（ＡＳ” ）（又はリン（Ｐｌ）でｂよい）をイオ
ン注入する（ｎ’層形成のための不純物）。
図を示す。同図（Ａ）において、基板１にＬｏｃｏｓ法
によって酸化シリコンＷＩ２を形成した後、多結晶シリ
」ンのゲート電極３を形成し、次に、同図（８）に示す
如く、ゲート電極３の周囲にＣＶＤ法で酸化シリコンの
サンドウオール絶縁膜７を形成する。その後、サイドウ
オール絶縁膜７の周囲にある、基板１上の酸化シリコン
膜２ａを除去し、基板１をクリーニングするために９０
０℃以上で前処理を行ない、続いてこの除去した部分に
同図（Ｃ）に示す如く、選択エピタキシャル層８を９５
０℃で成長し、その後、選択１ビタ４シャル層８の中に
ヒ県（ＡＳ” ）（又はリン（Ｐｌ）でｂよい）をイオ
ン注入する（ｎ’層形成のための不純物）。
次に、サイドウオール絶縁膜７をＴツヂング除人して同
図（Ｄ）に示す如くとし、その後、ヒ素＜Ａｓ” ）を
イオン注入してｎ一層５．６を形成する。続いて、同図
（Ｅ）に示す如く、全面にＣＶＤ法によって酸化シリコ
ン膜１５を成長しくこのとき再びサイドウオール絶縁膜
１５ａが形成される）、その後、熱処理を行なって同図
（１：）に示すように７ｔ１沢１ビタ１°シャル層８内
の不純物を１＃１１中に拡散して［１′層９．１０を形
成する、。
図（Ｄ）に示す如くとし、その後、ヒ素＜Ａｓ” ）を
イオン注入してｎ一層５．６を形成する。続いて、同図
（Ｅ）に示す如く、全面にＣＶＤ法によって酸化シリコ
ン膜１５を成長しくこのとき再びサイドウオール絶縁膜
１５ａが形成される）、その後、熱処理を行なって同図
（１：）に示すように７ｔ１沢１ビタ１°シャル層８内
の不純物を１＃１１中に拡散して［１′層９．１０を形
成する、。
その後、酸化シリコン膜１５に］ンタクトホールを設け
、アルミニウム配線層１２．１３を形成する。
、アルミニウム配線層１２．１３を形成する。
このように、本発明では、ｎ一層５，６形成後の熱処理
は同図（Ｅ）の状態において１度行なうだけ（ｎ′″％
９．１０を形成するため）であるので、ｎ一層形成膜に
２度熱処理を行なう従来例に比してｎ一層５．６より浅
く確保でき、実効チャネル艮２が小さくなってしまう虞
がなく、ショートチレネル効果の抑制を十分実現できる
１゜第２図は本発明の第２実施例の製造工程図を示す。
は同図（Ｅ）の状態において１度行なうだけ（ｎ′″％
９．１０を形成するため）であるので、ｎ一層形成膜に
２度熱処理を行なう従来例に比してｎ一層５．６より浅
く確保でき、実効チャネル艮２が小さくなってしまう虞
がなく、ショートチレネル効果の抑制を十分実現できる
１゜第２図は本発明の第２実施例の製造工程図を示す。
同図＜Ａ）に示す如く、第１図（Ａ）の状態において全
面に窒化シリコン膜２０を形成し、次に、第２図（Ｂ）
に承り如く、ゲート電極３の周囲にＣＶＯ法で酸化シリ
コンのりイドウオール絶縁膜２１を形成する。その後、
サイドウオール絶縁膜２１の周囲にある、基板１上の酸
化シリコン１１１２ａ、窒化シリコン膜２０ａを除去し
、前処理を行ない、続いて、この除去した部分に同図（
Ｃ）に示す如く、選択エビタ４シャル層８を成長し、そ
の後、選択Ｔピッ１：シヤル層８の中にヒ木（ＡＳ”
）をイオン注入する（ｎ＋層形成のための不純物）。
面に窒化シリコン膜２０を形成し、次に、第２図（Ｂ）
に承り如く、ゲート電極３の周囲にＣＶＯ法で酸化シリ
コンのりイドウオール絶縁膜２１を形成する。その後、
サイドウオール絶縁膜２１の周囲にある、基板１上の酸
化シリコン１１１２ａ、窒化シリコン膜２０ａを除去し
、前処理を行ない、続いて、この除去した部分に同図（
Ｃ）に示す如く、選択エビタ４シャル層８を成長し、そ
の後、選択Ｔピッ１：シヤル層８の中にヒ木（ＡＳ”
）をイオン注入する（ｎ＋層形成のための不純物）。
次に、サイドウオール絶縁ｇ１２１．及び、サイドウオ
ール絶縁ｌ！２１の下りにある窒化シリコン膜２０ｂ、
ｌ化シリコンＩｔ！１２ｂをエツチング除去して同図（
Ｄ）に示す如くとし、その侵、ヒ素（Ａｓ＋）をイオン
注入してｎ一層５．６を形成する。続いて、同図（Ｅ）
に示ず如く、選択エピタキシャル層８を熱酸化退庁し、
絶縁膜２２を形成する。このとき、サイドウオール絶縁
膜２２ａが形成されると同時に、ｎ＋層９，１０が形成
される。なお、ゲート電極３の周囲には窒化シリコンｎ
ｔＪ ２０が形成されているため、熱酸化退庁を行なっ
てもゲート電極３が酸化されずに済む。次に、層間絶縁
膜２３を設け、ここにコンタクトホールを設け、アルミ
ニウム配線ｆｆ１１２．１３を形成する。この他の構造
及び効果は第１実論例のものと夫々同じである。
ール絶縁ｌ！２１の下りにある窒化シリコン膜２０ｂ、
ｌ化シリコンＩｔ！１２ｂをエツチング除去して同図（
Ｄ）に示す如くとし、その侵、ヒ素（Ａｓ＋）をイオン
注入してｎ一層５．６を形成する。続いて、同図（Ｅ）
に示ず如く、選択エピタキシャル層８を熱酸化退庁し、
絶縁膜２２を形成する。このとき、サイドウオール絶縁
膜２２ａが形成されると同時に、ｎ＋層９，１０が形成
される。なお、ゲート電極３の周囲には窒化シリコンｎ
ｔＪ ２０が形成されているため、熱酸化退庁を行なっ
てもゲート電極３が酸化されずに済む。次に、層間絶縁
膜２３を設け、ここにコンタクトホールを設け、アルミ
ニウム配線ｆｆ１１２．１３を形成する。この他の構造
及び効果は第１実論例のものと夫々同じである。
以上説明した如く、本発明によれば、低濃度不純物拡散
層形成後の前処理ｔよ１度だけであるので、低濃度不純
物拡散層が深く拡散してしまうことはなく、浅い位置に
確保でき、実効チャネル長も十分に確保でき、ショート
ヂャネル効果の抑制を十分実現できる。
層形成後の前処理ｔよ１度だけであるので、低濃度不純
物拡散層が深く拡散してしまうことはなく、浅い位置に
確保でき、実効チャネル長も十分に確保でき、ショート
ヂャネル効果の抑制を十分実現できる。
第１図は本発明の第１実施例の製造工程図、第２図は本
発明の第２実施例の製造、［程図、第３図は一般のＳＳ
Ｄ構造１〜ランジスタの断面図、 第４図は従来の一例の製造ｒ程図である１゜図において
、 １は基板、 ３はゲート電極、 ５．６は低濃度不純物拡散層（ｎ” ）、７．１５ａ、
２１．２２ａはサイドウオール絶縁膜、 ８は選択エビタｒシャル層、 ９．１０は高濃度不純物拡散層（ｎｏ）、２０は窒化シ
リコン膜 を丞す。 特許出願人 富 士 通 株式会社 ２３８一 本発明０葛７大徒例Ｉ）製ユエオヱ図 第１ 図 Ｘ発８月の地２宍ｌ芭４１りの製ｆｉ（軽図第２１ｉ！
！！ 一般のＳＳＤ構たトフンジスフの断面肥土Ｉ ３ 図 従来の一例の裟芭工柱囚 第４図
発明の第２実施例の製造、［程図、第３図は一般のＳＳ
Ｄ構造１〜ランジスタの断面図、 第４図は従来の一例の製造ｒ程図である１゜図において
、 １は基板、 ３はゲート電極、 ５．６は低濃度不純物拡散層（ｎ” ）、７．１５ａ、
２１．２２ａはサイドウオール絶縁膜、 ８は選択エビタｒシャル層、 ９．１０は高濃度不純物拡散層（ｎｏ）、２０は窒化シ
リコン膜 を丞す。 特許出願人 富 士 通 株式会社 ２３８一 本発明０葛７大徒例Ｉ）製ユエオヱ図 第１ 図 Ｘ発８月の地２宍ｌ芭４１りの製ｆｉ（軽図第２１ｉ！
！！ 一般のＳＳＤ構たトフンジスフの断面肥土Ｉ ３ 図 従来の一例の裟芭工柱囚 第４図
Claims (2)
- （１）ソース、ドレインとして基板（１）に高濃度不純
物拡散層及び低濃度不純物拡散層の濃度の異なる拡散層
を設けた構造の半導体装置において、 上記基板（１）にゲート電極（３）、及び該ゲート電極
（３）の両側にサイドウォール絶縁膜（７、２１）を形
成する第１の工程と、 該サイドウォール絶縁膜（７、２１）の両側の基板（１
）を露出させてそこにソース電極、ドレイン電極（８）
を形成し、そこに高濃度不純物拡散前（９、１０）形成
のための高濃度不純物をイオン注入する第２の工程と、 上記サイドウォール絶縁膜（７、２１）を除去して基板
（１）を露出させてここにイオン注入を行なって低濃度
不純物拡散層（５、６）を形成する第３の工程と、 上記サイドウォール絶縁膜（７、２１）を除去した部分
に再びサイドウォール絶縁膜 （１５ａ、２２ａ）を形成して上記ソース電極、ドレイ
ン電極（８）内の不純物を基板（１）に拡散させて上記
高濃度不純物拡散層（９、１０）を形成する第４の工程
とを含むことを特徴とする半導体装置の製造方法。 - （２）該第１の工程は、基板（１）上にゲート電極（３
）を形成した後全面に窒化膜（２０）を形成し、その後
該ゲート電極（３）の両側にサイドウォール絶縁膜（２
１）を形成し、 該第４の工程は、該ソース電極、ドレイン電極（８）を
熱酸化することにより、該第３の工程で除去したサイド
ウォール絶縁膜（２１）の部分に再びサイドウォール絶
縁膜（２２ａ）を形成すると同時に該高濃度不純物拡散
層（９、１０）を形成することを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131028A JPH02309647A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131028A JPH02309647A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309647A true JPH02309647A (ja) | 1990-12-25 |
Family
ID=15048326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131028A Pending JPH02309647A (ja) | 1989-05-24 | 1989-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309647A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263678A (ja) * | 1994-03-18 | 1995-10-13 | Nec Corp | 半導体装置およびその製造方法 |
| US5506161A (en) * | 1994-10-24 | 1996-04-09 | Motorola, Inc. | Method of manufacturing graded channels underneath the gate electrode extensions |
| JPH09172173A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
| JPH09181197A (ja) * | 1995-12-07 | 1997-07-11 | Lg Semicon Co Ltd | Ｃｍｏｓアナログ半導体装置及びその製造方法 |
-
1989
- 1989-05-24 JP JP1131028A patent/JPH02309647A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263678A (ja) * | 1994-03-18 | 1995-10-13 | Nec Corp | 半導体装置およびその製造方法 |
| US5506161A (en) * | 1994-10-24 | 1996-04-09 | Motorola, Inc. | Method of manufacturing graded channels underneath the gate electrode extensions |
| JPH09181197A (ja) * | 1995-12-07 | 1997-07-11 | Lg Semicon Co Ltd | Ｃｍｏｓアナログ半導体装置及びその製造方法 |
| JPH09172173A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
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