JPH0485968A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH0485968A JPH0485968A JP20175290A JP20175290A JPH0485968A JP H0485968 A JPH0485968 A JP H0485968A JP 20175290 A JP20175290 A JP 20175290A JP 20175290 A JP20175290 A JP 20175290A JP H0485968 A JPH0485968 A JP H0485968A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＯ８型半導体装１に関し、特に、Ｌ Ｄ
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構
造のＭＯＳトランジスタを有するＭＯＳ型半導体装置お
よびその製造方法に間する。
Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構
造のＭＯＳトランジスタを有するＭＯＳ型半導体装置お
よびその製造方法に間する。
［従来の技術］
ＬＤＤ構造のＭＯＳ型半導体装置は、第５図に示すよう
に、ｐ型シリコン基板１上に設けられた素子分離領域２
と、ゲート絶縁膜３を介して形成されたゲート電極４と
、ゲート電極４の側壁に設けられた側壁絶縁膜５と、ゲ
ート電極４と素子分離領域２とに自己整合的に形成され
た低濃度ｎ型拡散層６と、ゲート電ｆｆ１４および側壁
絶縁膜５と素子分離領域２とに自己整合的に形成された
高濃度ｎ型拡散層７とで構成されている。
に、ｐ型シリコン基板１上に設けられた素子分離領域２
と、ゲート絶縁膜３を介して形成されたゲート電極４と
、ゲート電極４の側壁に設けられた側壁絶縁膜５と、ゲ
ート電極４と素子分離領域２とに自己整合的に形成され
た低濃度ｎ型拡散層６と、ゲート電ｆｆ１４および側壁
絶縁膜５と素子分離領域２とに自己整合的に形成された
高濃度ｎ型拡散層７とで構成されている。
上述の半導体装置の製造方法としては、公知の半導体装
置の製造方法により、ゲート電極まで形成した後、ゲー
ト［極４をマスクとして低濃度ｎ型拡散層６をＰ（リン
〉のイオン注入により形成し、続いてゲート電極４の側
壁に側壁絶縁膜５を形成した後、ゲートを極４と側壁絶
縁膜５をマスクとして高濃度ｎ型拡散層７をＡｓ＜ヒ素
）のイオン注入により形成するという方法が一般的に用
いられている。
置の製造方法により、ゲート電極まで形成した後、ゲー
ト［極４をマスクとして低濃度ｎ型拡散層６をＰ（リン
〉のイオン注入により形成し、続いてゲート電極４の側
壁に側壁絶縁膜５を形成した後、ゲートを極４と側壁絶
縁膜５をマスクとして高濃度ｎ型拡散層７をＡｓ＜ヒ素
）のイオン注入により形成するという方法が一般的に用
いられている。
［発明が解決しようとする課Ｍ］
上述した従来のＭＯＳ型半導体装置では、側壁絶縁膜の
厚さはゲート電極のパターン（ゲート電極の幅、長さ、
間隔等の大小）によらず、チップ内で均一の厚さとなっ
ていた。そのため、微細化が進むと第６図に示されたよ
うなゲート電極が近接した構造の場合、図中のゲート電
極の間隔りが側壁絶縁膜の厚さｄの２倍以下（つまり、
ゲート電極間の側壁絶縁膜が接触する）になり、ゲート
電極間に高濃度拡散層が形成されなくなる。そのため、
低濃度拡散領域のみでトランジスタが接続されることに
なり、トランジスタ間の拡散層配線が非常に高抵抗とな
るという問題が発生する。
厚さはゲート電極のパターン（ゲート電極の幅、長さ、
間隔等の大小）によらず、チップ内で均一の厚さとなっ
ていた。そのため、微細化が進むと第６図に示されたよ
うなゲート電極が近接した構造の場合、図中のゲート電
極の間隔りが側壁絶縁膜の厚さｄの２倍以下（つまり、
ゲート電極間の側壁絶縁膜が接触する）になり、ゲート
電極間に高濃度拡散層が形成されなくなる。そのため、
低濃度拡散領域のみでトランジスタが接続されることに
なり、トランジスタ間の拡散層配線が非常に高抵抗とな
るという問題が発生する。
［課題を解決するための手段］
本発明によるＭＯＳ型半導体装置は、ゲート電極側壁に
イオン注入のマスクとなる絶縁膜が形成され、低濃度不
純物拡散層がゲート電極に自己整合的に形成され、高濃
度不純物拡散層が前記絶縁膜を利用して前記ゲート電極
から離間して形成されたものであって、隣接して対向し
ている２つのゲート電極の間隔が前記絶縁膜の厚さの２
倍以下となる部分で、高濃度不純物拡散層がゲート電極
と自己整合的に形成されるものである。
イオン注入のマスクとなる絶縁膜が形成され、低濃度不
純物拡散層がゲート電極に自己整合的に形成され、高濃
度不純物拡散層が前記絶縁膜を利用して前記ゲート電極
から離間して形成されたものであって、隣接して対向し
ている２つのゲート電極の間隔が前記絶縁膜の厚さの２
倍以下となる部分で、高濃度不純物拡散層がゲート電極
と自己整合的に形成されるものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す断面図である。第１
図に示されるように、この実施例のＭＯＳ型半導体装置
では、ｐ型シリコン基板ｌ上において、ゲート絶縁膜３
を介して、また、素子分離領域２に囲まれて、近接して
２つのゲートを極４ａ、４ｂが形成されている。ゲート
ｔ ！ｊｉ ４ ａ、４ｂの側壁には側壁絶縁膜５が形
成されているが、ゲート電極同士の対向する側の側壁絶
縁膜は除去されている。そして、素子分離領域２とゲー
ト電極４ａ、４ｂとに自己整合されて低濃度ｎ型拡散層
（以下、ｎ−型拡散層と記す）６が形成され、また、素
子分離領域２、ゲート電極４ａ、４ｂおよび側壁絶縁膜
５に自己整合されて、高濃度ｎ型拡散層（以下、ｎ＋型
型数散層記す）７が形成されている。
図に示されるように、この実施例のＭＯＳ型半導体装置
では、ｐ型シリコン基板ｌ上において、ゲート絶縁膜３
を介して、また、素子分離領域２に囲まれて、近接して
２つのゲートを極４ａ、４ｂが形成されている。ゲート
ｔ ！ｊｉ ４ ａ、４ｂの側壁には側壁絶縁膜５が形
成されているが、ゲート電極同士の対向する側の側壁絶
縁膜は除去されている。そして、素子分離領域２とゲー
ト電極４ａ、４ｂとに自己整合されて低濃度ｎ型拡散層
（以下、ｎ−型拡散層と記す）６が形成され、また、素
子分離領域２、ゲート電極４ａ、４ｂおよび側壁絶縁膜
５に自己整合されて、高濃度ｎ型拡散層（以下、ｎ＋型
型数散層記す）７が形成されている。
本実施例によれば、２つのゲート電極間には低抵抗のｎ
＋型型数散層７形成されているので、２っのトランジス
タ間を低抵抗で接続することができ動作速度の高速化を
達成することができる。
＋型型数散層７形成されているので、２っのトランジス
タ間を低抵抗で接続することができ動作速度の高速化を
達成することができる。
次に、本実施例を実現するための製造工程の工程途中断
面図である第２図＜ａ）〜（ｅ）を参照して、本実施例
の製造方法について説明する。
面図である第２図＜ａ）〜（ｅ）を参照して、本実施例
の製造方法について説明する。
まず、第２図（ａ＞に示されるように、通常用いられる
方法を用いて、ｐ型シリコン基板１上に素子分離領域２
を形成し、その間のシリコン基板上にゲート絶縁膜３を
介し、間隔４００ｎｍを隔ててゲート電極４ａ、４ｂを
形成する。
方法を用いて、ｐ型シリコン基板１上に素子分離領域２
を形成し、その間のシリコン基板上にゲート絶縁膜３を
介し、間隔４００ｎｍを隔ててゲート電極４ａ、４ｂを
形成する。
次に、ゲート電極４ａ、４ｂと素子分離領域２をマスク
として、Ｐ（リン）をイオン注入法で５Ｘ Ｉ Ｑ １
３ａｍ−２程度打ち込み、ｎ−型拡散層６を形成する［
第２図（ｂ）］。続いて、全面にＣＶＤ法により酸化シ
リコン膜５ａを膜厚２００ｎｍに堆積する［第２図（Ｃ
）］。次に、異方性の工・ンチバックを行ってゲート電
極４ａ、４ｂの側壁に選択的に酸化シリコン膜を残し側
壁絶縁膜５を形成する。このとき、ゲート電極４ａ、４
ｂの間隔は４００ｎｍであるので、両電極間の側壁絶縁
膜は接触し、両電８ｉｉ間は絶縁膜で埋め込まれた状態
となっている。そこで、この部分を露出すようにフォト
レジスト膜８を形成し「第２図（ｄ）］、これをマスク
としてゲート電極４ａ、４ｂ間の側壁絶縁膜５を除去し
、その後フォトレジスト膜８を剥離する［第２図（ｅ）
］。次いで、Ａｓ（ヒ素）をイオン注入法により５ Ｘ
１０１５ｃｍ−２程度打ち込んでｎ゛型型数散層７形
成すれば、第１図に示す半導体装置が得られる。
として、Ｐ（リン）をイオン注入法で５Ｘ Ｉ Ｑ １
３ａｍ−２程度打ち込み、ｎ−型拡散層６を形成する［
第２図（ｂ）］。続いて、全面にＣＶＤ法により酸化シ
リコン膜５ａを膜厚２００ｎｍに堆積する［第２図（Ｃ
）］。次に、異方性の工・ンチバックを行ってゲート電
極４ａ、４ｂの側壁に選択的に酸化シリコン膜を残し側
壁絶縁膜５を形成する。このとき、ゲート電極４ａ、４
ｂの間隔は４００ｎｍであるので、両電極間の側壁絶縁
膜は接触し、両電８ｉｉ間は絶縁膜で埋め込まれた状態
となっている。そこで、この部分を露出すようにフォト
レジスト膜８を形成し「第２図（ｄ）］、これをマスク
としてゲート電極４ａ、４ｂ間の側壁絶縁膜５を除去し
、その後フォトレジスト膜８を剥離する［第２図（ｅ）
］。次いで、Ａｓ（ヒ素）をイオン注入法により５ Ｘ
１０１５ｃｍ−２程度打ち込んでｎ゛型型数散層７形
成すれば、第１図に示す半導体装置が得られる。
第３図は、本発明の他の実施例を示す断面図である。同
図において、第１図の実施例の部分と同等の部分には同
一の参照番号が付されているので重複した説明は省−す
るが、本実施例では、ゲート電極４ａ、４ｂ間の側壁絶
縁１ｇｌ５は除去されずに残されている。しかし、この
絶縁膜の下にはｎ１型拡散層７が形成されているので、
先の実施例と同様に２つのトランジスタ間は低抵抗の拡
散層により接続されていることになる。
図において、第１図の実施例の部分と同等の部分には同
一の参照番号が付されているので重複した説明は省−す
るが、本実施例では、ゲート電極４ａ、４ｂ間の側壁絶
縁１ｇｌ５は除去されずに残されている。しかし、この
絶縁膜の下にはｎ１型拡散層７が形成されているので、
先の実施例と同様に２つのトランジスタ間は低抵抗の拡
散層により接続されていることになる。
次に、第４図（ａ）〜（ｄ）を参照して本実施例の製造
方法について説明する。本実施例の製造方法でも、第２
図（ｂ）に示す工程までは先の実施例の場合と同様であ
るので、第２図（ｂ）を第４図（ａ）に示し、そこまで
の説明は省略する。
方法について説明する。本実施例の製造方法でも、第２
図（ｂ）に示す工程までは先の実施例の場合と同様であ
るので、第２図（ｂ）を第４図（ａ）に示し、そこまで
の説明は省略する。
第４図（ａ）までの工程が終了した後、ゲート電極４ａ
、４ｂ間の間隙部分が露出するようにフォトレジスト膜
８を形成し、これをマスクとしてＡｓ（ヒ素）をイオン
注入してゲート電極４ａとゲート電極４ｂとの間の基板
上にｎ＋型型数散層７形成する［第４図（ｂ）］。
、４ｂ間の間隙部分が露出するようにフォトレジスト膜
８を形成し、これをマスクとしてＡｓ（ヒ素）をイオン
注入してゲート電極４ａとゲート電極４ｂとの間の基板
上にｎ＋型型数散層７形成する［第４図（ｂ）］。
フォトレジストＷＡ８を剥離してから、全面にＣＶＤ法
により、酸化シリコン膜５を２００ｎｍの厚さで堆積し
［第４図（ｃ）］、一般に使用されている異方性エッチ
バックにより、側壁絶縁膜５を形成する［第４図（ｄ）
］ 、その後、素子分離領域２、ゲート電極４ａ、４ｂ
および側壁絶縁膜５をマスクにしてＡｓをイオン注入し
てｎ＋型型数散層７形成すれば、第３図に図示した半導
体装置が得られる。
により、酸化シリコン膜５を２００ｎｍの厚さで堆積し
［第４図（ｃ）］、一般に使用されている異方性エッチ
バックにより、側壁絶縁膜５を形成する［第４図（ｄ）
］ 、その後、素子分離領域２、ゲート電極４ａ、４ｂ
および側壁絶縁膜５をマスクにしてＡｓをイオン注入し
てｎ＋型型数散層７形成すれば、第３図に図示した半導
体装置が得られる。
本実施例によれば、先の実施例のようにゲート電極４ａ
、４ｂ間の側壁絶縁膜５を除去していないので、ゲート
電極４ａ、４ｂのエツジ段差が緩和され、その後形成さ
れる層間膜の平坦性が向上する。
、４ｂ間の側壁絶縁膜５を除去していないので、ゲート
電極４ａ、４ｂのエツジ段差が緩和され、その後形成さ
れる層間膜の平坦性が向上する。
［発明の効果］
以上説明したように、本発明は、ＬＤＤ構造のＭＯ５型
半導体装置において、２つのゲート電極が側壁絶縁膜の
厚さの２倍以下の間隔をおいて存在しているときに、２
つのゲート電極の間に高濃度拡散層を設けるものである
ので、本発明によれば、微細化が進んでも従来例のよう
にトランジスタに直列に高抵抗が挿入されることがなく
なり、トランジスタのｇｍの低下を防止し半導体装置の
動作高速性を向上させることができる。
半導体装置において、２つのゲート電極が側壁絶縁膜の
厚さの２倍以下の間隔をおいて存在しているときに、２
つのゲート電極の間に高濃度拡散層を設けるものである
ので、本発明によれば、微細化が進んでも従来例のよう
にトランジスタに直列に高抵抗が挿入されることがなく
なり、トランジスタのｇｍの低下を防止し半導体装置の
動作高速性を向上させることができる。
第１図は、本発明の一実施例を示す断面図、第２図（ａ
）〜（ｅ）は、その製造方法を説明するための工程断面
図、第３図は、本発明の他の実施例を示す断面図、第４
図（ａ）〜（ｄ）は、その製造方法を説明するための工
程断面図、第５図は従来例の断面図、第６図は、従来例
の問題点を説明するための断面図である。 １・・・ｐ型シリコン基板、 ２・・・素子分離領域、
３・・・ゲート酸化膜、 ４．４ａ、４ｂ・・・ゲー
ト電極、 ５・・・側壁絶縁膜、 ５ａ・・・
酸化シリコン膜、 ６・・・低濃度ｎ型拡散層（ｎ
型拡散層）、 ７・・・高濃度ｎ型拡散層（ｎ ＋
型拡散層）、 ８・・・フォトレジスト膜。
）〜（ｅ）は、その製造方法を説明するための工程断面
図、第３図は、本発明の他の実施例を示す断面図、第４
図（ａ）〜（ｄ）は、その製造方法を説明するための工
程断面図、第５図は従来例の断面図、第６図は、従来例
の問題点を説明するための断面図である。 １・・・ｐ型シリコン基板、 ２・・・素子分離領域、
３・・・ゲート酸化膜、 ４．４ａ、４ｂ・・・ゲー
ト電極、 ５・・・側壁絶縁膜、 ５ａ・・・
酸化シリコン膜、 ６・・・低濃度ｎ型拡散層（ｎ
型拡散層）、 ７・・・高濃度ｎ型拡散層（ｎ ＋
型拡散層）、 ８・・・フォトレジスト膜。
Claims (3)
- （１）互いに近接して設けられた２つの絶縁ゲート型電
界効果トランジスタを有するＭＯＳ型半導体装置におい
て、前記２つの絶縁ゲート型電界効果トランジスタのゲ
ート電極の互いに対向している側の半導体基板の表面領
域内には前記ゲート電極に自己整合されて形成された高
濃度不純物拡散層が設けられ、前記ゲート電極の他の側
の半導体基板の表面領域内には前記ゲート電極に自己整
合されて形成された低濃度不純物拡散層と前記ゲート電
極の側壁に設けられた側壁絶縁膜に自己整合されて形成
された高濃度不純物拡散層とが設けられていることを特
徴とするＭＯＳ型半導体装置。 - （２）第１導電型の半導体基板上にゲート絶縁膜を介し
て互いに近接した２つのゲート電極を含む複数のゲート
電極を形成する工程と、 前記複数のゲート電極をマスクとして前記半導体基板の
表面へ第２導電型の不純物を低濃度に導入する工程と、 絶縁膜を堆積しこれに異方性エッチバックを施して前記
ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記互いに近接した２つのゲート電極間を埋設する側壁
絶縁膜をエッチング除去する工程と、前記ゲート電極お
よび前記側壁絶縁膜をマスクとして前記半導体基板の表
面へ第２導電型不純物を高濃度に導入する工程と、 を含むＭＯＳ型半導体装置の製造方法。 - （３）第１導電型の半導体基板上にゲート絶縁膜を介し
て複数のゲート電極を形成する工程と、前記複数のゲー
ト電極をマスクとして前記半導体基板の表面へ第２導電
型の不純物を低濃度に導入する工程と、 後に形成される側壁絶縁膜の膜厚の２倍以下の距離を隔
てて形成されている２つのゲート電極の間の前記半導体
基板の表面を露出するマスクを形成する工程と、 前記半導体基板の露出された部分に第２導電型の不純物
を高濃度に導入する工程と、 絶縁膜を堆積しこれに異方性エッチバックを施して前記
ゲート電極の側壁に側壁絶縁膜を形成する工程と、 前記ゲート電極および前記側壁絶縁膜をマスクとして前
記半導体基板の表面へ第２導電型不純物を高濃度に導入
する工程と、 を含むＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20175290A JPH0485968A (ja) | 1990-07-30 | 1990-07-30 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20175290A JPH0485968A (ja) | 1990-07-30 | 1990-07-30 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0485968A true JPH0485968A (ja) | 1992-03-18 |
Family
ID=16446352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20175290A Pending JPH0485968A (ja) | 1990-07-30 | 1990-07-30 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0485968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202193A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置及びその製造方法 |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6316302B1 (en) | 1998-06-26 | 2001-11-13 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
-
1990
- 1990-07-30 JP JP20175290A patent/JPH0485968A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202193A (ja) * | 1993-12-30 | 1995-08-04 | Nec Corp | 半導体装置及びその製造方法 |
| US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
| US6083846A (en) * | 1997-01-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| US6316302B1 (en) | 1998-06-26 | 2001-11-13 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
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