JPH023176A - 半導体メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ回路に係り、特にスタティック
型メモリ回路に好適な回路構成に関する。

〔従来の技術〕

従来、ＭＯＳスタティックＲＡＭのメモリセルを含むデ
ータ系回路は、特開昭５６−３４１８４号に記載のよう
に、第２図の如くなっている。

ここで、１〜４は、５０，５２，５４，５６゜５８．６
０，６２，６４の転送用ＭＯＳトランジスタおよび５１
，５３，５５，５７，５９，６１゜６３．６５の駆動用
ＭＯＳトランジスタと一端を電源電圧ＶＣＣに接続され
た電流供給用の抵抗Ｒより成るＭＯＳメモリ・セルであ
る。１２〜１５は、データ線（または、ビット線）１６
〜１９を一定の電位にするためのバイアス用ＭＯＳトラ
ンジスタ、２２．２３は、コモンデータ線９，１０を一
定の電位にするためのバイアス用ＭＯＳトランジスタで
ある。７０〜７３は、データ線の信号を、コモンデータ
線に転送するためのスイッチ用ＭＯＳトランジスタで、
そのゲート端子７，８はＹデコ−ダ（列選択デコーダ）
に接続される。５，６はＸ系のメモリ・セル選択を行な
うワード線でＸデコーダ（行選択デコーダ）に接続され
る。今、第２図のＭＯＳトランジスタをすべてＮチャネ
ルＭＯＳトランジスタを用いて構成すると、１２〜１５
がそのドレインとゲートを共通に電源電圧ＶＣＣに接続
したダイオード接続となっているため、１６〜１９の電
位は、ＶＣＣ−Ｖｔｈ　（Ｖｔｈは１２〜１５のしきい
電圧）となる。またワード線５，６の電圧は、メモリセ
ル１〜４が非選択時にＶＳＳ（接地電圧）レベルであり
、選択時にはＶＣＣレベルとなる。メモリセル１のＥな
る情報蓄積部に＃ｌ＋＋、ｐなる情報蓄積部にｌ（ＯＩ
ｔの情報を書き込む場合には、データ線１６をＶＣＣ　
　Ｖｉｈレベル、１７をＶｓｓレベルにしてワード線５
をＶＣＣレベルにすると、ＥにＶＣＣ−Ｖｔｈレベルの
電圧が蓄積され、一方、Ｆには、Ｖｓｓレベルの電圧が
蓄積される。結果として、それぞれＩｔ　ｌ　ｌ？　、
　　１１　Ｑ　Ｐ＋の情報がメモリセル１に書き込まれ
たことになる。このＬＬ　Ｉ　１１の書き込み電圧は、
データ線１６の電圧がＶＣＣの場合でも、５０なる転送
ＭＯＳトランジスタのしきい電圧分の電圧降下があり、
書き込み時にはＶＣＣ−Ｖｉｈの電圧レベルとなる。こ
の電圧は、一定時間の後に抵抗Ｒによって電源電圧ＶＣ
Ｃの値にまで引き上げられる。しかし、Ｒの抵抗が比較
的高い場合（≦１０＋１ｏΩ）には、５のワード線をＶ
ＣＣレベルにして読み出し動作を行なうと、蓄積ノード
Ｅの電圧はデータ線１６の電圧レベルのＶＣＣ　　Ｖｔ
ｈの値に戻ってしまう。

近年、半導体ＬＳＩの製造に用いる配線用アルミニウム
中やパッケージ材料中のウラン、トリウムなどから半導
体中にα線が入射され、基板中に発生した電子がメモリ
セルの情報蓄積部に集められる結果、“１″の情報が“
０″に反転する、いわゆるソフトエラーの問題がクロー
ズアンプされている。第２図に示したスタティック形メ
モリセルにおいても例外でなく、ソフトエラーに強くす
るために、蓄積ノードの電荷量Ｑ（＝Ｃ３−ｖｓ）を増
やす、すなわち、蓄積容量Ｃ５を増やすことや　雑音電
荷である電子が蓄積ノードに集まらない様にするなどの
努力が払われてきた。

一方、上記構成のスタティックＲＡＭにおいてチップ当
りの集積度を高め、ビット当りの価格を低減する方法と
して、微細加工技術を用いたデバイスのスケールダウン
が有効である。現在では、０．８μｍ技術で１Ｍビット
のメモリを１チツプ上に集積しようとする技術の開発が
現在進められている。しかし、デバイスを今後さらにス
ケールダウンしてゆくと、デバイスの耐圧、特にホット
キャリア耐圧が低下し、従来より半導体メモリＬＳＩの
標準として使われてきた５ｖ±１０％の１！源電圧が使
えなくなる可能性のあることが本願発明等の検討により
明らかとなった。

本発明の目的は、微細デバイスを用いて高集積化を可能
とすると共に、書き込み電圧の値を従来とほぼ同等の値
とすることによって、蓄積電荷量の減少を極力抑え、ソ
フトエラー耐性に優れたスタティックＲＡＭを提供する
ことにある。さらに、上記目的に加え、高速であり、か
つ消費電力の少ないスタティックＲＡＭを提供すること
にある。

〔課題を解決するための手段〕

上記目的は、メモリセルのワード線の高レベル電圧を従
来と同様の５ｖの外部供給電圧を用いることによって、
データ書き込み時の蓄積電圧を従来とほぼ同様の電圧値
とすることにより、達成される。

また、スタティック型メモリセルとそれを駆動する周辺
回路であるアドレスバッファ、Ｘデコーダ、ワードドラ
イバ、Ｙスイッチ及びドライバ、ビット線の負荷、セン
スアンプ及び出力ＭＯＳＦＥＴを少なくとも有するスタ
ティックメモリにおいて、外部から与えられる電源電圧
ＶＣＣを降圧してＶｐｐ工を発生するための電圧変換回
路を集積し、メモリセルの給電及び周辺回路のうちアド
レスバッファとＸデコーダとＹデコーダには降圧した電
源電圧Ｖ　ＤＯ，を電源電圧として用い、上記ワードド
ライバとＹスイッチ及びドライバとセンスアンプと出力
ＭＯＳＦＥＴには外部から与えられる電源電圧ＶＣＣを
電源電圧として用いることにより達成される。

また、この場合の電圧変換回路の入出力特性としては、
ｖｃｃがある電圧以上になるとＶｏｏは定められた一定
電圧となる特性が好ましいことが示される。

更に、ビット線と共通データ線の負荷にｐＭＯｓＦＥＴ
を用いる場合には、この電圧としてはＶＣＣではなく電
圧変換回路により降圧された電圧Ｖｏｏｚ　を用いる方
法が好適である。この場合の降圧された電圧ｖ　００２
　は、ｖｏＤｌ　とは異なり、外部電源電圧ＶＣＣより
一定電圧だけ低いすなわち一定電圧をΔ■とすると、Ｖ
　ＤＯ，：　Ｖ　ｃｃ−ΔＶとすることが好適であるこ
とが示される。

〔作用〕

ＭＯＳデバイスのホットキャリア耐圧に直接影響を及ぼ
す電圧は、ドレイン端に印加される電圧値であり、本発
明では、メモリセルを構成するＭＯＳトランジスタのド
レイン端子は、いずれも外部供給５■電源よりも低い約
３ｖの電圧が印加され、信頼性は保障される。本発明で
は、ワード線の電圧、すなわちメモリセルの転送ＭＯＳ
トランジスタのゲート端子に従来の外部供給５Ｖが印加
されるがデバイスのホットキャリア特性に悪影響を及ぼ
さない。また、ワード線の信号発生回路では、従来の５
ｖ電源を使用するが、回路構成の工夫で個々のデバイス
の信頼性を確保することが可能であり、また、集積度は
微細デバイスを駆使したメモリセルで決まり、ワード信
号発生回路の回路構成による面積増大分はわずかである
。

また、本発明は、アドレスバファとＸデコーダとＹデコ
ーダにも降圧した電源電圧ＶＤＤを用いているため、ア
ドレスバファとＸデコーダとＹデコーダそれぞれの回路
が駆動する配線の電圧振幅が小さくなり、交流的な消費
電力を小さく出来る効果があるうえ、ＶＣＣを用いた場
合よりゲート長の短いＭＯＳＦＥＴが使えるため、ＭＯ
ＳＦＥＴの電流叩動能力が大きくなり、この部分の遅延
時間を小さくできる効果がある。

また、外部電源電圧ＶＣＣがあらかじめ定められて電圧
よりも大きい場合には、レギュレータより出力される内
部電源電圧ＶＤＤが一定の電圧を保つため、外部電源電
圧ＶＣＣが高くなってもアドレスバッファとＸデコーダ
とＹデコーダそれぞれの回路が駆動する配線の電圧振幅
が大きくなることがなくＶＣＣの増加に伴う消費電力の
増加を少なく出来る効果がある。　次に、ビット線と共
通データ線の負荷にｐＭＯｓＦＥＴを用いる利点は、負
荷に接続する電源電圧が変動した場合でもビット線及び
共通データ線の電位が直ちに変動した電圧と同電位にな
り、電源電圧が変動した場合においても変動に伴うアク
セス時間の遅れを最小限にすることが出来る点にあるが
、センスアンプの入力バイアスレベルがＶＣＣとなるた
めＭＯＳＦＥＴを用いたセンスアンプでは利得が十分に
取れない点が問題であった。本手段は、負荷の電源に電
圧変換回路により出力されるＶＣＣより低い電源電圧Ｖ
ＤＤを用いることによりビット線の電位を下げることが
でき、ＭＯＳＦＥＴを構成素子とするセンスアンプでも
データを高利得で増幅することが可能となる。

更に、電圧変換回路の出力電圧ＶｏＤｚ　をＶＣＣより
常にΔＶだけ小さくする事により、どのような外部電源
電圧においてもビット線の電位を一定電圧だけ下げるこ
とができ、センスアンプの動作電圧を広く取れる効果が
ある。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。同図
において、ＶＣＣ工は約５ｖの電源電圧、ＶＣＣｚ　は
約３ｖの電源電圧である。１０８゜１０９、はデータ線
対で、それぞれ１０５゜１０６なるｐチャネルアンプＭ
ｏＳトランシタを介して１０４なる第１の電１１）ＸＶ
ＣＣ、に接続される。尚、データ線対１０８，１０９に
はハイレベル約３ｖ、ローレベル約ｏｖの書込み情報が
書込み回路（図示せず）から供給される。ＭＯ８１０５
゜１０６のゲート端子が接地電位にあることから、該デ
ータ線１０８，１０９の電圧は、メモリセルへの情報の
書き込み、読み出しを行なわない時にＶ　ＣＣ，の電圧
レベルとなる。スタティック型メモリセル１０１は、ｎ
チャネルＭＯＳトランジスタ１１０〜１１３と抵抗Ｒで
構成され、情報の保持は抵抗端に接続した１０４なるＶ
ｃｅ２より行なわれる。Ｖ　ＣＣ，は、従来用いられて
きた５ｖ±１０％の電源電圧値よりも小さく、従来電源
のもとてホラトウレフトロン耐性が厳しく使用できない
スケールダウンＭＯＳトランジスタでメモリセルを構成
することができるため、高集積化が可能となる。該メモ
リセルのワード線１１４は、ワードドライバ回路１０２
の出力に接続され、該ワードドライバ回路１０２は１１
６，１１７なるｐチャネル間Ｏ８と１１８，１１９なる
ｐチャネ／Ｌ／ＭＯＳトランジスタで構成され、Ｖ　ｃ
ｃ２の電源電圧よりも大きな電圧値を有する１１５なる
Ｖｃｅ工を電源としている。Ｖ　ＣＣ，は５ｖ±１０％
の電源電圧値である。１１８は１１４にかかるＶｃｅ工
の大きな電圧を分圧するために設けたもので、１１８の
ゲート端子１２０の電圧を所定の値にとることによって
１１９のドレイン端子にかかる電圧をＶｃｅ工の電圧よ
りも小さくしホットエレクトロン耐性の信頼性を保証す
ることができる。１５０は、１２８なるｐチャネル間Ｏ
８，１２９なるｎチャネルＭｏＳトランジスタで構成さ
れ、１０４なるＶ　ｃｃ、を電源としたインバータ回路
で、メモリＬＳＩ内部で用いられる低電圧電源のもとで
動作する回路を代表させている。１４０は、低電圧電源
Ｖ　ＣＣ，と高電圧型ｇＶＣＣ工のもとてそれぞれ動作
する二つの回路１５０と１０２の間にあって、電源電圧
の違いによってＣＭＯ３回路１０２に定常電流が流れる
のを防止するインタフェース回路で、１２５．１２２，
１２３はｎチャネルＭＯ３，１２４はｎチャネルＭＯＳ
トランジスタで、１２４と１２３でＣＭＯ３回路を構成
、１２２は１１８と同様の役割りをもっている。１２５
は１１５なるＶｃｅ工の電源をＶ　ｃｃ、の電源電圧値
に近づけるため電圧降下させる目的で設けたもので、１
２７なるＶ　ｃｃ、をｔｇとするＣＭＯ８回路１５０の
出力１２７の高レベル電圧（Ｖ　ＣＣｚレベル）と１２
６の電圧がほぼ等しくなれば、１４０には定常電流が流
れず、メモリＬＳＩ全体の低消費電力化が可能となる。

１４０の出力端子１２１の低レベル電圧は接地電圧レベ
ル、高レベル電圧は、端子１２６と同じほぼｖｃｃ２レ
ベルの電圧となるが、このままでは、１２１が高レベル
電圧時に、１０２の１１７，１１８，１１９を通って定
常電流が流れてしまう。１１６は、この定常電流を遮断
するために設けたもので、１０２の出力１１４が低レベ
ルになると１１６を介して１２１がＶｃｅ工の電圧にな
るため定常電流が遮断される。

以上説明した如く１本実施例によれば、スケールダウン
ＭＯＳトランジスタを用いて、メモリセル面積を低減し
高集積化できると共に、スケールダウン化に伴なうホッ
トキャリア耐圧の低下に対しては電源電圧を従来電源電
圧より低くすることにより信頼性を確保することができ
、また、低電源電圧化に伴なう書き込み電圧の低下に対
しては、ワード線の電圧を従来と同様の高電源電圧にす
ることで、従来と同じ書き込み電圧を得ることができ、
ソフトエラーに対する耐性劣化を防止することができる
。

第３図は、本発明によりソフトエラー率低減の効果を示
したもので、ソフトエラー率のワード線電圧および書き
込み電圧依存性を示す。従来技術の如く、メモリセルお
よびワード線の電圧を共に低電圧化して約３．５ｖの値
にすると、書き込み電圧は約２ｖの値となってソフトエ
ラー率が著しく増大する。これに対し、本発明では、メ
モリセルで用いる電源電圧、データ線の電圧は３．５ｖ
と低電圧化するが、ワード線の電圧を従来と同様の５ｖ
にして書き込み電圧を３．５ｖに保っているためソフト
エラー率の増大はなく、メモリＬＳＩに必要な高信頼性
を確保することができる。

第４図は、第１図における１４０なる二つの異なる電源
で用いられる回路間のインタフェース回路の他の実施例
を示す。１０２は第１図と同様のワードドライバ回路で
、３３０が任意のワードドライバ回路を選択するための
ＮＡＮＤロジック回路である。３０１〜３０３はｐチャ
ネルＭＯ５，３０４〜３０７はｎチャネルＭＯＳトラン
ジスタで、３０４は、第１図の１２２と同様３０５〜３
０７のスケールダウンＭＯＳトランジスタにホットエレ
クトロン耐性を劣化させる様な高電圧がかからない様に
分圧する役目をもつ。１２５はｎチャネルＭｏＳトラン
ジスタで、第１図で説明した様に二つの電源電圧ＶＣＣ
工とＶ　ＣＣ，を用いることによってＮＡＮＤ回路に定
常電流が流れるのを防止するため、ＮＡＮＤ回路の電源
電圧の値を低くして端子１２６の電圧をＶＣＣ２と同程
度、もしくは、ＶＣＣ２＋　ｌ　Ｖ＜ｈｐ　ｌ　（Ｖｆ
ｆｉｈｐは、３０１〜３０３のしきい電圧値）の値に設
定する役目をもつ。

３０８〜３１０はＮＡＮＤロジック回路の入力で、通常
アドレスバッファ回路の出力もしくはプリデコーダ回路
の出力端子が接続される。これらの端子の出力高レベル
電圧はＶＣＣ、ｆｌｌ圧レベルである。

第５図は、二つの異なる電源電圧を用いるメモリＬＳＩ
を同一の基板上に集積した断面構造図を示す。ｐ形基扱
５０１の中にｎチャネルＭＯＳトランジスタを形成する
ためのｐ形ウェル５０２゜５０７が設けられ、ｐチャネ
ルＭｏＳトランジスタを形成するためのｎ形ウェル５０
３，５０６が設けられ、それぞれ異なって電源電圧系の
回路を構成する。一方、メモリセル部は、基板内に入射
したα線によって発生する電子を排斥するため、ｎ形ウ
ェル５０５内に設けたｐ形ウェルの中に形成される。該
ｎ形ウェル５０５の電圧は、ｐ形ウェル５０４とのポテ
ンシャルバリアを高くしてより基板内の電子が排斥され
易くするため、より高い電圧、すなわち５ｖに接続した
方が効果大である。

なお１本実施例では、低電源電圧の値を約３．５ｖとし
て説明したが、スケールダウンＭＯＳトランジスタの信
頼性が確保できる範囲内で自由に選べることは言うまで
もない。また、ワードドライバ回路に入力される信号の
発生回路も低電圧電源を用いたもので説明したが、従来
同様、５Ｖ電源を用いた回路構成であっても、本発明の
骨子からして許されることは言うまでもない。

また、二つの電源電圧は、１つの外部入力電源から電圧
コンバータを介して他の１つを作製するか、あるいは両
方共、外部より入力するか、いずれでも良い。

さらに１本発明では、メモリセルに二つの転送ＭＯＳト
ランジスタと二つの駆動ＭＯＳトランジスタ及び二つの
抵抗からなる構成で説明したが。

二つの転送ＭＯＳ）−ランジスタと、ｎチャネルＭｏ３
およびソースをＶＣＣ２に接続したチャネルＭＯＳトラ
ンジスタより成るＣＭＯ３回路をクロスカップル接続と
したフリップフロップ回路で構成したメモリセルを用い
ても本発明により得られる効果は同じである。

第６図は、本発明の一実施例の概念図である。

図において、６０１は外部電源電圧ＶＣＣを入力するた
めのパッド、６０２は外部電源電圧を降圧して内部電源
電圧Ｖ　ｏｎ、に変換する電圧変換回路。

６０３はチップ内部にＶＣＣを供給するための端子。

６０４は、チップ内部にＶＤＤ、を供給するための端子
、６１１はアドレス人力バッファ、６１２はＸデコーダ
、６１３はワードドライバ、６１４はＹデコーダ、６１
５はＹスイッチドライバ、６１６はＹスイッチ、６２０
はメモリセル。

６２１はワード線、６２２は給電線、６２３はビット線
、６２４はビット線の負荷で６４１がｎ　Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔ、６２５は共通データ線、６２６は共通データ
線の負荷で６４２がｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ、６３１
はセンスアンプ、６３２は出力Ｍｏ３ＦＥＴドライバ、
６３３は出力ＭＯＳＦＥＴである。

また１本図において大きな一重丸はＶＣＣの電源が供給
される電源端子、大きな二重光は、ＶＤＤ１の電源が供
給される電源端子を示している。また、電源の配線は太
い実戦で概念的に示している。すなわち、二重光の電源
が示されているアドレス人力バッファ、Ｘデコーダ、Ｙ
デコーダ、給電線には電圧変換回路により降圧された電
源電圧Ｖ　ＤＤｌが印加され、ワードドライバ、ビット
線の負荷ＭＯＳＦＥＴ、共通データ線の負荷ＭＯＳＦＥ
Ｔ、Ｙデコーダドライバ、センスアンプ、出力Ｍｏ３Ｆ
ＥＴドライバ、出力ＭＯＳＦＥＴには外部から印加され
た電源電圧ＶＣＣを接続している。

ル 第７図から第９図は１本発明の薯拠となる各種データで
ある。

第７図は、Ｍｏ３ＦＥＴのチャネル長に対するホットキ
ャリアによるドレイン耐圧を示した図である、すなわち
、ホットキャリアによりＭＯＳＦＥＴが劣化しない最大
の電圧を示している。たとえば、チャネル長が０．８μ
ｍのＭＯＳＦＥＴでは、ドレイン耐圧が５．５ｖである
のに対して、チャネル長が０．５μｍのＭＯＳＦＥＴで
はドレイン耐圧が４ｖになっている。したがって通常Ｃ
ＭＯ３ＩＣなどで使われている５ｖの外部電源電圧では
０．５μｍ以下のゲート長を持つＭＯＳＦＥＴを用いる
ことはできない。

一方、第８図は電源電圧に対するＣＭＯＳインバータの
遅延時間を示したものである。−船釣に言って、同じゲ
ート長の場合は、電源電圧を高くした方が、遅延時間が
小さくなるのは周知のとうりであるが、例えば、５■の
電源電圧を用いてチャネル長が０．８μｍのＭＯＳＦＥ
Ｔを用いるよりも、４ｖの電源電圧を用いてチャネル長
が０．５μｍのＭＯＳＦＥＴを用いた方が遅延時間が短
くなることが第８図かられかる。

第９図は、電源電圧に対するＣＭＯＳインバータの消費
電力を示す図である。図かられかるようにインバータの
消費電力は、電源電圧にたいして増加関数になっており
この点から言うと電源電圧は低い方がいいことになる。

以上の第７図から第９図までの各データを考えあわせる
と１例えば外部電源電圧を５ｖとしてチャネル長０．８
μｍのＭＯＳＦＥＴを用いるよりも、外部電源電圧を４
ｖとして、チャネル長０．５μｍのＭＯＳＦＥＴを用い
た方が遅延時間が短く消費電力も小さいＣＭＯ８回路を
実現できることになる。したがって、スタティックメモ
リのなかでも、アドレスバッファ、Ｘデコーダ、Ｙデコ
ーダには、電源として電圧変換回路により降圧した電源
電圧ＶＤＤエ　を用いることにより、この部分の回路の
遅延時間と消費電力を小さくできる効果がある。

一方、メモリセルアレーにだいしても降圧上電源電圧Ｖ
ＤＤ１　を用いれば、上記と同じ議論が適用できるうえ
に、メモリセルに使うＭＯＳＦＥＴのゲート長も短くで
きるのでメモリセルの占有面積を小さくできる効果が有
る。一方、ワードドライバ１３には外部電源電圧ＶＣＣ
を用いてワード線２１の電圧が選択時ＶＣＣのレベルに
なるようにしている。すなわち第３図で示したと同様メ
モリセル内の高電位ノードの電圧が上がりアルファ線に
よるソフトエラーの確率を小さくできる効果がある。ま
た、本実施例特有の効果として、出力Ｍ　ＯＳにも外部
印加電圧ＶＣＣを用いているのでデータ出力の電圧振幅
を大きくできる効果がある。

第１０図は、電圧変換回路の特性の例を示したものであ
る。外部電源電圧ＶＣＣが設定電圧以上では電圧変換回
路の出力電圧が一定であるようにする。このようにする
ことによって、外部電圧が設定電圧以上の場合には、Ｍ
ＯＳＦＥＴの信頼性を損なわない最大の電圧を、電圧変
換回路の出力を電源に用いた回路に、外部電源電圧の変
動にかかわらずかけることができる。したがって、外部
印加電圧ＶＣＣが下降して遅延時間が増大したり、アル
ファ線によるソフトエラー率の増加したりすることを防
ぐ効果がある。また、外部印加電圧ＶＣＣが上昇して、
ＭＯＳＦＥＴにホットキャリア耐圧以上の電圧がかかつ
て信頼性を低下させたり、回路の消費電力を増加させた
りすることを防ぐことができる効果がある。

第１１図は、本発明の一実施例の概念図である。

本実施例が前述の実施例と異なるところは、ビット線の
負荷と共通データ線の負荷にｐＭＯＳＦＥＴ６４３と６
４４をそれぞれ用い、負荷に接続している電源に電圧変
換回路により降圧した電源電圧Ｖ　ｏ［）、を用いてい
ることである。

本実施例ではビット線と共通データ線の負荷にＰＭＯＳ
ＦＥＴを用いているため、電源電圧が変動した場合でも
読みだし速度が遅れない特徴がある。しかし、９ＭＯＳ
ＦＥＴの負荷は、従来ＣＭＯ８のスタティックＲＡＭで
は使われていなかった。すなわち、９ＭＯＳＦＥＴを負
荷にしようとすると、ビット線と共通データ線の電位が
上昇して、ＣＭＯ３で構成したセンスアンプでは増幅で
きなくなるからである。本実施例ではこの問題にたいし
て、９ＭＯＳＦＥＴの負荷の電源にＶＤＤを用いること
により解決した。すなわち、Ｖｏｏを電源に用いれば、
ビット線と共通データ線の電位が下がり、ＣＭＯ５で構
成したセンスアンプで増幅できるようになるからである
。このことについて、第１２図と第１３図において詳述
する。

第１２図は、ｐＭＯｓＦＥＴをビット線の負荷に用いた
場合とｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔをビット線の負荷に用
いた場合のそれぞれ回路と、外部電源電圧ＶＣＣ、電圧
変換回路の出力電圧ＶＤＤ、ワード線電位、ビット線電
位のそれぞれ時間変化を表したものである。この図にお
いて、まず９ＭＯＳＦＥＴ負荷の高速性を説明する。メ
モリセルＭＣ１゜ＭＣ３には“１″の情報が、メモリセ
ルＭＣ２゜ＭＣ４にはＩＩ　ＯＩＩの情報がすでに書き
込まれているものとする。今、ｔｌで電源電圧ＶＣＣ及
びＶＤＤが低下したとすると、ｐＭＯｓＦＥＴの負荷を
もつビット、＆ｌＤｐ　、Ｄｐａの電位は、ｐＭＯｓＦ
ＥＴを通してＶＤＤに放電するためにＶｏｏと同電位ま
で下がる。一方、ｎＭＯＳＦＥＴの負荷の場合、ＶＣＣ
の電位が下がるとｎＭＯＳＦＥＴの負荷のグー１〜電位
も下がるためｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔがカットオツフ
状態になる。したがって、ｎＭＯＳＦＥＴ負荷のビット
線Ｄｎ、ＤｎＢ電位は、ＶＣＣの電位が下がる前の電位
が残ることになる。次に、ｔ２でワード線Ｗ工が立上り
、１”の情報を読みだすとき、ＤＰ　、Ｄｎの電位は、
メモリセルＭＣＩ。

ＭＣ３に電流が流れるため、所定の電位まで低下するこ
とになる。こののち、ワード線電位が立ち下がったとき
、ＤｐとＤｐａは同一電位になるが、Ｄｎは前の状態の
ときの電位に取り残され、Ｄｎａのみの電位が下がるた
めり、ｌ　とＤｎＢが同一電位にならない。次にｔ２　
でＷ２　のワード線が立ち上がると、前とは逆の情報が
ビット線に現れる。この時、９ＭＯＳＦＥＴ負荷ビット
線では、Ｄ　Ｐ。

ＤＰＢが同一電位からスタートしてビット線に読みだす
べき情報に対応する電位が現れるまでの時間はτ１であ
る。しかし、ｎＭＯｓ負荷の場合は。

ｔ２でビット線に逆情報が残っている状態であり、これ
を反転させなければならない。したがって。

情報に対応する電位が現れるまでにて、より長い時間τ
２を必要としていた。すなわち、ｎＭＯＳＦＥＴ負荷は
電源電圧変動時読みだし時間が遅れる問題があり、この
問題を解決するためにｐ　ＭＯＳＦＥＴ負荷のビット線
方式が有効である。

第１３図（ａ）、（ｂ）はＣＭＯ８ＩＣで使用されるセ
ンスアンプの回路図とシミュレーション波形である。こ
の図において、ＣＭＯ８で構成されたセンスアンプの特
性を説明し、なぜ従来ｐＭＯＳＦＥＴ負荷が採用されな
かったかを示す。

このシミュレーションでは、センスアンプの電源ｖａｎ
よとｖａｎ□を５ｖとし、入力作動電圧１■ｌｎよ−■
、。２１を０．１ｖに固定したとき出力Ｖ　０ＬＩＴ、
とＶＯＵＴＺの電位を示したものである。したがって作
動出力Ｉ　Ｖａｎニーｖ＋ｎ、ｌが大きいほど、このｔ
４１幅器の増幅率が大きいことになる。図では横軸を■
Ｉ、ｌにしているが、図で示すようにＣＭＯ８で作られ
るセンスアンプでは、入力の電圧ｖＩ、ｌが電源電圧５
■の時にはＶ　０ＩＪＴｔとＶ　０ｕＴｚの差がほとん
どない。すなわち、増幅率が極めて小さくなり増幅器と
しての機能がなくなってしまうことになる。

一方ｐＭＯＳＦＥＴを負荷にした方式ではビット線及び
共通データ線の電位はその負荷に接続する電源と同一に
なる。したがって、負荷に接続する電源がＶＣＣの場合
にはビット線の信号は増幅できなくなる。今までＣＭＯ
ＳスタティックＲＡＭでｐＭＯｓＦＥＴの負荷が使えな
かったのは、上記理由によるものである。

本発明の第１１図の実施例においては、ビット線および
共通データ線の負荷にｐＭＯＳＦＥＴ６４３及び６４４
を用いているが、その電源に電圧変換回路により降圧さ
れた電圧Ｖ　Ｄｎ２　を、またセンスアンプの電源には
、外部電圧ＶＣＣをもちいている。したがって、センス
アンプの入力電圧がＶＣＣにたいして低くなり、第１３
図において増幅率の大きくなる電圧に対応する入力電圧
にすることができるようになる。すなわち、センスアン
プの中の回路ではなく負荷の電源電圧を下げることによ
り。

ｐ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの負荷でもＣＭＯＳセンスア
ンプの使用を可能にしたわけである。したがって、本実
施例においては、０ＭＯ３ＩＣによるスタティックメモ
リにおいても、ｐＭＯｓＦＥＴを負荷にした効果である
電源電圧Ｖｎｏ、の変動による動作速度の増大を無くす
ことができる効果がある。

第１４図は電圧変換回路の特性の実施例である。

本特性では電圧変換回路の出力電圧が外部の電源電圧に
たいして常に一定の電圧ΔＶだけ低くなっている。すな
わち、本電圧変換回路の出力電圧をＶ　ＤＤｚ　とする
とＶｏｏ２＝　ＶＣＣ　−Ｖ　ｔｈなる式が満足される
電圧を発生する。したがって、第１１図の実施例の電圧
変換回路にこの特性の電圧変換回路を用いることによっ
て外部電源電圧が変動してもビット線の電位が外部電源
電圧より下がるので、外部電源電圧によらずセンスアン
プの入力電圧がセンスアンプの電ａｔ圧より低くなる。

したがって、本電圧変換回路を用いれば外部電圧によら
ずセンスアンプの動作が可能になり、ｐＭＯＳＦＥＴを
負畝た効果である電源電圧Ｖ　ｏｏｚ　の変動による動
作速度の増大を無くすことができる効果がある。

ただし、この場合には第１０図に示した電圧変換回路の
場合に比べてＶ　ｎｏ、が変動するので、アドレスバッ
ファ、Ｘデコーダ、Ｙデコーダの部分で、Ｖ　ｎｏ、の
変動に伴う遅延時間の増大、消費電力の増大、信頼性の
増大のデメリットが有ることはやむお犬ない。

第１５図は本発明の一実施例の概念図である。

本実施例においては半導体基体上に二つの電圧変換回路
６０２及び６０４を集積し電圧変換回路６０２は第１０
図の特性を持つ■ＤＤ１　を発生する電圧変換回路用い
、電圧変換回路６０４は第１４図の特性を持つＶ　ＤＤ
ｚ　を発生する電圧変換回路を用いている。また電圧変
換回路の出力端子は６０３でありアドレスバッファ６１
１．Ｘデコーダ６１２゜Ｙデコーダ６１４及び給電線６
２２の電源として用いられている。また、電圧変換回路
６０４の出力端子は６０５でありビット線及び共通デー
タ線の９ＭＯＳＦＥＴの負荷の電源として用いられる。

本実施例においては、アドレスバッファ、Ｘデコーダ、
Ｙデコーダ及び給電線については電圧変換回路に外部電
源電圧依存性のないＶｐｐ工を用いているので外部電圧
が設定電圧以上の場合には、ＭＯＳＦＥＴの信頼性を損
なわない最大の電圧を、電圧変換回路の出力を電源に用
いた回路に、外部電源電圧の変動にかかわらずかけるこ
とができる。

したがって、外部電圧が変動しても変動による遅延時間
の増大やアルファ線によるソフトエラー率の増加を防ぐ
効果がある。また、ビット線と共通データ線の負荷の電
源には電源電圧より一定の電圧だけ低い電源電圧Ｖ　ｎ
ｏ２　が用いられるので、ビット線の電位が外部電源電
圧より下がるので、外部電源電圧によらずセンスアンプ
の入力電圧がセンスアンプの電源電圧より低くなる。し
たがって、本電圧変換回路を用いれば外部電圧によらず
ｐＭＯＳＦＥＴの負荷を使うことができるので電源電圧
の変動による動作速度の増大を無くすことができる効果
がある。

なお、実施例の中ではＭＯＳＦＥＴについて言及したが
、これをＭＩＳＦＥＴと置き換えても同じ効果が得られ
ることは言うまでもない。

〔発明の効果〕 本発明によれば、従来技術によるＭＯＳメモリＬＳＩに
比べ４倍以上の集積度をもった、１桁以上ソフトエラー
率の小さなメモリＬＳＩが実現できるので、高信頼性と
コスト低減に大きな効果がある。

また、実施例を通して述べてきたように、本発明におい
ては、スタティックメモリにレギュレータを設けてその
出力をアドレスバッファ、Ｘデコーダ、Ｙデコーダ、給
ｆ！ｌ線及びｐ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔを負荷に用いた
場合の電源に用いることによって高集積、対ソフトエラ
ー、高速かつ低消費電力であるスタティックメモリで実
現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
従来回路構成図、第３図は本発明の効果を示す図、第４
図はＮＡＮＤ回路構成図、第５図は本発明の実施例によ
るメモリＬＳＩの断面構造図、第６図は本発明の一実施
例の概念図、第７図はＭＯＳＦＥＴのチャネル長に対す
るホラ１〜キヤリアによるドレイン耐圧を示した図、第
８図は電源電圧に対するＣＭＯＳインバータの遅延時間
を示した図、第９図は電源電圧に対するＣＭＯＳインバ
ータの消費電力を示す図、第１０図はレギュレータの特
性の例を示した図、第１１図は本発明の一実施例の概念
図、第１２図は、　ｐＭＯ５Ｆ訂をビット線の負荷に用
いた場合とｎＭＯＳＦＥＴをビット線の負荷に用いた場
合のそれぞれ回路と、外部電源電圧ＶＣＣ＋　レギュレ
ータの出力電圧Ｖｏｏｙワード線電位、ビット線電位の
それぞれ時間変化を表した図、第１３図（ａ）、（ｂ）
はＣＭＯ３ＩＣで使用されるセンスアンプの回路図とシ
ミュレーション波形をしめす図、第１４図はレギュレー
タの特性の実施例を示す図、第１５図は本発明実施例を
示す概念図である。 １０１・・メモリセル、１０２・・・ワードドライバ回
路、１０３・・・データ線負荷回路、１４０・・・イン
タフェース回路、６０１・・・外部電源電圧ＶＣＣを入
力するためのパッド、６０２・・・外部電源電圧を降圧
。 して内部電源電圧Ｖｏｏ１　を出力するレギュレータ、
６０３・・・チップ内部にＶＣＣを供給するための端子
、６０４・・・チップ内部にＶ　ｏｏｌ　を供給するた
めの端子、６１１・・・アドレス人力バッファ、６１２
・・・Ｘデコーダ、６１３・・・ワードドライバ、６１
４・・・Ｙデコーダ、６１５・・・Ｙスイッチドライバ
、６１６・・・Ｙスイッチ、６２０・・・メモリセル、
６２１・・・ワード線、６２２・・・給電線、６２３・
・・ビット線。 ６２４・・・ビット線の負荷、６２５・・・共通データ
線、６２６・・・共通データ線の負荷、６３１・・・セ
ンスアンプ、６３２・・・出力ＭＯＳＦＥＴドライバ、
６３３・・・出力ＭＯＳＦＥＴ、６４１−ｎＭＯＳＦＥ
Ｔ、６４２−　ｎ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　。 第１図 第　Ｚ　図 ＩＯＩ　　ｌ七すセル回ｔト １０２　７−ｋｋフイノＹａＫ １１４　　ワード素泉、 巣 図 ワ　−　”ト、・　　繰　１肥　１已　（Ｖン２、θ　
　　　　３，５ 害芝込み電三＜Ｖ） 不 図 第 乙 図 １＜輔りＦＥＴ １＜　ＰＭＤＳＦｇｒ 罵 ｑ 図 爪、１ヤや１ノｒｋｔイシ馬丁力丑 ｔりρ５ＦＥＴ＋セネノし一〒ヒＬｌ（メ、ン茅 図 Ｃ珂θＳイシへ゛−７ｊ量逅時間（ネＧ丈拘通Ｏ電　窃
暇１陀、Ｌ　　（Ｔ］ 不 図 Ａｔ電力（律封値） 第 １θ 図 し〜式−７土力電＆（Ｊ） 電源電属（γジ ■ １ｚ 口 θＰ ”Ｐａ ｄ つＮ８ 毛Ｚ ｚ 築 図 ７ト音丁１事−シ原電反（Ｙ） 冨 コ ＜ｂ） 丁−、、（Ｖン 猶 図

Claims (1)

1. 【特許請求の範囲】 １、一対のビット線とワード線を備え、二つの情報蓄積
   ノードを持ち、該蓄積ノードに第１の電源より電流を流
   すことで該情報の消滅を防ぐ様にしたメモリセルより成
   る半導体メモリ回路において、該ビット線の電圧が第１
   の電流電圧レベルで、該ワード線の電圧が該第１の電流
   電圧の値よりも高い第２の電圧にした該ルモリセルへの
   情報の読み出し／書き込みを行ない、書き込み時には、
   該ビット線に現われた第１の電源電圧レベル電圧の値が
   、メモリセルの高レベル電圧の値となるようにしたこと
   を特徴とする半導体メモリ回路。 ２、該メモリセルと第１および第２の電源電圧で動作す
   る周辺回路は、それぞれ回路を構成するトランジスタの
   導電型と反対導電型のウェル内に形成され、第１の電源
   電圧で動作する回路のｎ形ウェルは第１の電圧で固定さ
   れ、第２の電源電圧で動作する回路のｎ形ウェルは第２
   の電圧で固定され、メモリセルのｐ形ウェルは、第２の
   電圧で固定したｎ形ウェル内に設けられていることを特
   徴とする請求項第１項記載の半導体メモリ回路。 ３、複数のＭＯＳＦＥＴによりフリップフロップを形成
   した情報を蓄積し、上記情報はワード線をゲート電極と
   する２つの転送ＭＯＳＦＥＴを通してＭＯＳＦＥＴの負
   荷を持つ２本のビット線に出力する機能を持つメモリセ
   ルを基体上に多数個形成し、上記ビット線に出力された
   情報は、それぞれのビット線に接続するＭＯＳＦＥＴス
   イッチを通してＭＯＳＦＥＴの負荷を持つ共通データ線
   に出力され、上記共通データ線に出力された情報はＭＯ
   ＳＦＥＴから構成される差動型のセンスアンプにより増
   幅されてデータバスに出力され、上記データバスに出力
   された情報は、出力ＭＯＳＦＥＴにより外部に出力され
   、これらのメモリ動作を制御する周辺回路としてアドレ
   スバッファとＸデコーダとワードドライバーとＹデコー
   ダとＹスイッチドライバＹスイッチと出力ＭＯＳＦＥＴ
   を少なくとも具備する半導体メモリ回路であつて、上記
   基体上に外部から与えられる電源電圧Ｖ＿Ｃ＿Ｃを降任
   して上記基体内部に降圧した電源電圧Ｖ＿Ｄ＿Ｄ＿＿１
   を出力するための電圧変換回路が少なくとも一つあり、
   上記アドレスバッファとＸデコーダとＹデコーダと給電
   線には上記降圧した電源電圧Ｖ＿Ｄ＿Ｄ＿＿１を電源電
   圧として用い、上記ワードドライバとＹスイッチドライ
   バとセンスアンプと出力ＭＯＳＦＥＴには上記電源電圧
   Ｖ＿Ｃ＿Ｃを電源電圧として用いており、上記ビット線
   と共通データ線の負荷のＭＯＳＦＥＴにｎチャネル形の
   ＭＯＳＦＥＴを用い、上記ｎチャネル形のＭＯＳＦＥＴ
   のドレインとに上記電源電圧Ｖ＿Ｃ＿Ｃが接続されてい
   ることを特徴とする半導体メモリ回路。 ４、上記第１の特許請求の範囲を満たす半導体集積回路
   において、上記電圧変換回路の出力電圧は上記電源電圧
   Ｖ＿Ｃ＿Ｃが定められた第１の電圧以上になつた場合に
   は、定められた第２の一定電圧になることを特徴とする
   半導体メモリ回路。 ５、複数のＭＯＳＦＥＴによりフリップフロップを形成
   して情報を蓄積し、上記情報は給電線により供給される
   電圧により保持され、上記情報はワード線をゲート電極
   とする２つの転送 ＭＯＳＦＥＴを通してＭＯＳＦＥＴの負荷を持つ２本の
   ビット線に出力する機能を持つメモリセルを基体上に多
   数個形成し、上記ビット線に出力された情報は、それぞ
   れのビット線に接続するＭＯＳＦＥＴスイッチを通して
   ＭＯＳＦＥＴの負荷を持つ共通データ線に出力され、上
   記共通データ線に出力された情報はＭＯＳＦＥＴから構
   成される差動型のセンスアンプにより増幅されてデータ
   バスに出力され、上記データバスに出力された情報は、
   出力ＭＯＳＦＥＴにより外部に出力され、これらのメモ
   リ動作を制御する周辺回路としてアドレスバッファとＸ
   デコーダとワードドライバーとＹデコーダとＹスイッチ
   ドライバＹスイッチと出力ＭＯＳＦＥＴを少なくとも具
   備する半導体メモリ回路であつて、上記基体上に外部か
   ら与えられる電源電圧Ｖ＿Ｃ＿Ｃを降圧して上記基体内
   部に降圧した第２の電源電圧Ｖ＿Ｄ＿Ｄ＿＿２を出力す
   るための電圧変換回路が少なくとも一つあり、上記アド
   レスバッファとＸデコーダとＹデコーダと給電線には上
   記降圧した電源電圧Ｖ＿Ｄ＿Ｄ＿＿２を電源電圧として
   用い、上記ワードドライバとＹスイッチドライバとセン
   スアンプと出力ＭＯＳＦＥＴには上記電源電圧Ｖ＿Ｃ＿
   Ｃを電源電圧として用いており、上記ビット線と共通デ
   ータ線の負荷としてｐチャネル形のＭＯＳＦＥＴを用い
   、該負荷の電源として第２の電圧変換回路により降圧さ
   れた電圧Ｖ＿Ｄ＿Ｄ＿＿２を用いることを特徴とする半
   導体メモリ回路。 ６、上記第３の特許請求の範囲を満たす半導体集積回路
   において、上記第２の電源電圧Ｖ＿Ｄ＿Ｄ＿＿２は上記
   外部電源電圧Ｖ＿Ｃ＿Ｃより常に一定電圧ΔＶだけ低い
   電圧であることを特徴とする半導体メモリ回路。