JPH0231900B2 - - Google Patents

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JPH0231900B2
JPH0231900B2 JP57142206A JP14220682A JPH0231900B2 JP H0231900 B2 JPH0231900 B2 JP H0231900B2 JP 57142206 A JP57142206 A JP 57142206A JP 14220682 A JP14220682 A JP 14220682A JP H0231900 B2 JPH0231900 B2 JP H0231900B2
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JP
Japan
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station
bus
data
circuit
response
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JP57142206A
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Anton Deuea Jon
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International Business Machines Corp
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Publication date
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Publication of JPH0231900B2 publication Critical patent/JPH0231900B2/ja
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/372—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot

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  • General Physics & Mathematics (AREA)
  • Small-Scale Networks (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Time-Division Multiplex Systems (AREA)

Description

【発明の詳細な説明】 本発明は分散データ処理システム及びデータ通
信システムに関する。より具体的には、そのよう
なシステムにおいてデータ通信機能の効率的な分
散制御を与えるための装置に関する。
初期の時分割システムは、時分割の割振りやデ
ータ転送機能を制御するためにある1つの局を使
用する事に一般に起因する遅延を特徴としてい
た。又そのようなシステムは中央の制御局の稼動
性に決定的な依存性を有している。本発明はそう
いつた遅延や依存性を回避しようとするものであ
る。
時分割された機構に対するアクセスを管理する
ために固定した局優先順位を用いたシステムは、
多くのデータ処理及びデータ相互通信のアプリケ
ーシヨンに関して不充分な柔軟性及び適用性しか
持たないであろう。本発明はアプリケーシヨンの
柔軟性を改善しようとするものである。
多くのアクセス制御システムの目的は、不要な
通信によるむだなシステム妨害(system
blockage)を避ける事である。例えば準備の出
来ていない宛先局へのデータの伝送はむだであり
且つ不要である。なぜなら宛先局はインプロパ
ー・リセプシヨン(inproper reception)を通信
しデータを再伝送しなければならないからであ
る。本発明は分散アクセス制御システムにおいて
そのような事の起きるのを避けようとするのであ
る。
本発明は、(1)システムに加入している局の間で
アクセス制御機能を分散させる;(2)加入局がシス
テムをサイクル時間セグメント(cycle time
segment)内に使うようにする;(3)任意のサイク
ル時間セグメントへの局のアクセスを、その前の
セグメントにおいて行なわれる同期アクセス決定
過程に基づいて局が集団的に決定するようにする
事によつて、中央制御された時分割システムの遅
延及び中央制御局への依存性を避けようとしてい
る。
本発明は、バス使用のサイクル期間を、単位量
のデータが転送される小さな時間セグメントに細
分し、局がそのようなセグメントへのアクセスに
関し競争する事の適格性を制限する事によつてシ
ステムの不効率な使用を避けようとしている。そ
のような制限の一形式において、セグメントへの
アクセスを得た各々の局はデータ転送に対する関
連した応答を受け取るまでは、アクセスに関し競
争する事が不適格になる。
本発明の特徴は、局がアクセスを求めて競争す
る事の適格性を制限するために局が相互に通信で
きる事であり、それによつて宛先局は関係した発
信局でのアクセス競争活動の速度及びその発信局
からのデータ転送速度を制御できる。
他の特徴は、データ通信のために現在のサイク
ル時間セグメントにアクセスした発信局は関係し
た宛先局からの応答を受け取るまでそれ以後の時
間セグメントへのアクセスに関する競争に不適格
とされ得る事である。
第1図は本発明による分散アクセス制御に関す
るシステムを示す。多数のデータ送受信局1〜5
が共有のバス6を介して相互に通信する。共通の
クロツク発振装置7から共通クロツク分配線8を
経て各局に分配されるクロツク信号によつて定め
られた反復性のサイクル時間セグメント中に、バ
スは使用のため連続的にアクセスできる。
現在のサイクル時間セグメントが情報の転送に
使われている間、次のセグメントへのアクセスが
局における分散動作によつて決定される。現在の
時間セグメントの間、次のセグメントへのアクセ
スを要求する局は、特有の前もつて定められたア
クセス優先順位に従つて終了する同期的タイムア
ウトを管理する。最も高いアクセス優先順位を持
つ局はそのタイムアウトを最も早く終了し、制御
線9にパルスを送りそして次のセグメントの使用
に関し優先権を取得する。制御線9のパルスは他
の全部の局が優先権を取得する事を阻止する。
これらの局、バス、クロツク分配線及びアクセ
ス制御線は1個のLSI回路パツケージに構成して
もよく、又共通に収容される一群のLSIパツケー
ジに構成してもよく、又後述する信号遅延限界内
で別々に収容された局の分散ネツトワークに構成
する事さえできる。
第2図は前述の分散アクセス決定過程に参加す
るための局の装置を示す。クロツク分配線8を経
て受け取つたサイクル・クロツク信号はシング
ル・シヨツト回路20を動作させサイクル開始パ
ルスを発生させる。これはデータ・バス6の使用
のサイクル時間セグメントの開始に一致する。サ
イクル開始パルスは局所アクセス・タイムアウ
ト・カウンタ21をリセツトし、局所タイミング
発生源22を付勢してバスのサイクル時間セグメ
ントの持続時間と比べて短かい間隔でカウンタ2
1に計数パルスを転送させる。カウンタ21の状
態はデイジタル比較回路24によつてレジスタ2
3内のデイジタルのアクセス優先順位数と比較さ
れる。
各参加局はカウンタ21の計数範囲内で特有の
アクセス優先順位数が前もつて与えられている。
これらの数はバスを経由する通信によつて変更す
る事ができる。従つて各局において割り当てられ
たアクセス優先順位数と局所カウントとが各バ
ス・アクセス・サイクルの特有の時点で一致し、
その時比較回路24が出力線26にパルスを発生
させる。出力線26のパルスはカウンタ21の計
数動作を終了させ、又AND回路27を条件付け
る。この時、もし局所「要求状態(request
state)」ラツチ30によつて与えられる状態信号
が許可的ならばAND回路27は反転回路29に
よつて与えられる信号に応答する。従つてAND
回路27は、アクセスの要求がこの局に係属して
いて(ラツチ30がセツト条件にある)、且つア
クセス制御線のその時の状態が「ダウン」(反転
回路29の出力が「アツプ」)の時にのみ、比較
回路24の出力によつて動作するであろう。これ
らの条件の下でその局はバスへのアクセスに関し
最高の優先順位を有する。
AND回路27の動作はラツチ30をリセツト
し、シングル・シヨツト回路32に制御パルスを
発生させる。このパルスは現在のサイクル時間セ
グメントの持続時間の間付勢状態にある。このパ
ルスはアクセス制御線9を経て他の局に転送さ
れ、それらの局のAND回路27の対応物を滅勢
し、それによつてこの局の優先権を決定する。こ
のパルスの後縁はバス使用の次のサイクル時間セ
グメントの始まる時アクセス制御ラツチ36をセ
ツトするために使われる。分離ダイオード34は
他の局で発生した制御パルスによつてラツチ36
がセツトされる事を防止する。セツト状態でラツ
チ36は、データ及びアドレス情報が(現在の)
当該局からバス6へ次のサイクル時間セグメント
の間に転送される事を許可するためにデータ出力
ゲート38を付勢する。アドレス情報は発信局及
び宛先局の両者を表示する事が好ましい。又セツ
ト状態でラツチ36はAND回路40を部分的に
付勢し、それによつて先程の次のサイクル時間セ
グメントの終了時にリセツト・パルスが回路20
からラツチ36へ転送される事を許可する。
全加入局から成るシステムに関し前述の動作を
考察すると、アクセス・タイムアウト・カウンタ
21等及び比較回路24等は全ての局で周期的に
動作し、レジスタ23等に示されたそれぞれの局
アクセス優先順位数によつて決定される時間に一
致の表示を与える。バスへのアクセスを要求する
局(即ちラツチ30等がセツト状態にある局)に
おいて、AND回路27等で表現される論理は、
それぞれの比較一致が得られた時バス6がアクセ
ス可能かどうか(即ちアクセス制御線9の現在の
状態が許可的か否か)を決定するように動作す
る。これらの条件が最初に満たされた局は次のサ
イクル時間セグメントにおいてバス6を排他的に
使用する優先権を得、アクセス制御線9にパルス
を印加する事によつてこの事を他の局へ知らせ
る。(それによつて他の局がそのサイクルにアク
セス優先条件を満たす事を阻止する。)他の局は
次のサイクルにアクセスを求めて競争する適格性
を保持していて(それぞれのラツチ30等はセツ
ト状態にある)、前述のアクセス競争過程が次の
サイクルで繰り返される。一方前のサイクルで優
先権を得た局はバスを使つてデータを転送してい
る。
カウンタ21の計数のタイミングは加入局の
数、基本サイクル時間セグメントの持続時間及び
局間の信号遅延によつて決定される。システムの
各局に関して特有の計数値一致状態が存在しなけ
ればならず、そして(任意の局で発生したアクセ
ス制御信号が、より下位の優先順位の局の計数値
が一致の生じるであろう値に変化し得る以前に、
他の全部の局に到達する事を保証するために)連
続した計数ステツプ間の間隔は線9上のアクセス
制御信号の最悪の場合の伝搬遅延よりも長くなけ
ればならない。
受信処理が第3図に示されている。バス6で転
送された情報は「データ」及び関連した「アドレ
ス」情報から成つている。アドレス情報は関係デ
ータの宛先局及び発信局を示す。宛先アドレスは
最初に到着し、各局の比較回路50でその局のア
ドレスを示す局識別情報52と比較される。もし
一致が検出されると、それに伴なうデータはそれ
ぞれの局でさらに受信処理を行なうために入力ゲ
ート53を通される。第3図に示されるようにデ
ータ及び宛先アドレスが並列に転送されるなら
ば、比較回路50が動作を完了するための時間を
与えるようにデータ受信は参照数字54で示され
る遅延を受けてもよい。
宛先一致が検出されると、回路50は局バツフ
ア回路55に到来アドレス情報の発信アドレス成
分を貯蔵させる。この成分は参照数字56で示さ
れるように宛先アドレス成分に後続してもよい。
貯蔵された発信アドレスは、発信局への任意の応
答通信の宛先アドレスとして使用するためにバス
57に供給される。又発信局及び宛先局がシステ
ムに適当な接続連関を有している事を確かめるた
めに貯蔵された発信アドレスは回路58で検査さ
れる。そのような接続連関は、発信局によつて与
えられたデータの「最初のサイクル」中の情報に
よつてあるいは「管理」局からの「データ」通信
によつて、データ−応答通信シーケンスに先立つ
て確立されてもよい。
前述のシステムにおいて関連したデータ通信及
び応答通信は次のような理由によりインターロツ
クされる。すなわちこれらの通信は同一の物理的
バスに収容できるが、そうすれば局が両方の型の
通信に関連してバスにアクセスするため競争する
事が必要となるであろう。そうするとアクセス競
争活動が許容できない程度に高い割合で生じ、こ
れは低い優先順位の局に好ましくないであろう。
そしてそれはインターロツクの手順及び論理を複
雑にしたであろう。
前述のインターロツクにより、データ転送のサ
イクルを開始するアクセス優先権を得た局は、関
係した応答が戻つて来るまで他のサイクル時間セ
グメントへのアクセスのための競争をする事が不
適格にされてもよい。これは宛先局が関係のある
データ発信局でのアクセス競争活動の速度を制御
する事を可能にし、従つて高い優先順位のデータ
発信局が準備のできていない又は前に占められた
又は間違つて宛てられた局に関してデータを送る
ために多数の連続したバス・サイクルを使用する
のが不可能である事を保証する。
データ通信及び応答通信のより効果的なインタ
ーロツクを可能にするシステムが第4図〜第8図
を参照して以下説明される。第4図は別々のデー
タ部分60及び応答部分62を有するバスを示
す。これらはサイクル・クロツク線64上のクロ
ツク信号によつて定められたサイクル時間セグメ
ント中に同時に使われる。データ・アクセス制御
線66はデータ・バス部分60へのアクセスを決
定するために使われる。応答アクセス制御線68
は応答バス部分62へのアクセスを決定するため
に使われる。
データ・バス部分60は関連したアドレス及び
データ情報を並列に伝えるために副部分60.1
(データ・アドレス用)及び60.2(データ用)
から構成されている。応答部分62は同様に関連
したアドレス及び応答情報をそれぞれ並列に伝え
るために副部分62.1及び62.2から構成さ
れている。以前と同様各アドレス情報は順次に転
送される宛先アドレス及び発信アドレス成分から
出来ている。
図のデータ・バス副部分60.2は16本の線か
ら構成される。180ナノ秒のサイクル時間及び1
サイクル当り2データ・ビツトという(各デー
タ・バス線の)転送速度を用いた典型的な応用例
では、バスは1サイクル当り4バイト(32ビツ
ト)あるいは1秒当り2.23×107バイトの総計速
度でデータを処理するであろう。
各アドレス・バス副部分60.1及び62.1
は8本の線から成り、各副部分は1サイクル当り
2バイトのアドレス情報を収容できる。その1バ
イトは副部分60.2及び62.2上の情報の宛
先を示し、他のバイトはその情報の発信局を示
す。
応答バス副部分62.2は1本又は2本の(図
では2本の)線から成り、各線は1サイクル当り
2ビツトの応答情報を与える。これら2ビツトは
4つの応答状態を表示するのに使用できる。この
システムはこれらの状態のうち3つを使用する。
その1つは「正しい転送」を表示し、2番目は
「不適切な受信」(再伝送が必要)を表示し、3番
目のものは「宛先表示の間違い」を表示する。
第5図及び第6図は、第4図に示されたバス構
成に関するデータ転送及び応答転送機能のタイミ
ングを示す。任意の局(例えば局「X」)が後述
する手段により、その局が次のデータ転送の1つ
のサイクルにつき優先権を持つ事を決定した時、
その局はデータ・アクセス制御線66(第4図)
に制御信号71を与え、次のサイクルに関連した
アドレス及びデータ情報73をデータ・バス60
の副部分60.1及び60.2に送る。アドレス
情報は関連したデータ情報の宛先(Y)及び発信
局(X)を順に表示する。宛先アドレスは、宛先
局が初期のデータ受取り処理を開始できるように
し、それによつて各局で要求される受取りバツフ
ア記憶容量の大きさを緩和するために、最初に転
送される。
宛先局(Y)はデータ及びデータ・アドレス情
報を受取り、それに関する応答を用意する。応答
が(何サイクルか後に)用意されると、この局は
応答バス62(第4図)にアクセス要求を通知す
る。その局の優先権が確立されると、局Yは応答
アクセス制御線68に信号75を送る。次のサイ
クルに局Yはバス副部分62.1及び62.2に
局Xへの応答アドレス及び応答情報77を送る。
応答アドレスは宛先表示(X)及びそれに続く発
信局表示(Y)から成る。応答ビツトの10は了承
を、01は再伝送を、11は宛先間違いを意味する。
第6図は、任意の局Xがデータ・バスの使用に
関する優先権をサイクル81で得た時データ・バ
スは同時に他の局(W)からのデータによつて占
められており、応答アクセス制御線及び応答バス
も他の局(U及びV)の信号によつて同時に占め
られている事を示している。
第7図は前記のバス構成への局所アクセスを決
定するための典型的な局における論理回路構成を
示す。バス線要素64から受取られたサイクル・
クロツク・パルスは、パルス発生回路100を動
作させ局所計数タイミング発生器102及び局所
カウンタ104へサイクル開始パルスを供給させ
る。カウンタ104は計数タイミング発生器10
2の出力によつて歩進され、その計数値はデイジ
タル比較回路108によつてレジスタ106内の
局所アクセス優先順位数と比較される。一致が検
出されると、カウンタ104の歩進はこのサイク
ルの残期間停止され、論理回路110及び112
が以後の動作を行なう。(優先順位を変更するた
めの)レジスタ106への外部アクセスは線10
6.1で示される。
論理回路110は、データ・バス部分60(第
4図)に関するアクセス優先権を決定するために
アクセス制御線66に関係して動作する。論理回
路112は、応答バス部分62に関するアクセス
優先権を決定するためにアクセス制御線68に関
係して動作する。
論理回路110において「データ要求」ラツチ
114はこの局がデータ・バス部分60へ転送す
べきデータを持つ時セツトされ、アクセス優先権
がこの局において確立された時リセツトされる。
「応答予定」ラツチ116はこの局がデータ転送
のサイクルに関する優先権を取得した時セツトさ
れ、宛先局からの応答を受け取つた時リセツトさ
れる。反転回路118はアクセス制御線66の状
態の補信号を出力する。AND回路120はラツ
チ114のセツト出力、ラツチ116のリセツト
出力及び反転回路118の出力によつて制御され
る。従つて、その局が伝送の準備のできたデータ
を有し(ラツチ114がセツトされている)、以
前のデータ伝送のサイクルに対する応答を待つて
いず(ラツチ116がリセツトされている)、そ
して反転回路118のその時の状態によつて表示
されるように他の競争関係にある全ての局に対し
て(すなわち最初の2つの条件を満足する全ての
局に対して)優先順位を持つならばその時に限
り、比較回路108によつて作られた比較一致表
示は局所優先権の表示としてAND回路120を
通過するであろう。
AND回路120の付勢は、次のサイクルにお
いてバス部分60にデータを転送するための優先
権を得る事及びそのような優先権を現在のサイク
ルの残期間に制御線66を介して他の局へ通知す
る事についてのこの局の条件を完成させる。
AND回路120が付勢されると、ラツチ114
がリセツトされ、ラツチ116がセツトされ、そ
してパルス発生回路122が現在のサイクルの残
期間に優先権を得た事を示すパルスを発生させる
られる。このパルスは又次のサイクルにバス部分
60へのデータ及びデータ・アドレス情報をゲー
トするための回路(図示せず)を付勢するために
線123に供給される。線66に転送されたパル
スは下位の優先順位の局が次のサイクルのデータ
転送の優先権を得る事を阻止するのに役立つ。
同様の動作が論理回路112、アクセス制御線
68及びバス部分62に関して実行される。論理
回路112において「応答作動可能」ラツチ12
4はこの局が前に受け取つたデータ通信に関する
応答の送信準備ができた時セツトされ、次のサイ
クルに応答を送るために応答バス部分62を使用
するため制御線68に関して優先権がこの局に得
られた時リセツトされる。セツト状態にある時ラ
ツチ124はAND回路125を付勢する。AND
回路125への他の入力は、比較回路108の出
力、第8図を参照して以下説明するデータ受信ラ
ツチの出力を表現する「データ受信」信号及び応
答アクセス制御線68の状態の補信号を表わす反
転回路126の出力である。従つてこの局が以前
に受け取つたデータ通信のサイクルに関して送る
べき用意のできた応答を有し、この局が次のサイ
クルに応答バス部分を使用する優先順位を現在有
しているならばその時に限り、AND回路125
は比較回路108の比較一致出力を通過させるよ
うに条件付けられる。
AND回路125の出力はラツチ124をリセ
ツトし、パルス発生回路128を付勢してパルス
を発生させる。このパルスは現在のアクセス決定
サイクルの終了時に終端する。このパルスは、
(この局における応答アクセス優先権を示すため
に)線130及び応答アクセス制御線68を経て
他の局へ転送され、また次のサイクルでバス部分
62に応答を転送するために線132を経て応答
出力ゲート回路(図示せず)に供給される。
第8図は典型的な局のデータ及び応答受信の論
理回路を示す。応答の予定がない(これはラツチ
116のNOT DUE出力で示される)各サイク
ルにおいて、データ・アドレスの宛先成分はバス
副部分60.1からANDゲート150及びOR回
路(又は接続点)152を経てデイジタル比較回
路154に送られ、レジスタ156中のその局に
割り当てられたアドレスと比較される。応答の予
定がある各サイクルにおいて、応答アドレス信号
の宛先成分はバス副部分62.1からANDゲー
ト158及びOR回路152を経て比較回路15
4に送られその局のアドレスと比較される。デー
タ・アドレス及び応答アドレスの宛先成分の検出
のために比較回路154をそのように2重に使用
する事は、各局で時間について排他的にこれらの
信号を処理する可能性に基づいて容易に予想でき
る。そのような処理が不可能なシステムでは別々
の比較回路を使つてもよい。しかし一般にそのよ
うな分割使用から生じる主要な潜在的矛循は第9
図の説明で後に述べる方法でより単純に扱われ
る。
(この局によつて発信された以前のデータ通信
への)応答の予定がない各サイクルにおいて、比
較回路154で一致が検出されると、AND回路
160が付勢されラツチ162をセツトし、それ
によつてAND回路125(第7図)を条件付け
る「データ受信」信号を供給する。応答の予定が
あり且つ比較回路154で一致が検出されたサイ
クルにおいてはAND回路164が付勢されラツ
チ166をセツトし、それによつてラツチ116
(第7図)をリセツトする「応答受信」信号を供
給する。
「データ受信」状態がラツチ162で示されて
いる各サイクルにおいて、AND回路168はバ
ス副部分60.1に送られて来るアドレスの後続
する発信局成分を論理回路170に通過させるた
めの並列ゲートとして動作する。論理回路170
は発信アドレス情報を(バツフア・レジスタ中
に)保持し、保持されたアドレスとこの局のアド
レスとの間の適当な発信−宛先連関を確め、そし
てバス副部分60.2で送られて来たデータに関
して用意される応答の宛先アドレス成分を作成す
るためにその保持されたアドレスを使用する。同
じサイクルにAND回路172はバス副部分60.
2から到来した関連データを処理回路174に通
過させるための並列ゲートとして動作する。処理
回路174は、データを保持し、もし適当なら正
しい受信を確認し、現サイクルの終了時又はそれ
に先立つてラツチ162をリセツトし、回路17
0と協働して応答を用意し、そのような応答が回
路170に示される発信局へ伝送できる時ラツチ
124(第7図)をセツトし、そしてその情報内
容に従つてさらにデータの処理を行なう。回路1
70及び174によつて実行される処理機能の詳
細は本発明に無関係であり、従つて説明が不明瞭
になる可能性を避けるために省略した。
「応答受信」状態がラツチ166のセツト状態
によつて示されている各サイクルで、AND回路
176はバス副部分62.1からの発信局アドレ
ス信号を処理回路178へ通過させる並列ゲート
として動作する。処理回路178は、この応答に
関する適当な発信−宛先連関を確認し、このサイ
クルの終了時又はそれに先立つてラツチ166を
リセツトし、そして応答の情報内容によつて許可
される時データをさらに伝送もしくは再伝送する
準備をする。「応答受信」信号が付勢されている
サイクルの間、バス副部分62.2に示された応
答信号(2ビツト)は2つのAND回路180を
通過し処理回路182で記憶及び解読がなされ
る。もし応答がその応答を発信した宛先の局で関
係データを正しく受け取つた事を示したならば、
回路178は、局がバス部分60へのアクセスを
次に得る時局が新しいデータを転送する事を許可
するように回路182によつて準備される。もし
応答信号が以前のデータ通信の不適切な受信やア
ドレスの間違いを表示したならば、バス部分60
へのアクセスが次に得られた時、回路178は必
要に応じて宛先経路指定を改めて再伝送するため
以前に伝送したデータを用意する。回路178及
び182の詳細は、ラツチ166をリセツトする
のに必要な接続に関しては明白であり、上記の他
の機能に関しては本発明に無関係であるとして、
省略した。
第9図は、データ・バス部分60への局所アク
セスを決定するための第7図の論理回路110
が、以前のデータ通信に対する期限超過の応答に
よる局所データ出力阻害から回復するためにいか
に改められるかを示す。ラツチ116がセツトさ
れた時(第7図参照)AND回路120(第7図)
への「NOT DUE」入力信号は滅勢され、それ
ぞれの局がバス部分60へのアクセスを得る事を
妨げる。第9図に示されるようにラツチ116の
「DUE」出力はAND回路200を介してタイム
アウト・カウンタ202と歩進入力へのサイク
ル・クロツク・パルス(又は他の低速タイミング
信号)をゲートするために使用できる。このカウ
ンタ202は「DUE」信号の前縁の遷移により
リセツトされ、その計数値は「DUE」信号が終
端するまでそのリセツト値から歩進される。もし
タイムアウト・カウンタが通信のエラーを示す所
定の値に到達すると、「応答期限超過」信号が線
206に生じ、該信号はラツチ116へのリセツ
ト入力としてOR回路208を経て加えられる。
これは効果的に「DUE」信号を終端させアクセ
ス制御AND回路120(第7図)を解禁する。
又期限超過表示は通信エラーの「チエツク」表示
信号として線210を経て局診断回路(図示せ
ず)に供給できる。
第10図は第7図の局Xの論理回路110が複
数のデータ出力サブチヤネルX1,X2……にサ
ービスするためにどのように改められるかを示
す。各出力サブチヤネルXn(n=1、2、……)
は、それぞれの要求ラツチ114.n(第7図の
ラツチ114に対応)、「応答予定」状況ラツチ1
16.n(第7図のラツチ116に対応)及びア
クセスANDゲート120.n(第7図のAND回
路120に対応)ゲート120.nは、比較回路
108(第7図)及び反転回路118(第7図)
の出力及びそれぞれラツチ114.n及び11
6.nの出力状態によつて条件付けられ、従つて
それぞれのサブチヤネルに関するデータ出力は、
サブチヤネルが付勢され、応答を待つ状態にな
く、そして局Xが他局に対して優先順位を有して
いる時に、許される。
第11図は第7図と共に、処理局Yへの割込み
モード通信に関する局Xでのアクセス競争の制限
を説明する。但し局Yは割込みモード及び「通
常」モードにおいて通信を受け取る事ができる。
割込みモードにおいて局Yのプログラムはそれが
「通常」モードにない限り割込みを受ける。さら
に、局Yが多数の優先順位レベルの割込みを収容
できる事、局Yから局Xへの通信が局Xに関する
制御指令か又は局Xによつて処理されるべき他の
情報かを明確に区別できる事、及び局Xから局Y
への通信が割込みモードの通信か通常モードの通
信かを区別できる事を仮定する。
局Yとの割込みモード通信に関する局Xの現時
点の優先順位XPはレジスタ300に示される。
簡単のためにこの優先順位は2ビツトのデイジタ
ルに符号化された数として図示されているが、明
らかにそれ以外のビツト数を使うこともできる。
XPの値は局Yからの制御指令通信によつて前も
つて確立される。この値は第7図のレジスタ10
6に示されるこの局のバス・アクセス優先順位と
異なつていてもよい。
局Yは参照番号302で示されるようにデイジ
タル制御信号T及びMも供給する。信号Tはレジ
スタ300に示す事のできる数値の範囲に関する
(2ビツトの)しきい値パラメータを与え、信号
Mはその各ビツトが局Yによつて任意にオン又は
オフに決定された(4ビツトの)マスク機能を与
える。局Xが通信すべき情報を持つている時、論
理的減算回路304はXPをTと比較し、もしXP
がTに等しいか又は大きいならば線306に付勢
信号を発生する。線306の信号は4つのAND
回路307〜310を部分的に条件付ける。又
XPは解読回路312にも加えられる。解読回路
は4つの互いに排他的な出力314〜317を持
ち、それらはAND回路307〜310の入力に
それぞれ接続される。マスクMのビツトはそれぞ
れAND回路307〜310に接続される。AND
回路307〜310はさらに信号「宛先=Y」及
び「モード=割込み」によつて条件付けられる。
局Xが送るデータを持ち(第7図のデータ要求
ラツチ114がセツト状態)、宛先アドレスがY
の時、「宛先=Y」信号が付勢される。もしこの
データが割込みモードにおいて伝えられるべきな
らば「モード=割込み」信号が付勢される。もし
これらの条件が満たされ、XPがTに等しいか又
はそれより大きい(線306が付勢される)なら
ば、線314〜317の1つに関係したAND回
路307〜310の1つが、その線がM信号のう
ち付勢されたものに対応する位置にある時にの
み、出力パルスをOR回路320へ送る。これら
AND回路の1つが動作する時、OR回路320の
「割込み許容」出力はアクセス制御論理回路11
0(「割込み許容」信号の余分の入力を除けば第
7図に示される論理回路110と同一)中のアク
セス制御AND回路120を条件付ける。
従つて、もし全部のAND回路307〜310
に共通に加えられる条件が同時に満足され、そし
て解読回路312の個々の「局Xの優先順位」出
力に関してマスクMの関連するビツトが許可的な
らば、アクセス・ゲート120はアクセス制御線
66(第7図)に関して動作する事が許可され、
そして以前に説明したアクセス優先順位比較一致
が生じ且つ局Xがその時最高のバス・アクセス優
先順位を持つ時局Xへのバス・アクセスを与え
る。共通の条件が成立していてもマスクMの関連
するビツトが許可的でないならば、又はXPがし
きい値Tよりも小さいならば、OR回路320の
出力はAND回路120を禁止し局Xはバス・ア
クセスを阻止されるであろう。
もし宛先がY以外の局ならばOR回路320へ
の入力322が付勢される。もし宛先がYでも企
てられた通信のモードが割込み以外のものの場合
入力324が付勢される。従つてこれら2つのい
ずれの場合でもゲート120はパラメータXP、
T及びMと独立に(すなわち第7図のように)動
作する。
【図面の簡単な説明】
第1図は本発明のシステムのブロツク図、第2
図は1つの局の論理回路の説明図、第3図はシス
テムを通じて転送されたデータを受け取るための
局の装置の説明図、第4図は本発明の一態様に従
つてインターロツクされたデータ及び応答通信の
分散制御を行なうのに有用なバス構成を示す図、
第5図は第4図に示されたバスに関して実行され
るアクセス制御、データ及び応答信号のタイミン
グ関係の説明図、第6図は第5図に示されたタイ
ミング関係がいくつか存在する様子の説明図、第
7図は第4図に示されたバスへの局所出力アクセ
スを制御するための典型的な局における論理回路
を示す図、第8図は第5図〜第7図で特徴付けら
れるデータ及び応答情報を受け取るための局の装
置を示す図、第9図は第7図の論理回路110を
応答期間超過による妨害から自動的に回復するよ
うにする方法を示す図、第10図は第7図の論理
回路110をデータ出力通信の多数のサブチヤネ
ルにサービスするようにする方法を示す図、第1
1図はデータ処理局への割込み通信に関するアク
セスを制限するように改められた第7図の論理回
路110の説明図である。 1〜5……データ送受信局、6……バス、7…
…クロツク装置、8……クロツク分配線、9……
アクセス制御線、20……シングル・シヨツト回
路、21……カウンタ、22……局所タイミング
発生源、23……レジスタ、24……比較回路、
27……AND回路、29……反転回路、30…
…要求状態ラツチ、32……シングル・シヨツト
回路、34……ダイオード、36……アクセス制
御ラツチ、38……データ出力ゲート、40……
AND回路。

Claims (1)

  1. 【特許請求の範囲】 1 時分割されたバスを経て多数の局の間で情報
    が転送される情報処理システムにおいて、上記局
    が上記バスへのアクセスを競争的に自己決定する
    事を可能にする分散アクセス制御システムであつ
    て、 上記バスは、アクセス情報を転送するアクセス
    制御線と、データ情報を転送するデータ部と、応
    答情報を転送する応答部とを含み、 上記バスにおける、連続した情報転送サイクル
    を定める手段と、 上記各局に特有の優先順位を与える手段と、 上記各局に設けられ、 上記局が、上記情報転送サイクルにおける上記
    バスへのアクセスを要求しており、かつ以前の情
    報転送サイクルにおける情報に対する応答情報を
    持つていない局の中で、最高の優先順位を持つ時
    のみ、上記バスのデータ部の使用権を取得する第
    1の手段と、 上記情報転送サイクルにおける上記バスの応答
    部の使用権を取得する第2の手段、 とを備えたことを特徴とする分散アクセス制御シ
    ステム。 2 上記第2の手段は、上記局が以前の情報転送
    サイクルにおいてデータ情報を受信し、かつ上記
    バス応答部へのアクセス要求を出している局のな
    かで、最高の優先順位を持つときのみ、上記バス
    の応答部の使用権を取得することを特徴とする特
    許請求の範囲第1項記載の分散アクセス制御シス
    テム。
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