JPH023218B2 - - Google Patents
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- JPH023218B2 JPH023218B2 JP56205682A JP20568281A JPH023218B2 JP H023218 B2 JPH023218 B2 JP H023218B2 JP 56205682 A JP56205682 A JP 56205682A JP 20568281 A JP20568281 A JP 20568281A JP H023218 B2 JPH023218 B2 JP H023218B2
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- frequency
- gate
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Description
【発明の詳細な説明】
発明の技術分野
この発明は液晶表示器を備えた小型事務機等に
係り、特に表示中と、演算処理中とで周波数の異
なる２つの基本クロツク信号を切り換えて使用す
る場合の、液晶表示器を駆動するために用いられ
る基本信号を発生するデジタル回路に関する。
係り、特に表示中と、演算処理中とで周波数の異
なる２つの基本クロツク信号を切り換えて使用す
る場合の、液晶表示器を駆動するために用いられ
る基本信号を発生するデジタル回路に関する。
発明の技術的背景
液晶表示器を備えた小型事務器等において、表
示器による表示中では消費電流を減少させ電池寿
命を長くするために基本クロツク信号の周波数を
低い状態にし、また演算処理中では処理速度を速
くするために基本クロツク信号の周波数を高い状
態に設定している。すなわち、表示中と演算処理
中とで基本クロツク信号が切り換えて使用され、
表示中の周波数と演算処理中の周波数の比を大き
くした方が低消費電流化および処理速度の高速化
の効果は大きくなる。そして従来では、液晶表示
器を駆動するために用いられる基本信号は、上記
周波数の異なる２つの基本クロツク信号を一定の
分周比でもつて分周することによつて得るように
している。
示器による表示中では消費電流を減少させ電池寿
命を長くするために基本クロツク信号の周波数を
低い状態にし、また演算処理中では処理速度を速
くするために基本クロツク信号の周波数を高い状
態に設定している。すなわち、表示中と演算処理
中とで基本クロツク信号が切り換えて使用され、
表示中の周波数と演算処理中の周波数の比を大き
くした方が低消費電流化および処理速度の高速化
の効果は大きくなる。そして従来では、液晶表示
器を駆動するために用いられる基本信号は、上記
周波数の異なる２つの基本クロツク信号を一定の
分周比でもつて分周することによつて得るように
している。
背景技術の問題点
上記のように従来では、周波数の異なる２つの
基本信号を一定の分周比で分周することによつて
液晶表示器を駆動するために用いられる基本信号
を得ているため、この基本信号の周波数は表示中
と演算処理中とでは異なる。一方、液晶表示器の
表示コントラストが最良に保たれるフレーム周波
数はある範囲すなわち約50Hz〜200Hz程度に限ら
れているので、たとえばゲームを行なう場合のよ
うに演算処理中にも液晶表示器によつて常に表示
を行なう必要のある機器では、演算処理中に表示
器の表示コントラストが悪化し、最悪の場合には
表示がほとんど見えなくなつてしまうという欠点
がある。
基本信号を一定の分周比で分周することによつて
液晶表示器を駆動するために用いられる基本信号
を得ているため、この基本信号の周波数は表示中
と演算処理中とでは異なる。一方、液晶表示器の
表示コントラストが最良に保たれるフレーム周波
数はある範囲すなわち約50Hz〜200Hz程度に限ら
れているので、たとえばゲームを行なう場合のよ
うに演算処理中にも液晶表示器によつて常に表示
を行なう必要のある機器では、演算処理中に表示
器の表示コントラストが悪化し、最悪の場合には
表示がほとんど見えなくなつてしまうという欠点
がある。
発明の目的
したがつて、この発明の目的は、表示中と演算
処理中とで周波数の異なる２つの基本クロツク信
号を切り換えて使用し、しかも演算処理中に液晶
表示器によつて表示を行なう場合であつても、表
示器の表示コントラストが高く、常に明確な表示
を行なわせることができるデジタル回路を提供す
ることにある。
処理中とで周波数の異なる２つの基本クロツク信
号を切り換えて使用し、しかも演算処理中に液晶
表示器によつて表示を行なう場合であつても、表
示器の表示コントラストが高く、常に明確な表示
を行なわせることができるデジタル回路を提供す
ることにある。
発明の概要
この発明のデジタル回路では、バイナリカウン
タを複数段縦続接続しさらに帰還経路を２つ設け
て２つの分周比を持つリングカウンタ回路を構成
し、このリングカウンタ回路の入力として表示中
と演算処理中とで切り換えられる周波数の異なる
２つの基本クロツク信号を与え、各一方入力端に
は上記任意の段のバイナリカウンタの出力あるい
は一つ以上の段のバイナリカウンタの出力が結合
されるゲートの出力が与えられかつ他方入力端に
は表示中および演算処理中の各状態を切り換える
ための制御信号が与えられる一方の切換用ゲート
回路を上記リングカウンタ回路の帰還経路の途中
に介挿するようにしたものであり、上記制御信号
に応じて一対の切換用ゲート回路を切り換えるこ
とによつてリングカウンタ回路における分周比を
基本クロツク信号の周波数に対応して選択し、リ
ングカウンタ回路から常に一定周波数の信号を得
るようにしたものである。
タを複数段縦続接続しさらに帰還経路を２つ設け
て２つの分周比を持つリングカウンタ回路を構成
し、このリングカウンタ回路の入力として表示中
と演算処理中とで切り換えられる周波数の異なる
２つの基本クロツク信号を与え、各一方入力端に
は上記任意の段のバイナリカウンタの出力あるい
は一つ以上の段のバイナリカウンタの出力が結合
されるゲートの出力が与えられかつ他方入力端に
は表示中および演算処理中の各状態を切り換える
ための制御信号が与えられる一方の切換用ゲート
回路を上記リングカウンタ回路の帰還経路の途中
に介挿するようにしたものであり、上記制御信号
に応じて一対の切換用ゲート回路を切り換えるこ
とによつてリングカウンタ回路における分周比を
基本クロツク信号の周波数に対応して選択し、リ
ングカウンタ回路から常に一定周波数の信号を得
るようにしたものである。
発明の実施例
以下図面を参照してこの発明の実施例を説明す
る。第１図はこの発明に係るデジタル回路をゲー
ム用小型事務機に実施した場合の構成を示す回路
図である。
る。第１図はこの発明に係るデジタル回路をゲー
ム用小型事務機に実施した場合の構成を示す回路
図である。
１は各種、演算を行なつて表示用のセグメント
信号を発生する演算処理回路であり、ここで発生
するセグメント信号は表示装置２に与えられる。
信号を発生する演算処理回路であり、ここで発生
するセグメント信号は表示装置２に与えられる。
３はキーボードであり、ここで操作されたキー
スイツチに対応するキー信号が上記演算処理回路
１に与えられる。
スイツチに対応するキー信号が上記演算処理回路
１に与えられる。
４は上記演算処理回路１の演算処理中に使用さ
れる周波数の高い、たとえば200kHzの基本クロ
ツク信号CP１を発生する、インバータ、コンデ
ンサおよび抵抗によつて構成されたCR発振回路
であり、この発振回路４で発生する基本クロツク
信号CP１はANDゲート５の一方入力端に与えら
れる。
れる周波数の高い、たとえば200kHzの基本クロ
ツク信号CP１を発生する、インバータ、コンデ
ンサおよび抵抗によつて構成されたCR発振回路
であり、この発振回路４で発生する基本クロツク
信号CP１はANDゲート５の一方入力端に与えら
れる。
６は上記表示装置２の表示中に使用される周波
数の低い、たとえばCP１の半分の周波数すなわ
ち100kHzの基本クロツク信号CP２を発生する、
インバータ、クリスタル振動子、抵抗およびコン
デンサによつて構成されたクリスタル発振回路で
あり、この発振回路６で発生する基本クロツク信
号CP２はANDゲート７の一方入力端に与えられ
る。
数の低い、たとえばCP１の半分の周波数すなわ
ち100kHzの基本クロツク信号CP２を発生する、
インバータ、クリスタル振動子、抵抗およびコン
デンサによつて構成されたクリスタル発振回路で
あり、この発振回路６で発生する基本クロツク信
号CP２はANDゲート７の一方入力端に与えられ
る。
上記ANDゲート５の他方入力端には、前記演
算処理回路１から出力され表示中および演算処理
中の各状態の切り換えと同期した切換制御信号Ｌ
がインバータ８を介して与えられ、またANDゲ
ート７の他方入力端にはこの制御信号Ｌが直接与
えられる。そして両ANDゲート５，７の出力は
ORゲート９を介してカウンタ１０に与えられ
る。すなわち、ANDゲート５，７によつてクロ
ツク信号CP１，CP２が切り換えられ、カウンタ
１０にはCP１，CP２のいずれか一方が上記制御
信号Ｌに応じて与えられる。
算処理回路１から出力され表示中および演算処理
中の各状態の切り換えと同期した切換制御信号Ｌ
がインバータ８を介して与えられ、またANDゲ
ート７の他方入力端にはこの制御信号Ｌが直接与
えられる。そして両ANDゲート５，７の出力は
ORゲート９を介してカウンタ１０に与えられ
る。すなわち、ANDゲート５，７によつてクロ
ツク信号CP１，CP２が切り換えられ、カウンタ
１０にはCP１，CP２のいずれか一方が上記制御
信号Ｌに応じて与えられる。
上記カウンタ１０はORゲート９を介して与え
られる基本クロツク信号CP１あるいはCP２を分
周することによつて互いに位相が異なる一対の信
号φ1，φ2およびこれらの逆相信号1，2を発生
する。そして上記信号φ1，φ2は前記演算処理回
路１に駆動用信号として与えられるとともに、信
号φ1，φ2，2は液晶駆動用信号発生制御回路１
１に与えられる。
られる基本クロツク信号CP１あるいはCP２を分
周することによつて互いに位相が異なる一対の信
号φ1，φ2およびこれらの逆相信号1，2を発生
する。そして上記信号φ1，φ2は前記演算処理回
路１に駆動用信号として与えられるとともに、信
号φ1，φ2，2は液晶駆動用信号発生制御回路１
１に与えられる。
上記液晶駆動用信号発生制御回路１１にはまた
前記切換制御信号Ｌが与えられ、この回路１１は
切換制御信号Ｌに応じてその内部のカウンタの予
め設定された２つの分周比のいずれか一方を選択
することによつて常に一定の周波数の信号φLを
発生する。そしてここで発生する信号φLは、前
記表示装置２に与えられる。そして表示装置２は
この信号φLを分周して、内部に設けられた液晶
表示器のデユーテイに応じた数だけコモン信号を
発生し、これらコモン信号と前記セグメント信号
とを用いて所定の表示がなされる。
前記切換制御信号Ｌが与えられ、この回路１１は
切換制御信号Ｌに応じてその内部のカウンタの予
め設定された２つの分周比のいずれか一方を選択
することによつて常に一定の周波数の信号φLを
発生する。そしてここで発生する信号φLは、前
記表示装置２に与えられる。そして表示装置２は
この信号φLを分周して、内部に設けられた液晶
表示器のデユーテイに応じた数だけコモン信号を
発生し、これらコモン信号と前記セグメント信号
とを用いて所定の表示がなされる。
第２図は上記液晶駆動用信号発生制御回路を具
体的に示す回路図である。図において２１〜２４
はそれぞれ各Ｄ型フリツプフロツプの出力をＤ
（データ）入力端に帰還することによつて構成し
たバイナリカウンタであり、前段の出力が後段
のクロツク入力となるように順次縦続接続されて
いて、初段のバイナリカウンタ２１のクロツク入
力として前記信号2が与えられる。また終段目
のバイナリカウンタ２４のＱ出力Q4はインバー
タ２５を介してANDゲート２６の一方入力端に
与えられる。上記初段目のバイナリカウンタ２１
のＱ出力Q1および２段目のバイナリカウンタ２
２のＱ出力Q2はともにNANDゲート２７に結合
され、このNANDゲート２７の出力ＡはANDゲ
ート２８の一方入力端に与えられる。
体的に示す回路図である。図において２１〜２４
はそれぞれ各Ｄ型フリツプフロツプの出力をＤ
（データ）入力端に帰還することによつて構成し
たバイナリカウンタであり、前段の出力が後段
のクロツク入力となるように順次縦続接続されて
いて、初段のバイナリカウンタ２１のクロツク入
力として前記信号2が与えられる。また終段目
のバイナリカウンタ２４のＱ出力Q4はインバー
タ２５を介してANDゲート２６の一方入力端に
与えられる。上記初段目のバイナリカウンタ２１
のＱ出力Q1および２段目のバイナリカウンタ２
２のＱ出力Q2はともにNANDゲート２７に結合
され、このNANDゲート２７の出力ＡはANDゲ
ート２８の一方入力端に与えられる。
また、第２図において２つのクロツクドインバ
ータ２９，３０と１つのインバータ３１は前記信
号Ｌをラツチするラツチ回路３２を構成し、ここ
でラツチされる信号は上記ANDゲート２８の他
方入力端に直接与えられるとともにインバータ３
３を介してANDゲート２６の他方入力端に与え
られる。
ータ２９，３０と１つのインバータ３１は前記信
号Ｌをラツチするラツチ回路３２を構成し、ここ
でラツチされる信号は上記ANDゲート２８の他
方入力端に直接与えられるとともにインバータ３
３を介してANDゲート２６の他方入力端に与え
られる。
前記ANDゲート２６の出力ＣおよびANDゲー
ト２８の出力ＢはNORゲート３４に与えられ、
このNORゲート３４の出力Ｄは信号φ1をクロツ
ク入力とするクロツクドインバータ３５に与えら
れる。上記クロツクドインバータ３５の出力は、
信号φ2をクロツク入力とするクロツクドインバ
ータ３６に与えられ、さらにこのクロツクドイン
バータ３６の出力Ｅは、信号φ1をクロツク入力
とするクロツクドインバータ３７およびNORゲ
ート３８の一方入力端に与えられる。上記クロツ
クドインバータ３７の出力はインバータ３９に与
えられ、このインバータ３９の出力Ｆは前記
NORゲート３８の他方入力端およびNANDゲー
ト４０の一方入力端に与えられる。NORゲート
３８の出力はインバータ４１に与えられ、このイ
ンバータ４１の出力Ｇは前記バイナリカウンタ２
１〜２４の各リセツト入力端に与えられる。ま
た、上記NANDゲート４０の他方入力端には前
記信号φ2が与えられ、このNANDゲート４０の
出力はインバータ４２に与えられる。そして上記
インバータ４２の出力が前記信号φLとして表示
装置２に与えられる。
ト２８の出力ＢはNORゲート３４に与えられ、
このNORゲート３４の出力Ｄは信号φ1をクロツ
ク入力とするクロツクドインバータ３５に与えら
れる。上記クロツクドインバータ３５の出力は、
信号φ2をクロツク入力とするクロツクドインバ
ータ３６に与えられ、さらにこのクロツクドイン
バータ３６の出力Ｅは、信号φ1をクロツク入力
とするクロツクドインバータ３７およびNORゲ
ート３８の一方入力端に与えられる。上記クロツ
クドインバータ３７の出力はインバータ３９に与
えられ、このインバータ３９の出力Ｆは前記
NORゲート３８の他方入力端およびNANDゲー
ト４０の一方入力端に与えられる。NORゲート
３８の出力はインバータ４１に与えられ、このイ
ンバータ４１の出力Ｇは前記バイナリカウンタ２
１〜２４の各リセツト入力端に与えられる。ま
た、上記NANDゲート４０の他方入力端には前
記信号φ2が与えられ、このNANDゲート４０の
出力はインバータ４２に与えられる。そして上記
インバータ４２の出力が前記信号φLとして表示
装置２に与えられる。
すなわち、第２図に示す回路は、縦続接続され
た４段のバイナリカウンタ２１〜２４と、この各
バイナリカウンタのリセツト入力端への２つの帰
還経路すなわちインバータ２５、NORゲート３
４、クロツクドインバータ３５，３６、クロツク
ドインバータ３７、インバータ３９、NORゲー
ト３８、インバータ４１からなる経路とNAND
ゲート２７、NORゲート３４、クロツクドイン
バータ３５，３６、クロツクドインバータ３７、
インバータ３９、NORゲート３８、インバータ
４１かななる経路とでリングカウンタ回路を構成
し、上記各帰還経路の途中に一対の各ANDゲー
ト２６，２８を介挿することによつて、上記リン
グカウンタ回路における２つの分周比のいずれか
一方を選択するようにしたものである。そして
φ2として高い周波数のものが入力された場合に
は大きな分周比が選択され、また低い周波数のも
のが入力された場合には小さな分周比が選択され
るようになつている。
た４段のバイナリカウンタ２１〜２４と、この各
バイナリカウンタのリセツト入力端への２つの帰
還経路すなわちインバータ２５、NORゲート３
４、クロツクドインバータ３５，３６、クロツク
ドインバータ３７、インバータ３９、NORゲー
ト３８、インバータ４１からなる経路とNAND
ゲート２７、NORゲート３４、クロツクドイン
バータ３５，３６、クロツクドインバータ３７、
インバータ３９、NORゲート３８、インバータ
４１かななる経路とでリングカウンタ回路を構成
し、上記各帰還経路の途中に一対の各ANDゲー
ト２６，２８を介挿することによつて、上記リン
グカウンタ回路における２つの分周比のいずれか
一方を選択するようにしたものである。そして
φ2として高い周波数のものが入力された場合に
は大きな分周比が選択され、また低い周波数のも
のが入力された場合には小さな分周比が選択され
るようになつている。
第３図は前記第１図中の表示装置２内に設けら
れる液晶表示器の一例の構成図である。この表示
器ではゲームを行なうために、縦方向に32個、横
方向に64個の単位素子を配列して構成されるもの
であり、この表示器におけるデユーテイは縦方向
における単位素子の配列数、すなわち32となつて
いる。
れる液晶表示器の一例の構成図である。この表示
器ではゲームを行なうために、縦方向に32個、横
方向に64個の単位素子を配列して構成されるもの
であり、この表示器におけるデユーテイは縦方向
における単位素子の配列数、すなわち32となつて
いる。
次に上記のように構成された回路の動作を第４
図に示すタイムチヤートを用いて説明する。な
お、説明にあたつては低レベルを論理１、高レベ
ルを論理０とする負論理で説明する。また、CP
１とCP２の周波数の比は２対１とし、リングカ
ウンタは10分周と５分周のカウンタで説明する。
まず、演算処理回路１から演算処理を行なう場
合、この回路１は論理０なわち高レベルの切換制
御信号Ｌを出力する。上記論理０の信号Ｌがイン
バータ８を介してANDゲート５に入力すること
によつてこのANDゲート５が開き、高い周波数
の基本クロツク信号CP１がORゲート９を介して
カウンタ１０に入力する。上記基本クロツク信号
CP１が入力すると、カウンタ１０はこの信号CP
１を分周して、第４図に示すように互いに位相が
異なる信号φ1，φ2と、これらの逆相信号1，2
を順次出力する。したがつて、このとき、演算処
理回路１には信号φ1，φ2が入力され、この結果、
回路１では速い処理速度で演算処理が行なわれ
る。
図に示すタイムチヤートを用いて説明する。な
お、説明にあたつては低レベルを論理１、高レベ
ルを論理０とする負論理で説明する。また、CP
１とCP２の周波数の比は２対１とし、リングカ
ウンタは10分周と５分周のカウンタで説明する。
まず、演算処理回路１から演算処理を行なう場
合、この回路１は論理０なわち高レベルの切換制
御信号Ｌを出力する。上記論理０の信号Ｌがイン
バータ８を介してANDゲート５に入力すること
によつてこのANDゲート５が開き、高い周波数
の基本クロツク信号CP１がORゲート９を介して
カウンタ１０に入力する。上記基本クロツク信号
CP１が入力すると、カウンタ１０はこの信号CP
１を分周して、第４図に示すように互いに位相が
異なる信号φ1，φ2と、これらの逆相信号1，2
を順次出力する。したがつて、このとき、演算処
理回路１には信号φ1，φ2が入力され、この結果、
回路１では速い処理速度で演算処理が行なわれ
る。
一方、表示装置２によつて表示を行なう場合、
演算処理回路１は論理１すなわち低レベルの切換
制御信号Ｌを出力する。上記低レベルの信号Ｌが
ANDゲート７に入力することによつてこのAND
ゲート７が開き、今度は基本クロツク信号CP２
がORゲート９を介してカウンタ１０に入力す
る。上記基本クロツク信号CP２が入力すると、
カウンタ１０はこの信号OP２を分周して、第４
図に示すように互いに位相が異なる信号φ1，φ2
と、これらの逆相信号1，2を順次出力する。
したがつて、このとき、演算処理回路１には前記
の半分の周波数の信号φ1，φ2が入力され、この
結果、演算処理回路１では低消費電流化が図られ
る。
演算処理回路１は論理１すなわち低レベルの切換
制御信号Ｌを出力する。上記低レベルの信号Ｌが
ANDゲート７に入力することによつてこのAND
ゲート７が開き、今度は基本クロツク信号CP２
がORゲート９を介してカウンタ１０に入力す
る。上記基本クロツク信号CP２が入力すると、
カウンタ１０はこの信号OP２を分周して、第４
図に示すように互いに位相が異なる信号φ1，φ2
と、これらの逆相信号1，2を順次出力する。
したがつて、このとき、演算処理回路１には前記
の半分の周波数の信号φ1，φ2が入力され、この
結果、演算処理回路１では低消費電流化が図られ
る。
また、演算処理回路１に入力される信号φ1，
φ2と同じ周波数の信号φ1，φ2，2が液晶駆動用
信号発生制御回路１１に入力する。切換制御信号
Ｌが論理０であるとき、ラツチ回路３２の出力は
高レベルであるため、ANDゲート２６が開き、
ANDゲート２８は閉じる。この結果、縦続接続
された４段のバイナリカウンタのうち終段目のバ
イナリカウンタ２４のＱ出力Q4がインバータ２
５、ANDゲート２６およびNORゲート３４を介
して２段のクロツクドインバータ３５，３６に与
えられる。するとNORゲート３４の出力Ｄは、
上記２段のクロツクドインバータ３５，３６によ
つてφ1，φ2の１ビツト分遅延された信号Ｅとな
り、さらにこの信号Ｅはクロツクドインバータ３
７とインバータ３９とによつてさらに１ビツト分
遅延された信号Ｆとなる。一方、４段のバイナリ
カウンタ２１〜２４は信号Ｅと同じタイングで低
レベルとなるインバータ４１の出力Ｇによつてリ
セツトされるため、４段のバイナリカウンタ２１
〜２４は信号2に対して10進のリングカウンタ
となり、信号2を10分周するとリセツトされて
再び信号2の分周を開始する。
φ2と同じ周波数の信号φ1，φ2，2が液晶駆動用
信号発生制御回路１１に入力する。切換制御信号
Ｌが論理０であるとき、ラツチ回路３２の出力は
高レベルであるため、ANDゲート２６が開き、
ANDゲート２８は閉じる。この結果、縦続接続
された４段のバイナリカウンタのうち終段目のバ
イナリカウンタ２４のＱ出力Q4がインバータ２
５、ANDゲート２６およびNORゲート３４を介
して２段のクロツクドインバータ３５，３６に与
えられる。するとNORゲート３４の出力Ｄは、
上記２段のクロツクドインバータ３５，３６によ
つてφ1，φ2の１ビツト分遅延された信号Ｅとな
り、さらにこの信号Ｅはクロツクドインバータ３
７とインバータ３９とによつてさらに１ビツト分
遅延された信号Ｆとなる。一方、４段のバイナリ
カウンタ２１〜２４は信号Ｅと同じタイングで低
レベルとなるインバータ４１の出力Ｇによつてリ
セツトされるため、４段のバイナリカウンタ２１
〜２４は信号2に対して10進のリングカウンタ
となり、信号2を10分周するとリセツトされて
再び信号2の分周を開始する。
前記信号ＦはNANDゲート４０において信号
φ2と論理がとられるために、インバータ４２か
ら出力される信号φLはパルス幅がφ2と等しくか
つφ2の周波数を10分周した信号となる。
φ2と論理がとられるために、インバータ４２か
ら出力される信号φLはパルス幅がφ2と等しくか
つφ2の周波数を10分周した信号となる。
次に、演算処理回路１から出力される切換制御
信号Ｌのレベルが論理１のとき、ラツチ回路３２
の出力は低レベルとなるため、今度はANDゲー
ト２８が開き、ANDゲート２６は閉じる。この
結果、初段目のバイナリカウンタ２１のＱ出力
Q1および２段目のバイナリカウンタ２２のＱ出
力Q2が結合しているNANDゲート２７の出力Ａ
がANDゲート２８およびNORゲート３４を介し
て２段のクロツクドインバータ３５，３６に与え
られる。そして４段のバイナリカウンタ２１〜２
４は前記と同様にクロツクドインバータ３６の出
力Ｅと同じタイミングで低レベルとなる信号Ｇに
よつてリセツトされるため、４段のバイナリカウ
ンタ２１〜２４は信号2に対して５進のリング
カウンタとなり、信号2を５分周するとリセツ
トされて再び信号2の分周を開始する。
信号Ｌのレベルが論理１のとき、ラツチ回路３２
の出力は低レベルとなるため、今度はANDゲー
ト２８が開き、ANDゲート２６は閉じる。この
結果、初段目のバイナリカウンタ２１のＱ出力
Q1および２段目のバイナリカウンタ２２のＱ出
力Q2が結合しているNANDゲート２７の出力Ａ
がANDゲート２８およびNORゲート３４を介し
て２段のクロツクドインバータ３５，３６に与え
られる。そして４段のバイナリカウンタ２１〜２
４は前記と同様にクロツクドインバータ３６の出
力Ｅと同じタイミングで低レベルとなる信号Ｇに
よつてリセツトされるため、４段のバイナリカウ
ンタ２１〜２４は信号2に対して５進のリング
カウンタとなり、信号2を５分周するとリセツ
トされて再び信号2の分周を開始する。
また、信号Ｄは２段のクロツクドインバータ３
５，３６によつてφ1，φ2の１ビツト分遅延され
た信号Ｅとなり、さらにこの信号Ｅはクロツクド
インバータ３７とインバータ３９とによつてさら
に１ビツト遅延された信号Ｆとなり、この信号Ｆ
はNANDゲート４０において信号φ2と論理がと
られるため、インバータ４２から出力される信号
φLはパルス幅がφ2と等しくかつφ2の周波数を５
分周した信号となる。
５，３６によつてφ1，φ2の１ビツト分遅延され
た信号Ｅとなり、さらにこの信号Ｅはクロツクド
インバータ３７とインバータ３９とによつてさら
に１ビツト遅延された信号Ｆとなり、この信号Ｆ
はNANDゲート４０において信号φ2と論理がと
られるため、インバータ４２から出力される信号
φLはパルス幅がφ2と等しくかつφ2の周波数を５
分周した信号となる。
このように演算処理回路１が演算処理を行なう
場合と表示装置２によつて表示を行なう場合とで
は、液晶駆動用信号発生制御回路１１からはとも
に同じ周波数の信号φLが出力される。したがつ
て従来のように演算処理中におけるφLの周波数
が表示中のそれと異なることがないので、演算処
理中に表示を行なう場合でも、表示器における表
示コントラストは、演算処理を行なわず単に表示
を行なう場合と同様に高くすることができる。
場合と表示装置２によつて表示を行なう場合とで
は、液晶駆動用信号発生制御回路１１からはとも
に同じ周波数の信号φLが出力される。したがつ
て従来のように演算処理中におけるφLの周波数
が表示中のそれと異なることがないので、演算処
理中に表示を行なう場合でも、表示器における表
示コントラストは、演算処理を行なわず単に表示
を行なう場合と同様に高くすることができる。
なお、前記第３図に示すようにデユーテイが32
の液晶表示器を駆動する場合には、表示装置２に
おいて第５図のタイムチヤートに示すように、信
号φLは32分周されて32通りのコモン信号COM１
〜COM３２が作られる。このときフレーム周波
数はφL／32となり、前記した最良の周波数50Hz
〜200Hzの範囲内の値に設定できる。
の液晶表示器を駆動する場合には、表示装置２に
おいて第５図のタイムチヤートに示すように、信
号φLは32分周されて32通りのコモン信号COM１
〜COM３２が作られる。このときフレーム周波
数はφL／32となり、前記した最良の周波数50Hz
〜200Hzの範囲内の値に設定できる。
なお、この発明は上記実施例に限定されるもの
ではなく、第２図におけるリングカウンタ回路の
分周比は、前記した値に限定されるものではな
く、必要に応じて種々の値に設定可能であること
はいうまでもなく、要するに表示中および演算処
理中における信号φLの周波数がその液晶表示器
のフレーム周波数に適合しさえすればよい。
ではなく、第２図におけるリングカウンタ回路の
分周比は、前記した値に限定されるものではな
く、必要に応じて種々の値に設定可能であること
はいうまでもなく、要するに表示中および演算処
理中における信号φLの周波数がその液晶表示器
のフレーム周波数に適合しさえすればよい。
発明の効果
以上説明したようにこの発明によれば、表示中
と演算処理中とで周波数の異なる２つの基本クロ
ツク信号を切り換えて使用し、しかも演算処理中
に液晶表示器によつて表示を行なう場合であつて
も、表示器の表示コントラストを高くでき、もつ
て常に明確な表示を行なわせることができるデジ
タル回路を提供することができる。
と演算処理中とで周波数の異なる２つの基本クロ
ツク信号を切り換えて使用し、しかも演算処理中
に液晶表示器によつて表示を行なう場合であつて
も、表示器の表示コントラストを高くでき、もつ
て常に明確な表示を行なわせることができるデジ
タル回路を提供することができる。
第１図はこの発明に係るデジタル回路をゲーム
用小型事務機に実施した場合の構成を示す回路
図、第２図は第１図中の液晶駆動用信号発生制御
回路を具体的に示す回路図、第３図は第１図中の
表示装置内に設けられる液晶表示器の構成図、第
４図および第５図はそれぞれ上記実施例回路の動
作を説明するためのタイムチヤートである。 １……演算処理回路、２……表示装置、３……
キーボード、４……CR発振回路、５，７……
ANDゲート、６……クリスタル発振回路、８…
…インバータ、１０……カウンタ、１１……液晶
駆動用信号発生制御回路、２１〜２４……バイナ
リカウンタ、２５，３３，３９，４１，４２……
インバータ、２６，２８……ANDゲート、２７，
４０……NANDゲート、３２……ラツチ回路、
３４，３８……NORゲート、３５，３６，３７
……クロツクドインバータ。
用小型事務機に実施した場合の構成を示す回路
図、第２図は第１図中の液晶駆動用信号発生制御
回路を具体的に示す回路図、第３図は第１図中の
表示装置内に設けられる液晶表示器の構成図、第
４図および第５図はそれぞれ上記実施例回路の動
作を説明するためのタイムチヤートである。 １……演算処理回路、２……表示装置、３……
キーボード、４……CR発振回路、５，７……
ANDゲート、６……クリスタル発振回路、８…
…インバータ、１０……カウンタ、１１……液晶
駆動用信号発生制御回路、２１〜２４……バイナ
リカウンタ、２５，３３，３９，４１，４２……
インバータ、２６，２８……ANDゲート、２７，
４０……NANDゲート、３２……ラツチ回路、
３４，３８……NORゲート、３５，３６，３７
……クロツクドインバータ。
Claims (1)
- 【特許請求の範囲】 １ クロツク周波数を変化させる制御手段が付加
されたクロツクパルス供給源と、 コモン信号及びセグメント信号を用いて表示を
行なう液晶表示素子を備えた液晶表示装置と、 非演算中の時は上記液晶表示素子の動作可能な
範囲の低い周波数のクロツクパルスが、演算中の
時は演算処理回路素子の動作可能な範囲の高い周
波数のクロツクパルスがそれぞれ上記クロツクパ
ルス供給源から供給され上記セグメント信号を発
生する演算処理回路と、 上記演算処理回路が非演算中の時には上記低い
周波数のクロツクパルスが、演算中の時は上記高
い周波数のクロツクパルスがそれぞれ上記クロツ
クパルス供給源から供給され、入力クロツク周波
数にかかわらずに常に上記液晶表示素子の動作可
能な範囲の低い一定の周波数の信号を発生し、こ
の信号を前記液晶表示装置で用いられるコモン信
号を発生するための基本信号として上記液晶表示
装置に供給する基本信号発生回路とを具備したこ
とを特徴するデジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205682A JPS58106594A (ja) | 1981-12-19 | 1981-12-19 | デジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205682A JPS58106594A (ja) | 1981-12-19 | 1981-12-19 | デジタル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106594A JPS58106594A (ja) | 1983-06-24 |
| JPH023218B2 true JPH023218B2 (ja) | 1990-01-22 |
Family
ID=16510943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56205682A Granted JPS58106594A (ja) | 1981-12-19 | 1981-12-19 | デジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106594A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715179B2 (ja) * | 1990-07-30 | 1998-02-18 | 三菱電機株式会社 | マイクロコンピュータ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571978A (en) * | 1978-11-24 | 1980-05-30 | Hitachi Ltd | Electronic multiple function watch |
-
1981
- 1981-12-19 JP JP56205682A patent/JPS58106594A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58106594A (ja) | 1983-06-24 |
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