JPH023233A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH023233A JPH023233A JP15182488A JP15182488A JPH023233A JP H023233 A JPH023233 A JP H023233A JP 15182488 A JP15182488 A JP 15182488A JP 15182488 A JP15182488 A JP 15182488A JP H023233 A JPH023233 A JP H023233A
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- JP
- Japan
- Prior art keywords
- wiring
- impurity diffusion
- contacts
- diffusion layers
- aluminum
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000007667 floating Methods 0.000 claims abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 abstract description 21
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 21
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- UKUVVAMSXXBMRX-UHFFFAOYSA-N 2,4,5-trithia-1,3-diarsabicyclo[1.1.1]pentane Chemical compound S1[As]2S[As]1S2 UKUVVAMSXXBMRX-UHFFFAOYSA-N 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体装置の内部配線
を改善した半導体装置に関する。
を改善した半導体装置に関する。
一般に、半導体装置に形成した素子を相互に接続し、或
いは素子と電極バッド等とを接続する内部配線として、
アルミニウムを使用したものが多く用いられている。こ
のアルミニウム配線は、絶縁膜上に形成したアルミニウ
ム膜をフォトリソグラフィ技術等で所要のパターンにエ
ンチングして形成している。
いは素子と電極バッド等とを接続する内部配線として、
アルミニウムを使用したものが多く用いられている。こ
のアルミニウム配線は、絶縁膜上に形成したアルミニウ
ム膜をフォトリソグラフィ技術等で所要のパターンにエ
ンチングして形成している。
[発明が解決しようとする課B]
上述した従来のアルミニウム配線は、所要パターンに形
成したアルミニウム膜を絶縁膜上に形成した構成である
ため、これをモールドに組み立てた場合は、モールドに
生じる応力によってアルミニウム配線が移動され、著し
い場合には隣接するアルミニウム配線同士が接触して短
絡することがある。第3図はアルミニウム配線幅と配線
移動量を示す図であり、これから判るように、アルミニ
ウム配線幅が3μm以上になると、移動量が極端に増大
され、隣接配線との短絡のおそれが生じている。
成したアルミニウム膜を絶縁膜上に形成した構成である
ため、これをモールドに組み立てた場合は、モールドに
生じる応力によってアルミニウム配線が移動され、著し
い場合には隣接するアルミニウム配線同士が接触して短
絡することがある。第3図はアルミニウム配線幅と配線
移動量を示す図であり、これから判るように、アルミニ
ウム配線幅が3μm以上になると、移動量が極端に増大
され、隣接配線との短絡のおそれが生じている。
なお、近年ではアルミニウムの消失等の問題によって内
部配線に金属シリサイドが使用されることもあるが、こ
の金属シリサイド配線においても同様な問題が生じてい
る。
部配線に金属シリサイドが使用されることもあるが、こ
の金属シリサイド配線においても同様な問題が生じてい
る。
本発明はこのような内部配線の移動を防止した半導体装
置を提供することを目的としている。
置を提供することを目的としている。
本発明の半導体装置は、配線幅が3μm以上の内部配線
を、その長さ方向に沿って0 、5 mm以下の間隔で
設けた複数個のコンタクトによって、半導体基板にフロ
ーティング状態に形成した不純物拡散層に接続した構成
としている。
を、その長さ方向に沿って0 、5 mm以下の間隔で
設けた複数個のコンタクトによって、半導体基板にフロ
ーティング状態に形成した不純物拡散層に接続した構成
としている。
上述した構成では、内部配線をコンタクトによって半導
体基板に対して機械的に接続し、モールド応力による内
部配線の移動を抑制する。
体基板に対して機械的に接続し、モールド応力による内
部配線の移動を抑制する。
〔実施例]
次に、本発明を図面を参照して説明する。
第1図は本発明の一実施例を示す図であり、同図(a)
は要部の平面図、同図(b)はそのAA線に沿う拡大断
面図である。
は要部の平面図、同図(b)はそのAA線に沿う拡大断
面図である。
図において、半導体基板1の上面には絶縁膜2を形成し
ており、この絶縁膜2上にアルミニウム配線3を所要の
パターンに形成している。そして、このアルミニウム配
線3に沿った前記半導体基板1の複数箇所には、P塑成
いはN型の不純物拡散層4を配列形成している。そして
、前記アルミニウム配線3は、これら不純物拡散層4の
直上の絶縁膜3に開設した透孔を通して、不純物拡散層
4に対してコンタクト5で接続を行っている。
ており、この絶縁膜2上にアルミニウム配線3を所要の
パターンに形成している。そして、このアルミニウム配
線3に沿った前記半導体基板1の複数箇所には、P塑成
いはN型の不純物拡散層4を配列形成している。そして
、前記アルミニウム配線3は、これら不純物拡散層4の
直上の絶縁膜3に開設した透孔を通して、不純物拡散層
4に対してコンタクト5で接続を行っている。
この場合、アルミニウム配線3は3μm以上の幅寸法の
ものに適用し、かつコンタクト5ではコンタクトが全て
アルミニウム配線3によって覆われるように構成してい
る。また、コンタクト5の間隔は0 、5 mm以下と
なるように設定している。更に、不純物拡散層4は電気
的にフローティング状態に設定している。
ものに適用し、かつコンタクト5ではコンタクトが全て
アルミニウム配線3によって覆われるように構成してい
る。また、コンタクト5の間隔は0 、5 mm以下と
なるように設定している。更に、不純物拡散層4は電気
的にフローティング状態に設定している。
この構成によれば、アルミニウム配線3はコンタクト5
において不純物拡散層4に電気的に接続される一方で、
半導体基板1に対して機械的にも接続されることになる
。このため、モールドした後の応力が作用してもアルミ
ニウム配線3の移動を防止することができ、隣接するア
ルミニウム配線同士の短絡を防止できる。
において不純物拡散層4に電気的に接続される一方で、
半導体基板1に対して機械的にも接続されることになる
。このため、モールドした後の応力が作用してもアルミ
ニウム配線3の移動を防止することができ、隣接するア
ルミニウム配線同士の短絡を防止できる。
なお、このとき第2図に示すように、各コンタクト5の
間隔を0.5mm以上にすると、移動抑制効果が低減さ
れるので、コンタクト5の間隔は0.5鴫以下にするこ
とが好ましい。
間隔を0.5mm以上にすると、移動抑制効果が低減さ
れるので、コンタクト5の間隔は0.5鴫以下にするこ
とが好ましい。
なお、本発明は金属シリサイドで内部配線を構成した半
導体装置においても同様に適用できる。
導体装置においても同様に適用できる。
また、フローティング状態の不純物拡散層はP塑成いは
N型のいずれでも良(、半導体基板の導電型に合わせて
任意に設定する。
N型のいずれでも良(、半導体基板の導電型に合わせて
任意に設定する。
以上説明したように本発明は、配線幅が3μm以上の内
部配線を0 、5 mm以下の間隔でフローティング状
態の不純物拡散層に接続しているので、内部配線をコン
タクトによって半導体基板に対して機械的に接続し、モ
ールド応力による内部配線の移動及びこれに伴う隣接配
線の短絡を防止して半導体装置の信顛性を向上する効果
がある。
部配線を0 、5 mm以下の間隔でフローティング状
態の不純物拡散層に接続しているので、内部配線をコン
タクトによって半導体基板に対して機械的に接続し、モ
ールド応力による内部配線の移動及びこれに伴う隣接配
線の短絡を防止して半導体装置の信顛性を向上する効果
がある。
第1図は本発明の一実施例を示し、同図(a)は要部の
平面図、同図(b)はそのA−A線に沿う拡大断面図、
第2図はコンタクト間隔と内部配線移動量の関係を示す
図、第3図は内部配線幅と移動量の関係を示す図である
。 1・・・半導体基板、2・・・絶縁膜、3・・・アルミ
ニウム配線、4・・・拡散層、5・・・コンタクト。 第 ■ 図 (b) 第 図 第3 図 (汐m) 金属配、促め恰
平面図、同図(b)はそのA−A線に沿う拡大断面図、
第2図はコンタクト間隔と内部配線移動量の関係を示す
図、第3図は内部配線幅と移動量の関係を示す図である
。 1・・・半導体基板、2・・・絶縁膜、3・・・アルミ
ニウム配線、4・・・拡散層、5・・・コンタクト。 第 ■ 図 (b) 第 図 第3 図 (汐m) 金属配、促め恰
Claims (1)
- 1、半導体基板の絶縁膜上に形成した配線幅が3μm以
上の内部配線を、その長さ方向に沿って0.5mm以下
の間隔で設けた複数個のコンタクトにより、半導体基板
にフローティング状態に形成した不純物拡散層に接続し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182488A JPH023233A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15182488A JPH023233A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023233A true JPH023233A (ja) | 1990-01-08 |
Family
ID=15527118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15182488A Pending JPH023233A (ja) | 1988-06-20 | 1988-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136136A (ja) * | 1991-09-11 | 1993-06-01 | Yamaha Corp | 半導体装置 |
-
1988
- 1988-06-20 JP JP15182488A patent/JPH023233A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136136A (ja) * | 1991-09-11 | 1993-06-01 | Yamaha Corp | 半導体装置 |
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