JPH0233182B2

JPH0233182B2 -

Info

Publication number: JPH0233182B2
Application number: JP58128727A
Authority: JP
Inventors: Yoshiharu Oono
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-07-16
Filing date: 1983-07-16
Publication date: 1990-07-25
Also published as: JPS6022258A

Description

【発明の詳細な説明】〔発明の属する技術分野の説明〕本発明は２つのキヤツシユメモリを有するデー
タ処理装置に関するものである。

〔従来技術の説明〕

プログラム内蔵形のデータ処理装置においては
命令語およびオペランドは主記憶装置に格納され
ている為、主記憶装置へのアクセスタイムが性能
に与える影響が大きい。そこで、高速大容量のキ
ヤツシユメモリを設け、等価的に主記憶アクセス
タイムを減少する手法も汎く用いられている。近
年、さらに、オペランド用のキヤツシユメモリと
命令語用のキヤツシユメモリとを分離して設ける
ことにより、キヤツシユメモリへのアクセス競合
を避ける手法が提案されている。

この手法は極めて有効な手法であるが、２つの
キヤツシユメモリを設ける必要があり、金物量の
増加を伴う。また仮想アドレス方式を採用したデ
ータ処理装置においては仮想アドレスを実アドレ
スに変換するアドレス変換バツフアTLB
（TLANSLATION LOOKASIDE BUFFER）
によつて得た実アドレスを用いてキヤツシユメモ
リを索引する方法が一般的である。前述の２つに
分離したキヤツシユメモリに、仮想アドレス方式
を適用すると各キヤツシユメモリにTLBを設け
る必要があり、この点においても金物量が増加す
る。

このような金物量の増加は性能向上の点からは
必須であるが、故障率が増加し、稼動率が低下す
るという欠点を生む。

またこのような欠点を解決する為に、故障を発
生したキヤツシユメモリを切離し、残りのキヤツ
シユメモリで代替する方法があるが、オペランド
取出要求と命令取出要求が１つのキヤツシユメモ
リに集中して競合を発生する。例えば、第４図に
示すような２キヤツシユメモリにおける要求送出
を基本とした、オペランド取出優先の要求送出制
御を１キヤツシユメモリ稼動時に適用した制御方
式が考えられる。この方式によるパイプラインの
動作の一例として、命令供給が２命令／１要求、
命令バツフア容量が４命令の場合について第６図
に図示する。

第６図においては、命令取出要求の送出優先順
位がオペランド取出要求より低い為、命令バツフ
アが空状態になつて命令供給が中断されるまで命
令取出要求は待たされ、中断直後に命令バツフア
に許容されるだけ要求を出す。命令取出もパイプ
ラインで処理される為、命令語が到達するまで、
実行サイクルは３サイクルアイドルとなり、キヤ
ツシユメモリに対する要求も１サイクルの空きを
生じ、性能低下が甚しいという欠点があつた。

一方、データ処理装置の市場においては、高速
モデルのみでは汎用性に乏しく、同一のアーキテ
クチユアの中／低速モデルを含むマシンフアミリ
が要求される。従来、中速モデルは高速モデルと
は全く別に新規設計されていた為、多くの開発費
用と開発期間を必要とする欠点があつた。

〔発明の目的の説明〕

本発明の目的は、２つのキヤツシユメモリに転
送するアドレス間、および出力データ間を、キヤ
ツシユメモリの接続指示情報に従い、切替えるこ
とにより、２キヤツシユメモリを使用しての稼動
から１キヤツシユのみの稼動への縮退を可能と
し、キヤツシユ障害に対する稼動性を向上するこ
とにある。

本発明の別の目的は、２キヤツシユメモリを採
用した高速データ処理装置において、１キヤツシ
ユメモリを削除した状態においても、残りの１キ
ヤツシユメモリのみで稼動する低価格の中速デー
タ処理装置をサブモデルとして有するデータ処理
装置を提供することにある。

本発明の他の目的は、上記のような１キヤツシ
ユメモリのみの稼動時における性能低下を、キヤ
ツシユ要求送出制御を最適化することにより、よ
り小さくするデータ処理装置を提供することにあ
る。

〔発明の構成〕

本発明によれば、キヤツシユメモリを有するデータ処理装置にお
いて、主記憶手段から取出したデータを記憶するデー
タアレイと、該データに関する該データアレイ内
の格納アドレスと前記主記憶手段内の格納アドレ
スとの対応を記憶するアドレスアレイとの対をそ
れぞれ含み、異なるアドレスに対して応答可能な
第１及び第２のキヤツシユメモリと、前記データ処理装置の命令レジスタに応答して
オペランド取出要求を送出するオペランド取出制
御手段と、命令取出要求を送出する命令取出制御手段と、前記第１及び第２のキヤツシユメモリの出力デ
ータを切替えるデータ切替手段と、前記第１及び第２のキヤツシユメモリがそれぞ
れ前記データ処理装置に対して接続状態にあるか
非接続状態にあるかを表示する構成表示手段と、該構成表示手段の表示する一方のキヤツシユメ
モリの非接続状態に応答して、前記データ切換手
段が該非接続キヤツシユメモリの出力データを選
択することを禁止し、他方の接続状態にあるキヤ
ツシユメモリの出力データを選択することを許可
する切替制御手段と、前記構成表示手段の表示する一方のキヤツシユ
メモリの非接続状態に応答して、前記オペランド
取出要求及び前記命令取出要求を他方の接続状態
にあるキヤツシユメモリに送出する際の両要求の
競合を検出した場合、命令取出要求、オペランド
取出要求の順に設定した優先順位に従い、両要求
を他方の接続状態にあるキヤツシユメモリへ送出
する要求制御手段とを有するデータ処理装置が得
られる。

更に本発明によれば、キヤツシユメモリを有するデータ処理装置にお
いて、主記憶手段から取出したデータを記憶するデー
タアレイと、該データに関する該データアレイ内
の格納アドレスと前記主記憶手段内の格納アドレ
スとの対応を記憶するアドレスアレイとの対をそ
れぞれ含み、異なるアドレスに対して応答可能な
第１のキヤツシユメモリ及び前記データ処理装置
に対して選択的に実装可能な第２のキヤツシユメ
モリと、前記データ処理装置の命令レジスタに応答して
オペランド取出要求を送出するオペランド取出制
御手段と、命令取出要求を送出する命令取出制御手段と、前記第１及び第２のキヤツシユメモリの出力デ
ータを切替えるデータ切替手段と、前記第２のキヤツシユメモリがそれぞれ前記デ
ータ処理装置に対して接続状態にあるか非接続状
態にあるかを表示する構成表示手段と、該構成表示手段の表示する前記第２のキヤツシ
ユメモリの非接続状態に応答して、前記データ切
替手段が該非接続キヤツシユメモリの出力データ
を選択することを禁止し、前記第１の接続状態に
あるキヤツシユメモリの出力データを選択するこ
とを許可する切替制御手段と、前記構成表示手段の表示する前記第２のキヤツ
シユメモリの非接続状態に応答して、前記オペラ
ンド取出要求及び前記命令取出要求を前記第１の
接続状態にあるキヤツシユメモリに送出する際の
両要求の競合を検出した場合、命令取出要求、オ
ペランド取出要求の順に設定した優先順位に従
い、両要求を前記第１の接続状態にあるキヤツシ
ユメモリへ送出する要求制御手段とを有し、前記構成表示手段が前記第２のキヤツシユメモ
リの非接続状態を表示する場合、前記第２のキヤ
ツシユメモリを前記データ処理装置に実装しない
状態で前記第１のキヤツシユメモリのみで動作可
能としたデータ処理装置が得られる。

〔この発明の実施例の説明〕

次に本発明について図面を用いて詳細に説明す
る。第１図は本発明を適用した実施例を示すブロ
ツク図である。第１図において、命令レジスタ１
は命令コード部OPCとアドレス偏位Ｄとインデ
ツクス指定部Ｘとからなる命令語を保持する。命
令レジスタ１のインデツクス指定部Ｘは複数のエ
ントリからなるインデツクスレジスタ２の１エン
トリを指定する。アドレス偏位Ｄとインデツクス
レジスタ２の出力はオペランドアドレス加算器５
において仮想空間のベースアドレスを保持するベ
ースレジスタ３と加算され、仮想オペランドアド
レスを生成する。命令先取カウンタ４は、先行取
出を行う命令語の仮想空間内の相対アドレスを保
持し、取出要求を送出する毎に１ずつ加算され
る。命令先取カウンタ４の出力は命令アドレス加
算器６においてベースレジスタ３の保持するベー
スアドレスと加算され、仮想アドレスを生成す
る。アドレス切替回路７はオペランドアドレス加
算器５の出力と命令アドレス加算器６の出力とを
切替え仮想アドレスレジスタ８へ出力する。仮想
アドレスレジスタ８の出力はアドレス変換バツフ
ア（TLB）９に接続され、アドレス変換バツフ
ア９において実アドレスに変換され、実アドレス
レジスタ１０へ出力され、キヤツシユメモリ１１
を索引する為に使用される。アドレス切替手段１
２はオペランドアドレス加算器５の出力と命令ア
ドレス加算器６の出力とを切替え、仮想アドレス
レジスタ１３へ出力する。仮想アドレスレジスタ
１３の出力はアドレス変換バツフア（TLB）１
４に接続され、アドレス変換バツフア１４におい
て実アドレスに変換され、実アドレスレジスタ１
５へ出力される。実アドレスレジスタ１５の出力
はキヤツシユメモリ１６を索引する為に使用され
る。ここで、アドレス変換バツフア（TLB）９
および１４は各々NEC技報vol.35、No.５に記述さ
れている一般的な構成を有するが、本発明とは直
接の係りを持たないので詳細な説明を省略する。

キヤツシユメモリ１１およびキヤツシユメモリ
１６の周辺部を含めた詳細ブロツク図を第２図に
示す。実アドレスレジスタ１０および実アドレス
レジスタ１５は、各々、実ページアドレス１０ａ
及び１５ａ、カラムアドレス１０ａ及び１５ｂ、
ブロツク内アドレス１０ｃ及び１５ｃを保持す
る。実アドレスレジスタ１０のカラムアドレス１
０ｂはキヤツシユメモリ１１のアドレスアレイ１
０１に記憶されている実ページアドレスをレベル
数分読出す。これら読出された実ページアドレス
は比較器群１０３において、実アドレスレジスタ
１０の実ページアドレス１０ａと、並行に比較さ
れ、一致を検索される。データアレイ１０２のデ
ータは実アドレスレジスタ１０内のカラムアドレ
ス１０ｂとブロツク内アドレス１０ｃの一部を用
いて読み出され、得られたレベル数分のデータは
比較器群１０３出力により制御される選択器１０
５により選択され、一致を検出した比較器に対応
するレベルからデータを選択されて出力される。
一致を検出できなかつた場合は、実アドレスレジ
スタ１０の保持を実アドレスを記憶制御ユニツト
１８へ送り、主記憶MMより読み出したデータを
補充しつつ動作を続行する。キヤツシユメモリ１
６は、実アドレスレジスタ１５により索引され
る。キヤツシユメモリ１６は、アドレスアレイ１
１１、データアレイ１１２、比較器群１１３、選
択器１１５からなるが、これらの接続および動作
はキヤツシユメモリ１１と同様である。このよう
に２つのキヤツシユメモリをもつことにより、一
マシンサイクルにおいて、２つの異なるデータ例
えばオペランドと命令語を得ることが可能とな
る。

再び、第１図を参照すると、キヤツシユメモリ
１１のデータ出力は直接演算実行部１９に転送さ
れる。切替回路２０はキヤツシユメモリ１１およ
びキヤツシユメモリ１６のデータ出力を切替え、
命令バツフア２１へ供給する。命令バツフア２１
は、命令レジスタ１に存在する命令の処理を完了
する以前にキヤツシユメモリより転送される命令
語を記憶しておくバツフアメモリである。切替回
路１７は、切替回路２０と同様に、キヤツシユメ
モリ１１およびキヤツシユメモリ１６のデータ出
力を切替え、切替回路２２を介して、命令バツフ
ア２１をバイパスして命令レジスタ１へデータを
転送するパスを形成する。

第３図は第１図に示す実施例におけるキヤツシ
ユメモリ要求送出に係る制御回路１００を示す図
である。オペランド取出制御部５０は命令レジス
タ１に保持されている命令語を解読し制御信号７
０，７１を出力する。本図においては、メモリ要
求信号７０と、メモリ要求が分岐命令か否かを示
す分岐先取出表示信号７１とが示されている。命
令取出制御部５１は命令先取カウンタ４を使用
し、命令バツフア２１の空き状態を管理しつつ命
令取出し要求７２を出力する。診断制御部５２は
データ処理装置の障害情報の収集、命令再試行お
よびキヤツシユメモリの構成制御を司どる。この
キヤツシユメモリの構成制御機能は、キヤツシユ
メモリ１１および１６からの信号線７６および７
７を介しての障害報告ならびに外部装置からの信
号線７８を介してのシステム構成情報を基に、キ
ヤツシユメモリの接続または切離しを判定し、判
定結果をキヤツシユ構成表示器５３に出力する機
能である。キヤツシユ構成表示器５３は、診断制
御部５２からの判定結果を受け、キヤツシユメモ
リ１１及び１６がそれぞれ本データ処理装置に対
して接続状態にあるか、非接続状態にあるかを表
示する。このキヤツシユ構成表示器６３の出力７
３は、要求制御部５４と切替制御部５５とに送ら
れる。要求制御部５４は本発明の基幹をなす部分
である。この要求制御部５４は各種要求、および
キヤツシユ構成表示器出力７３、および２つのキ
ヤツシユメモリが各々要求受付可状態であること
を表示する信号７４，７５に応答し、両キヤツシ
ユメモリへ送出可能な要求を決定し、キヤツシユ
メモリ１１へ信号線８０を介して、キヤツシユメ
モリ１６へ信号線８１を介して通知する。同時
に、要求制御部５４は、対応するアドレスを両キ
ヤツシユメモリへ送出する為、制御線８２を介し
て切替回路７を、制御線８３を介して切替回路１
２を制御する。また、要求制御部５４は、キヤツ
シユメモリの要求受付不可状態ならびに要求の競
合が発生した場合は、要求送出不可であることを
要求元即ちオペランド取出制御部５０へ信号線８
４、命令取出制御部５１で信号線８５を介して通
知し、通知された制御部５０又は５１は要求送出
が可能となるまで状態を保持する。切替制御部５
５は、オペランド取出制御部５０の制御信号９０
およびキヤツシユ構成表示器５３の出力信号７３
の信号に応答し、信号線９２を介して切替回路１
７を、信号線９３を介して切替回路２０を、２つ
のキヤツシユメモリよりの適切なデータを選択さ
せるように制御する。

要求制御部５４の制フローチヤートを第４図に
示す。以下、第４図をも参照して第３図要求制御
部５４の動作を説明する。信号線７３がキヤツシ
ユメモリ１６の接続を指示する場合、信号線７０
を介してオペランド取出制御部５０から送られた
要求を、信号線７１を介して送られた分岐先先取
指示に従い、キヤツシユメモリ１１またはキヤツ
シユメモリ１６の一方へ送出する。送出対象のキ
ヤツシユメモリが要求受付不可状態である場合
は、オペランド取出制御部５０へ信号線８４を介
して通知する。またオペランドアドレス加算器５
の出力アドレスは、信号線８２ならびに８３を介
して、切替器７および１２を制御することにより
キヤツシユメモリ１１または１６へ送出される。
信号線７３がキヤツシユメモリ１６の切離しを指
示する場合、オペランド取出制御部５０から送ら
れた要求は分岐先先取指示か否かにかかわらず、
キヤツシユメモリ１１に出力する。命令取出制御
部５１から送られた命令取出要求はキヤツシユメ
モリ１６が接続されている場合、オペランド取出
制御部５０から分岐先先取指示が到来する場合、
要求送出競合により送出を抑止され、送出不可状
態であることを命令取出制御部５１に通知する。
分岐先先取指示が到来しない場合、命令先取要求
をキヤツシユメモリ１６へ送り出し可能であり、
キヤツシユメモリ１６の要求送付可能状態を表示
する信号線８５に応じて要求の送出を制御する。
キヤツシユメモリ１６が切離されている場合、命
令取出要求はオペランド取出制御部５０からの要
求により送出を抑止され、この要求がない時にキ
ヤツシユメモリ１１の要求受付可能状態を表示す
る信号線７５に応じて要求をキヤツシユメモリ１
１に送出する。また送出抑止または受付不可能の
状態では命令取出制御部５１に信号線８５を介し
て通知する。

切替制御部５５の制御フローチヤートを第５図
に示す。第５図をも参照して、第３図の切替制御
部５５の動作を説明する。キヤツシユメモリ１６
が切り離された場合、切替回路１７および切替回
路２０をキヤツシユメモリ１１を選択するように
固定化し、キヤツシユメモリ１６が接続されてい
る場合切替回路２０をキヤツシユメモリ１１を選
択するように固定化すると共に、切替回路１７を
制御線９０の指示によりキヤツシユメモリ１１ま
たはキヤツシユメモリ１６を選択可能とする。こ
こで制御線９０は例えば間接アドレス修飾動作の
ごとく、命令語以外のデータを参照してオペラン
ド取り出しを行う際に使用される。

以上の説明においては、キヤツシユメモリ１６
の切離し、接続について記載しているが、演算実
行部１９の前段に切替器２０と同様の切替器を設
けることにより、キヤツシユメモリ１１を切離
し、キヤツシユメモリ１６を代替キヤツシユメモ
リとして機能させることができる。

また、キヤツシユ構成表示器５３が外部装置か
らの信号７８（第３図）により固定的に一方のキ
ヤツシユメモリの非接続を表示する場合、キヤツ
シユ構成表示器５３により切離されたキヤツシユ
メモリに対する入出力信号はすべて切離されるの
で、切離されたキヤツシユメモリを装置から削除
可能である。同様にアドレス変換バツフア、実ア
ドレスレジスタ、仮想アドレスレジスタも削除可
能である。この機能により、２キヤツシユメモリ
を有する高速のデータ処理装置に対するより低速
のデータ処理装置を容易にかつ低価格で実現でき
る。

以上に述べた要求制御部５４によればキヤツシ
ユメモリ１６を切離して稼動可能であるが、第４
図に示すように１キヤツシユメモリ稼動時におけ
る要求送出はオペランド取出要求を命令取出要求
に優先させている。この優先順位に従う場合、命
令語の補充がオペランド取出により滞留しパイプ
ラインが円滑に動作出きない。命令供給が２命
令／要求で命令バツフア容量が４命令の場合のパ
イプライン動作を第６図に示す。第６図におい
て、Ａは仮想アドレス生成サイクル、Ｐはページ
ングサイクル、Ｃはキヤツシユサイクル、Ｅは演
算実行サイクル、Ｗは結果格納サイクルを示す。
第６図によれば演算実行部１９は、最高速動作時
においても、７マシンサイクル中３マシンサイク
ルのアイドル状態を生ずる。

次にキヤツシユメモリ１６を切離した稼動状態
において、命令取出要求が通常のオペランド取出
要求に優先するように改良した要求制御部５４の
制御フローチヤートを第７図に示す。第７図によ
れば、信号線７３がキヤツシユメモリ１６の切離
しを指示する場合、信号線７０を介してオペラン
ド取出制御部５０から送られた要求が分岐先先取
指示であれば、信号線７２を介して送られる命令
取出要求の有無に係らずキヤツシユメモリ１１に
アドレス加算器５の出力を要求とともに送出す
る。分岐先先取指示でない即ち通常のオペランド
取出要求であれば、信号線７２を介して送られる
命令取出要求がある場合キヤツシユメモリ１１へ
の加算器５出力および要求の送出を抑止し、信号
線８４を介してオペランド取出制御部５０に要求
送出未完了を通知し、命令取出要求がない場合、
加算器５出力および要求をキヤツシユメモリ１１
へ直ちに送出する。

一方、命令取出制御部５１から制御線７２を介
して送られない命令取出要求は、信線線７３がキ
ヤツシユメモリ１６の切離しを指示する場合、信
号線７０と信号線７１を介してオペランド取出制
御部５０が分岐先先取要求を送出している場合に
は分岐先先取要求を優先して送出し、信号線８５
を介して命令取出制御部５１に要求送出未完了を
通知する。オペランド取出制御部５０から要求を
送出していないか、または分岐先先取要求でない
通常のオペランド取出要求である場合は信号線８
２を介してアドレス加算器６の出力をキヤツシユ
メモリ１１へ出力するように切替器７を制御する
とともに制御線８０を介してキヤツシユメモリ１
１に要求を通知する。

以上の改良された要求制御部によるパイプライ
ンの動作を第８図に示す。第８図によれば、命令
取出を円滑に実行するため、演算実行部１９は３
マシンサイクル中２マシンサイクル演算を実行可
能であり、従来より性能を16％向上される。ま
た、分岐命令の分岐先先取要求の優先順位は第７
図のフローチヤートに示すように、２キヤツシユ
メモリ／１キヤツシユメモリ構成に係らず、命令
取出要求より高く設定されており、これにより分
岐命令性能の低下を回避している。

〔発明の効果の説明〕

本発明には以上で述べたごとく、要求制御手
段、切替制御手段を設けることにより、２キヤツ
シユメモリを有するデータ処理装置における性能
低下を最小にとめた形で稼動性を向上できるとい
う効果がある。

更に、本発明には、要求制御手段、切替制御手
段を設けることにより、２キヤツシユメモリを採
用した高速データ処理装置のサブモデルとして１
キヤツシユメモリで稼動する低価格の中速データ
処理装置を容易に実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明を適用したデータ処理装置のブ
ロツク図、第２図は第１図に示したキヤツシユメ
モリ１１および１６の詳細ブロツク図、第３図は
第１図のデータ処理装置における制御回路１００
の詳細ブロツク図、第４図は本発明の基となる第
３図の要求制御部５４の制御フローチヤートを示
した図、第５図は第３図の切替制御部５５の制御
フローチヤートを示した図、第６図は第４図の制
御に従うデータ処理装置のタイムチヤートを示し
た図、第７図は本発明に従う第３図の要求制御部
５４の制御フローチヤートを示した図、第８図は
第７図の制御に従うデータ処理装置のタイムチヤ
ートを示した図である。１……命令レジスタ、２……インデツクスレジ
スタ、３……ベースレジスタ、４……命令カウン
タ、５……オペランドアドレス加算器、６……命
令アドレス加算器、７及び１２……アドレス切替
回路、８及び１３……仮想アドレスレジスタ、９
及び１４……アドレス変換バツフア、１０及び１
５……実アドレスレジスタ、１１及び１６……キ
ヤツシユメモリ、１７及び２０……切替回路、２
１……命令バツフア、２２……切替回路、MM…
…主記憶、５０……オペランド取出制御部、５１
……命令取出制御部、５２……診断制御部、５３
……キヤツシユ構成表示器、５４……要求制御
部。

Claims

【特許請求の範囲】１キヤツシユメモリを有するデータ処理装置に
おいて、主記憶手段から取出したデータを記憶するデー
タアレイと、該データに関する該データアレイ内
の格納アドレスと前記主記憶手段内の格納アドレ
スとの対応を記憶するアドレスアレイとの対をそ
れぞれ含み、異なるアドレスに対して応答可能な
第１及び第２キヤツシユメモリと、前記データ処理装置の命令レジスタに応答して
オペランド取出要求を送出するオペランド取出制
御手段と、命令取出要求を送出する命令取出制御手段と、前記第１及び第２のキヤツシユメモリの出力デ
ータを切替えるデータ切替手段と、前記第１及び第２のキヤツシユメモリがそれぞ
れ前記データ処理装置に対して接続状態にあるか
非接続状態にあるかを表示する構成表示手段と、該構成表示手段の表示する一方のキヤツシユメ
モリの非接続状態に応答して、前記データ切替手
段が該非接続キヤツシユメモリの出力データを選
択することを禁止し、他方の接続状態にあるキヤ
ツシユメモリの出力データを選択することを許可
する切替制御手段と、前記構成表示手段の表示する一方のキヤツシユ
メモリの非接続状態に応答して、前記オペランド
取出要求及び前記命令取出要求を他方の接続状態
にあるキヤツシユメモリに送出する際の両要求の
競合を検出した場合、命令取出要求、オペランド
取出要求の順に設定した優先順位に従い、両要求
を他方の接続状態にあるキヤツシユメモリへ送出
する要求制御手段とを有するデータ処理装置。２キヤツシユメモリを有するデータ処理装置に
おいて、主記憶手段から取出したデータを記憶するデー
タアレイと、該データに関する該データアレイ内
の格納アドレスと前記主記憶手段内の格納アドレ
スとの対応を記憶するアドレスアレイとの対をそ
れぞれ含み、異なるアドレスに対して応答可能な
第１のキヤツシユメモリ及び前記データ処理装置
に対して選択的に実装可能な第２のキヤツシユメ
モリと、前記データ処理装置の命令レジスタに応答して
オペランド取出要求を送出するオペランド取出制
御手段と、命令取出要求を送出する命令取出制御手段と、前記第１及び第２のキヤツシユメモリの出力デ
ータを切替えるデータ切替手段と、前記第２のキヤツシユメモリがそれぞれ前記デ
ータ処理装置に対して接続状態にあるか非接続状
態にあるかを表示する構成表示手段と、該構成表示手段の表示する前記第２のキヤツシ
ユメモリの非接続状態に応答して、前記データ切
替手段が該非接続キヤツシユメモリの出力データ
を選択することを禁止し、前記第１の接続状態に
あるキヤツシユメモリの出力データを選択するこ
とを許可する切替制御手段と、前記構成表示手段の表示する前記第２のキヤツ
シユメモリの非接続状態に応答して、前記オペラ
ンド取出要求及び前記命令取出要求を前記第１の
接続状態にあるキヤツシユメモリに送出する際の
両要求の競合を検出した場合、命令取出要求、オ
ペランド取出要求の順に設定した優先順位に従
い、両要求を前記第１の接続状態にあるキヤツシ
ユメモリへ送出する要求制御手段とを有し、前記構成表示手段が前記第２のキヤツシユメモ
リの非接続状態を表示する場合、前記第２のキヤ
ツシユメモリを前記データ処理装置に実装しない
状態で前記第１のキヤツシユメモリのみで動作可
能としたデータ処理装置。