JPH0235381A - アドレス・スキャン回路 - Google Patents
アドレス・スキャン回路Info
- Publication number
- JPH0235381A JPH0235381A JP63184537A JP18453788A JPH0235381A JP H0235381 A JPH0235381 A JP H0235381A JP 63184537 A JP63184537 A JP 63184537A JP 18453788 A JP18453788 A JP 18453788A JP H0235381 A JPH0235381 A JP H0235381A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- address
- signal
- lsi
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高密度集積回路において、診断対象である各フリップフ
ロップをスキャンするスキャンアドレス信号を制御する
回路に関し、バーイン時にＩＣチップ内の複数のフリッ
プフロップを一斉に選択して、セット信号とリセット信
号を交互に出力し、ＩＣチップの電力消費を増進させて
チップの初期不良の早期検出を可能ならしめることを目
的とし、 チップ内に割付け、分配されるアドレス信号によりフリ
ップフロップを選択して該ブリップフロップをセットし
あるいはリセットすることによりスキャン・イン、スキ
ャン・アウト動作を行なう了ドレス・スキャン・ブリッ
プフロップを有する集積回路において、複数のフリップ
フロップを同時に選択する手段を設けることにより構成
する。
ロップをスキャンするスキャンアドレス信号を制御する
回路に関し、バーイン時にＩＣチップ内の複数のフリッ
プフロップを一斉に選択して、セット信号とリセット信
号を交互に出力し、ＩＣチップの電力消費を増進させて
チップの初期不良の早期検出を可能ならしめることを目
的とし、 チップ内に割付け、分配されるアドレス信号によりフリ
ップフロップを選択して該ブリップフロップをセットし
あるいはリセットすることによりスキャン・イン、スキ
ャン・アウト動作を行なう了ドレス・スキャン・ブリッ
プフロップを有する集積回路において、複数のフリップ
フロップを同時に選択する手段を設けることにより構成
する。
本発明は高密度集積回路（ＬＳＩ＞の初期不良を早期に
検出しこれを摘出する高密度集積回路バーイン工程に関
し、特にアドレス・スキャン方式のＬＳＩ内の各フリッ
プフロップセント信号とリセット信号を交互に与えてＬ
ＳＩの電力消費を増進させることで、ＬＳＩの不良箇所
を早期に現出せしめることの可能なアドレス・スキャン
回路の制御方式に係る。
検出しこれを摘出する高密度集積回路バーイン工程に関
し、特にアドレス・スキャン方式のＬＳＩ内の各フリッ
プフロップセント信号とリセット信号を交互に与えてＬ
ＳＩの電力消費を増進させることで、ＬＳＩの不良箇所
を早期に現出せしめることの可能なアドレス・スキャン
回路の制御方式に係る。
アドレス・スキャンを利用してＬＳｆの診断を容易にさ
せることは、従来より実施されてきており、主に大型計
算機システムのＥＣＬ素子に採用されてきた。しかしな
がら、最近、ＭＯ８系素子の高速化、高集積化に伴い、
ＭＯＳ系のＬＳｆでもアドレス・スキャンを採用する傾
向にある。
せることは、従来より実施されてきており、主に大型計
算機システムのＥＣＬ素子に採用されてきた。しかしな
がら、最近、ＭＯ８系素子の高速化、高集積化に伴い、
ＭＯＳ系のＬＳｆでもアドレス・スキャンを採用する傾
向にある。
方、ＬＳＩの信頼性を向上せしめるための工程として、
バーイン工程がある。これは、高温度の中に電源を印加
したＬＳＩを一定時間放置することで加速試験を行ない
プロセス上の欠陥を早期に現出せしめることによりＬＳ
Ｉの信頼性を向上せしめるものである。しかしながら、
ＭＯＳ系の素子では、内部回路が動作しないで電源投入
だけの状態では、殆ど電力を消費せず、効果的なバーイ
ンは期待できない。このため、ＬＳＩの人力に適当な信
号を印加してやる必要がある。しかし、ＬＳＩの品種数
が増加するに従い、ＬＳＩ各品種毎に各々異なった人力
を印加することは不可能になる。そこで、スキャンを利
用して内部を動作させることが考えられる。
バーイン工程がある。これは、高温度の中に電源を印加
したＬＳＩを一定時間放置することで加速試験を行ない
プロセス上の欠陥を早期に現出せしめることによりＬＳ
Ｉの信頼性を向上せしめるものである。しかしながら、
ＭＯＳ系の素子では、内部回路が動作しないで電源投入
だけの状態では、殆ど電力を消費せず、効果的なバーイ
ンは期待できない。このため、ＬＳＩの人力に適当な信
号を印加してやる必要がある。しかし、ＬＳＩの品種数
が増加するに従い、ＬＳＩ各品種毎に各々異なった人力
を印加することは不可能になる。そこで、スキャンを利
用して内部を動作させることが考えられる。
以下、このような場合のアドレス・スキャンを利用して
、ＬＳＩ内の各フリップフロップをセントし、また１ノ
セット信号を印加する場合について説明する。アドレス
・スキャン回路の従来例よしては第４図に示すものがあ
る。図において、５０はフリップフロップ群であり、説
明上合計１６個のフリップフロップ（以下ＦＦとも言う
）より構成されているとする。５〕は２人力４出カの２
−４アドレスデコーダであり、列方向のアドレス信号を
出力する。５２は２人力４出カの２−４アドレスデコー
ダであり行方向のアドレス信号を同ＬＳＩへ出力する。
、ＬＳＩ内の各フリップフロップをセントし、また１ノ
セット信号を印加する場合について説明する。アドレス
・スキャン回路の従来例よしては第４図に示すものがあ
る。図において、５０はフリップフロップ群であり、説
明上合計１６個のフリップフロップ（以下ＦＦとも言う
）より構成されているとする。５〕は２人力４出カの２
−４アドレスデコーダであり、列方向のアドレス信号を
出力する。５２は２人力４出カの２−４アドレスデコー
ダであり行方向のアドレス信号を同ＬＳＩへ出力する。
５３は各ＦＦにリセット信号を入力するリセット信号線
、５４は選択されたＦＦにスキャン・イン信号を人力す
るスキャン信号線である。
、５４は選択されたＦＦにスキャン・イン信号を人力す
るスキャン信号線である。
同図において、バーイン工程においては、電源投入状態
にあるＬＳＩを、高温度で一定時間放置している状況で
、各ＦＦにスキャン・イン信号、及びリセット信号を印
加する。このとき、信号を印加すべきＦＦを選択するた
め列方向及び行方向アドレス信号を各２−４アドレスデ
コーダ（５１） 、（５２）より出力する。例えば「ｘ
」が符されたＦＦを選択し、信号を印加するには、アド
レスデコーダ（５１）のΔｌ 、Ａ Ｏ端子を「Ｏ」、
「１」にして出力２を「１」とすると共に、アドレスデ
コーダ（５２）の入力端子Ａ２、Ａ３を「１」、「１」
にして出力３を「１」にすると該当ＦＦが選択される。
にあるＬＳＩを、高温度で一定時間放置している状況で
、各ＦＦにスキャン・イン信号、及びリセット信号を印
加する。このとき、信号を印加すべきＦＦを選択するた
め列方向及び行方向アドレス信号を各２−４アドレスデ
コーダ（５１） 、（５２）より出力する。例えば「ｘ
」が符されたＦＦを選択し、信号を印加するには、アド
レスデコーダ（５１）のΔｌ 、Ａ Ｏ端子を「Ｏ」、
「１」にして出力２を「１」とすると共に、アドレスデ
コーダ（５２）の入力端子Ａ２、Ａ３を「１」、「１」
にして出力３を「１」にすると該当ＦＦが選択される。
ＦＦが選択されたならば、リセット信号、スキャン・イ
ン信号を交互に人力するさ、ＦＦは各信号に応じて動作
する。他のＦＦも同様に、各アドレス信号ダ（５１）、
（５２）より該当ＦＦを選択するアドレス信号を出力し
、ＦＦが選択されたタイミングでリセット信号、スキャ
ン・イン信号をそれぞれ入力することで、ＦＦを動作す
る。このようにして選択されたＦＦがその都度セットさ
れ、また、リセットされることにより、電力を消費する
ことにより、ＬＳＩのエーシングを行ない、また、初期
障害の摘出を行なう。
ン信号を交互に人力するさ、ＦＦは各信号に応じて動作
する。他のＦＦも同様に、各アドレス信号ダ（５１）、
（５２）より該当ＦＦを選択するアドレス信号を出力し
、ＦＦが選択されたタイミングでリセット信号、スキャ
ン・イン信号をそれぞれ入力することで、ＦＦを動作す
る。このようにして選択されたＦＦがその都度セットさ
れ、また、リセットされることにより、電力を消費する
ことにより、ＬＳＩのエーシングを行ない、また、初期
障害の摘出を行なう。
上述したように従来のＬＳＩにおいては、アドレス・ス
キャン方式の場合、−度のりセントでＬＳＩ内の全ての
ＦＦをクリアすることは可能であるが、クリア状態を反
転させるスキャン・イン動作の場合、スキャン・インパ
ルス−発では、選択されたＦＦのみしか状態が変化しな
いので、全ＦＦの状態を一斉に変化させ、ＬＳＩの電力
消費を著しくしてバーインを効果的にするということは
期待できない。そのため、各ＦＦを高速スキャン動作さ
せＬＳＩのパワー上昇を図ろうとする場合、スキャン系
の設計を一般論理回路並みの高速化設計が必要であり、
現実化することには難がある。
キャン方式の場合、−度のりセントでＬＳＩ内の全ての
ＦＦをクリアすることは可能であるが、クリア状態を反
転させるスキャン・イン動作の場合、スキャン・インパ
ルス−発では、選択されたＦＦのみしか状態が変化しな
いので、全ＦＦの状態を一斉に変化させ、ＬＳＩの電力
消費を著しくしてバーインを効果的にするということは
期待できない。そのため、各ＦＦを高速スキャン動作さ
せＬＳＩのパワー上昇を図ろうとする場合、スキャン系
の設計を一般論理回路並みの高速化設計が必要であり、
現実化することには難がある。
この発明は上記のような問題点を解消するためになされ
たもので、簡易な回路構成で複数のＦＦあるいは全ＦＦ
の状態変化を一斉に高速で行ない、効果的なバーインが
期待できるアドレス・スキャン回路を提供することを目
的としている。
たもので、簡易な回路構成で複数のＦＦあるいは全ＦＦ
の状態変化を一斉に高速で行ない、効果的なバーインが
期待できるアドレス・スキャン回路を提供することを目
的としている。
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明はチッ
プ内に割付け、分配されるアドレス信号により、フリッ
プ７０ツブを選択して該フリップフロップをセットしあ
るいはリセットすることによりスキャン・イン、スキャ
ン・アウト動作を行なうアドレス・スキャン・フリップ
フロップを有する集積回路において、複数のフリップフ
ロップを同時に選択する手段を設けたアドレス・スキャ
ン回路である。
載した手段により達成される。すなわち、本発明はチッ
プ内に割付け、分配されるアドレス信号により、フリッ
プ７０ツブを選択して該フリップフロップをセットしあ
るいはリセットすることによりスキャン・イン、スキャ
ン・アウト動作を行なうアドレス・スキャン・フリップ
フロップを有する集積回路において、複数のフリップフ
ロップを同時に選択する手段を設けたアドレス・スキャ
ン回路である。
第１図は本発明の詳細な説明する図であって、ＦＦが１
６個存在し、アドレスデコーダを有する場合で、同時に
全ＦＦを駆動する場合を例に採って示している。同図に
おいて１は１６個ＦＦからなるフリップフロップ群２．
３はアドレスデコーダであり、各アドレスデコーダ２．
３にはそれぞれ２人力４出力のデコーダ回路２ａ、３ａ
とデコーダ出力を制御するデコーダ制御回路２ｂ、３ｂ
を備えている。
６個存在し、アドレスデコーダを有する場合で、同時に
全ＦＦを駆動する場合を例に採って示している。同図に
おいて１は１６個ＦＦからなるフリップフロップ群２．
３はアドレスデコーダであり、各アドレスデコーダ２．
３にはそれぞれ２人力４出力のデコーダ回路２ａ、３ａ
とデコーダ出力を制御するデコーダ制御回路２ｂ、３ｂ
を備えている。
同図において、各アドレスデコーダ２．３に内蔵された
デコーダ制御回路２ａ、３ａのアドレスイネーブル端子
ＡＥが論理” １ ”にクリップされると、デコーダ回
路２ａ、３ａは通常のデコーダのように入力端子Ａ。、
Ａ１及びＡ２、Ａ３に入力された２ビット信号に対応し
た出力を出力端子０〜３のうぢより出力し該当するＦＦ
を選択する。そしてＦＦヘリセｙ）信号及びスキャン・
イン信号を出力し、ＦＦを動作させる。しかして、アド
レスイネーブル端子ＡＥが論理” Ｏ”にクリップされ
ると、デコーダ制御回路２ｂ、３ｂはデコーダ回路２ａ
、３ａに対し、全ての列選択信号で行選択信号とをＬＳ
Ｉへ出力させ、全てのＦＦ （ＦＦｏ−ＦＦ、５）を選
択する。その結果、全てのＦＦが同時にスキャン・イン
動作及びリセット動作を行なう。
デコーダ制御回路２ａ、３ａのアドレスイネーブル端子
ＡＥが論理” １ ”にクリップされると、デコーダ回
路２ａ、３ａは通常のデコーダのように入力端子Ａ。、
Ａ１及びＡ２、Ａ３に入力された２ビット信号に対応し
た出力を出力端子０〜３のうぢより出力し該当するＦＦ
を選択する。そしてＦＦヘリセｙ）信号及びスキャン・
イン信号を出力し、ＦＦを動作させる。しかして、アド
レスイネーブル端子ＡＥが論理” Ｏ”にクリップされ
ると、デコーダ制御回路２ｂ、３ｂはデコーダ回路２ａ
、３ａに対し、全ての列選択信号で行選択信号とをＬＳ
Ｉへ出力させ、全てのＦＦ （ＦＦｏ−ＦＦ、５）を選
択する。その結果、全てのＦＦが同時にスキャン・イン
動作及びリセット動作を行なう。
以上、本発明の原理について、全ＦＦを選択し、同時に
セット、リセットを行なう場合を例に採って説明したが
、本発明は、これに限るものではなく、全ＦＦを複数の
ＦＦの群に分けて各群ごとにセット、リセットを行なう
ような構成を採ることも可能である。
セット、リセットを行なう場合を例に採って説明したが
、本発明は、これに限るものではなく、全ＦＦを複数の
ＦＦの群に分けて各群ごとにセット、リセットを行なう
ような構成を採ることも可能である。
第２図は本発明の一実施例のアドレス・スキャン回路の
構成を示す図である。本アドレス・スキャン回路は、１
本の制御信号により、全てのスキャンアドレス（ＦＦ、
、−ＦＦ、□のアドレス）が選択され、このスキャンア
ドレスによって選択されたＬＳＩチップ内の全ＦＦは１
発のスキャン・インパルスでリセット状態からりセソ）
とは逆の状態に状態遷移できるように構成されている。
構成を示す図である。本アドレス・スキャン回路は、１
本の制御信号により、全てのスキャンアドレス（ＦＦ、
、−ＦＦ、□のアドレス）が選択され、このスキャンア
ドレスによって選択されたＬＳＩチップ内の全ＦＦは１
発のスキャン・インパルスでリセット状態からりセソ）
とは逆の状態に状態遷移できるように構成されている。
尚、本回路は説明を簡素化するた杓、小規模な２−４ア
ドレスデコ一ダ２組による１６個のＦＦのアドレス・ス
キャン回路を示している。
ドレスデコ一ダ２組による１６個のＦＦのアドレス・ス
キャン回路を示している。
第２図において、４は１６個のＦＦ（ＦＦ０．〜Ｆ Ｆ
＋ｓ）から構成されるフリップフロップ群、５は各Ｆ
Ｆの列選択ラインへアドレス信号を出力する２−４アド
レスデコーダ、６は各ＦＦＯ行選択ラインへアドレス信
号を出力する２−４アドレスデコーダである。各２−４
アドレスデコーダ５．６ともＮＡＮＤ素子５ａ−５ｊ２
．６ａ〜６βにより構成されている。７は入力端子（Ａ
Ｅ端子）を論理” Ｏ”にすることで各２４アドレスデ
コーダ５．６の全出力を論理゛０″゛にし、全てのＦＦ
を選択させるＡＮＤゲートである。尚、本回路では図示
されていないが、スキャン・イン信号とリセット信号は
全てのＦＦに分配されており、更にスキャン・イン信号
はＦＦ内部でスキャンアドレス信号にてゲートインされ
る。
＋ｓ）から構成されるフリップフロップ群、５は各Ｆ
Ｆの列選択ラインへアドレス信号を出力する２−４アド
レスデコーダ、６は各ＦＦＯ行選択ラインへアドレス信
号を出力する２−４アドレスデコーダである。各２−４
アドレスデコーダ５．６ともＮＡＮＤ素子５ａ−５ｊ２
．６ａ〜６βにより構成されている。７は入力端子（Ａ
Ｅ端子）を論理” Ｏ”にすることで各２４アドレスデ
コーダ５．６の全出力を論理゛０″゛にし、全てのＦＦ
を選択させるＡＮＤゲートである。尚、本回路では図示
されていないが、スキャン・イン信号とリセット信号は
全てのＦＦに分配されており、更にスキャン・イン信号
はＦＦ内部でスキャンアドレス信号にてゲートインされ
る。
次に上記構成に基づいて本実施例の動作について説明す
る。ＬＳＩを構成する各ＦＦを通常のアドレス・スキャ
ンによって診断する場合は、ＡＮＤ回路７のＡＥ端子を
論理” １ ”にクリップする。これにより各２−４ア
ドレスデコーダ５．６はアドレスライン入力端子Ａ。Ｘ
Ａ１及びＡ２、Ａ３に入力された２値数に応じた、行選
択ライン及び列選択ラインに論理” ｏ ”を乗せ、ス
キャンアドレスＡ。−Ａ３に対応するＦＦを選択する。
る。ＬＳＩを構成する各ＦＦを通常のアドレス・スキャ
ンによって診断する場合は、ＡＮＤ回路７のＡＥ端子を
論理” １ ”にクリップする。これにより各２−４ア
ドレスデコーダ５．６はアドレスライン入力端子Ａ。Ｘ
Ａ１及びＡ２、Ａ３に入力された２値数に応じた、行選
択ライン及び列選択ラインに論理” ｏ ”を乗せ、ス
キャンアドレスＡ。−Ａ３に対応するＦＦを選択する。
例えば、Ｆ Ｆ ＋ｓを選択し第３図に示すようにリセ
ット信号とスキャン・イン信号の双方を交互に人力し、
ＦＦ、３を０Ｎ１０ ＦＦ動作させるには、アドレスラ
イン入力端子Ａ。
ット信号とスキャン・イン信号の双方を交互に人力し、
ＦＦ、３を０Ｎ１０ ＦＦ動作させるには、アドレスラ
イン入力端子Ａ。
を′０″にＡ１を′１″にするとともに、Ａ２、八〇の
双方を“１″とすると、ＮＡＮＤゲート５Ｊと６βが０
゛となり、Ｆ Ｆ 、３が選択される。
双方を“１″とすると、ＮＡＮＤゲート５Ｊと６βが０
゛となり、Ｆ Ｆ 、３が選択される。
一方、全てのＦＦを選択し、−斉に０Ｎ１０ＦＦ動作さ
せるバーイン時には、ＡＮＤ回路７のＡＥ端子を論理゛
０′″にクリップする。これにより、２−４アドレスデ
コーダ５を構成するＮＡＮＤゲート５ｅ〜５ｈの出力は
全て１′。
せるバーイン時には、ＡＮＤ回路７のＡＥ端子を論理゛
０′″にクリップする。これにより、２−４アドレスデ
コーダ５を構成するＮＡＮＤゲート５ｅ〜５ｈの出力は
全て１′。
となることでＮＡＮＤゲート５１〜５Ｉの出力は全て′
０″となってＦ Ｆ ｏｏ” Ｆ Ｆ １ｓの行選択ラ
インは”０″゛となる。又、２−４アドレスデコーダ６
を構成するＮＡＮＤゲート６ｅ〜６ｈの出力も全て“１
″となることでＮＡＮＤゲート６１〜６１の出力は全て
０”となってＦＦ。。〜Ｆ Ｆ 、３の列選択ラインは
０′″となる。このように全ての行及び列選択ラインが
０”となることで、全てのＦＦはスキャン・インが有効
な状態になる。またこの状態でリセット信号とスキャン
・イン信号の双方を交互に入力すると、全てＯＦＦは同
時にＯＮ１０ Ｆ Ｆ動作するので、ＬＳＩの効果的な
バーインが期待できる。
０″となってＦ Ｆ ｏｏ” Ｆ Ｆ １ｓの行選択ラ
インは”０″゛となる。又、２−４アドレスデコーダ６
を構成するＮＡＮＤゲート６ｅ〜６ｈの出力も全て“１
″となることでＮＡＮＤゲート６１〜６１の出力は全て
０”となってＦＦ。。〜Ｆ Ｆ 、３の列選択ラインは
０′″となる。このように全ての行及び列選択ラインが
０”となることで、全てのＦＦはスキャン・インが有効
な状態になる。またこの状態でリセット信号とスキャン
・イン信号の双方を交互に入力すると、全てＯＦＦは同
時にＯＮ１０ Ｆ Ｆ動作するので、ＬＳＩの効果的な
バーインが期待できる。
以上説明したように、本発明によるアドレス・スキャン
回路によれば、簡易な回路構成によ１てＬＳＩを構成す
る全ての７リツプ７０ツブを同時にリセット信号からス
キャン・イン状態に状態遷移できるため、バーイン工程
において、ＬＳＩの電力消費を著しくしてＬＳＩの初期
不良を早期に摘出することが可能になると言う利点があ
る。
回路によれば、簡易な回路構成によ１てＬＳＩを構成す
る全ての７リツプ７０ツブを同時にリセット信号からス
キャン・イン状態に状態遷移できるため、バーイン工程
において、ＬＳＩの電力消費を著しくしてＬＳＩの初期
不良を早期に摘出することが可能になると言う利点があ
る。
第１図は本発明の詳細な説明する図、第２図は本発明の
一実施例を示す図、第３図は実施例の動作を説明するタ
イムチャート、第４図は従来のアドレス・スキャン回路
を示す図である。 １・・・・・・フリップ７０ツ’７’ 群、Ｆ Ｆ ｏ
ｏ−Ｆ Ｆ 、ｓ・・・・・・フリップフロツプ、２．
３．５．６・・・・・・アドレスデコーダ、２ｂ、３ｂ
・・・・・・デコーダ制御回路。
一実施例を示す図、第３図は実施例の動作を説明するタ
イムチャート、第４図は従来のアドレス・スキャン回路
を示す図である。 １・・・・・・フリップ７０ツ’７’ 群、Ｆ Ｆ ｏ
ｏ−Ｆ Ｆ 、ｓ・・・・・・フリップフロツプ、２．
３．５．６・・・・・・アドレスデコーダ、２ｂ、３ｂ
・・・・・・デコーダ制御回路。
Claims (1)
- チップ内に割付け、分配されるアドレス信号により、フ
リップフロップを選択して該フリップフロップをセット
しあるいはリセットすることによりスキャン・イン、ス
キャン・アウト動作を行なうアドレス・スキャン・フリ
ップフロップを有する集積回路において、複数のフリッ
プフロップを同時に選択する手段を設けたことを特徴と
するアドレス・スキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184537A JPH0235381A (ja) | 1988-07-26 | 1988-07-26 | アドレス・スキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184537A JPH0235381A (ja) | 1988-07-26 | 1988-07-26 | アドレス・スキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235381A true JPH0235381A (ja) | 1990-02-05 |
Family
ID=16154937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184537A Pending JPH0235381A (ja) | 1988-07-26 | 1988-07-26 | アドレス・スキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235381A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361331A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1988
- 1988-07-26 JP JP63184537A patent/JPH0235381A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04361331A (ja) * | 1991-06-07 | 1992-12-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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