JPS6142934A - 試験回路を有する半導体集積回路 - Google Patents

試験回路を有する半導体集積回路

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JPS6142934A
JPS6142934A JP59165449A JP16544984A JPS6142934A JP S6142934 A JPS6142934 A JP S6142934A JP 59165449 A JP59165449 A JP 59165449A JP 16544984 A JP16544984 A JP 16544984A JP S6142934 A JPS6142934 A JP S6142934A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレイのように周期的構造を有する半
導体集積回路に関し、外部ピンにつながらない内部ゲー
トの動作状態も試験できるように烹るシのである。
〔従来、の技術〕
大規模半導体集積回路（ＬＳｆ）において、外部ピンに
直接接続されていない内部ゲートの動作状態を観察する
ことは難しく、集積度が上がるにつれて外部ピンに接続
されない内部ゲートが増えてくるから試験は益々困難に
なる。
Ｌ　Ｓ　Ｓ、Ｄ　（Ｌｅｖｅｌ　５ｅｎｓｉｔｉｖｅ　
５ｃａｎ　Ｄｅｓｉｇｎ　）法はスキャン論理で内部ゲ
ートの動作状態を観察しようとするもので、チップ内の
フリップフロップを順に蝉続してシフトレジスタを構成
可能とし、このシフトレジスタに外部からデータを与え
て各７リツプフロツプに所望の１．０状態をとらせ（こ
れが入力データになる）、か＼る状態でシフトレジスタ
を解いて各フリップフロップをそれぞれ本来の回路へ復
帰させ、集積回路を動作させ、各フリップフロップにそ
のときの状態をとらせ（これが出力データになる）、再
びシフトレジスタを構成させ、シフト動作で各フリップ
フロップの状態つまり内部状態を外部へ取出す。
〔発明が解決しようとする問題点〕
しかしながらか＼るＬＳＳＤ法には次の欠点がある。
（１）論理設計段階で本来必要な論理機能と関係のない
スキャン用（試験用）の回路を組込まねばならず、論理
設計の負担を増大させる。
（２）各フリップフロップ（Ｆ　Ｆ）に、Ｊ−に型、Ｄ
型などの回路構成の他に、シフトレジスタを構成させる
べくデータのスキャンイン、スキ中ンアウトを行なうゲ
ートを追加するため、構造が複雑になる。
（３）本来の信号ラインの他にスキャンルート構成用の
信号線が必要になる。このため品種毎に行う配線数が増
え、計算機の負担が増大する。
（４）観察の単位がフリップフロップであり、ゲート単
位での観察ができない。
（５）試験はテストパターンで行なうので、製品として
のチップ内部ゲートの動作状態の観察ができない。本発
明は上述した各点を改善しようとするものである。
〔問題点を解決するための手段〕
本発明は、多数のゲートをマトリクス状に配列した半導
体集積回路において、ゲートセルアレイの行方向に試験
用の行選択線を、また列方向に試験用の列読出線を配設
し、該行選択線と列読出線の各交叉部には、咳行選択線
で制御されそして対応するゲートセルの出力端と列読出
線との間を接離するスイッチ素子を設け、更に試験時に
は行選択線の１つを順次選択して前記スイッチ素子をオ
　。
ンにし非試験時にはいずれの行選択線も選択しないで全
スイッチ素子をオフ状態にするリングカウンタを設け、
列読出線には外部へ読出データを出力する出力回路を設
けたことを特徴とするものである。
〔作用〕
ＬＳＩには周期的構造を有するものがあり、ゲートアレ
イはその代表的なものである。ゲートアレイは予め半導
体基板に多数の半完成状態のゲートセルをマトリクス状
に分離形成しておき、ユーザーからのオーダーに応じて
適宜配線して完成品とするものである。各ゲートセルは
縦、横に整然と配列されているから、試験用のスイッチ
素子、行選択リングカウンタ、列読出線用出力回路から
なる試験回路はメーカ一段階で半導体基板にペースパタ
ーンとして形成しておくことができ、ＬＳＩの論理設計
には格別考慮する必要がないので、該設計を複雑にする
ことはない。またリングカウンタに対しては外部からシ
フ斗クロックを入力するだけで、データ出力は出力回路
により全ての列読出線に対して共通に行なえるのでビン
数増加は少ない。以下実施例を参照しながら構成、作用
を詳細に説明する。
〔実施例〕
第１図は本発明の一実施例を示すブロック図で、１はゲ
ートアレイ型ＬＳＩチップ、２は該チップ上にマトリク
ス状に配列された多数のゲートセルである。これらのゲ
ートセル相互間の配線はユーザーからのオーダーにより
行なわれ、図面では示していない。か＼るゲートアレイ
に対し本発明ではゲートセルアレイの行、列方向に沿っ
て複数本の行選択線３と複数本の列読出線４を、電源配
線などと共に形成し、更に各行選択線３と各列読出線４
との交差部にスイッチ素子５を設けて任意のゲートセル
２の出力端を列読出線４に接続できるようにする。そし
て、行選択線を１本ずつ順次選択できるようにチップの
適所例えば図示のようにチップ左辺部に行選択リングカ
ウンタ６を設けると共に、列読出線４を１本ずつ順次選
択できるように出力回路８をチップの適所例えば図示の
ようにチップ下辺部に設ける。出力回路は列選択リング
カウンタ７とデータセレクタ（マルチプレクサ）８で構
成し、このリングカウンタの出力でデータセレクタを制
御して任意の１本の列読出線４がモニタ出力端１１に接
続されるようにする。従ってこのチップ１に必要な外部
ピンは、カウンタ６に対する行選択クロック用のビン９
と、カウンタ７に対する列選択クロック用のピン１０．
それにモニタ出力用のピン１１だけ−でよく、ＬＳＩと
して外部端子ピンをそれ程増加させることがない。なお
、スイッチ素子５は非試験時には全てオフ状態であるの
が好ましく、このようにすると試験回路はチップ内輪理
回路から切り離され、該論理回路の動作に悪影響を与え
ることがない。このためにはカウンタ６．７を非試験時
にリセットする必要があり、そのためのリセット信号を
外部から入力すればそのピンも必要になる。しかし、こ
のリセット信号は両りロンクを共にＨ（ハイ）、あるい
は共にＬ（ロー）に固定し、これを内部的に検出して発
生することもできるので、この場合には専用のピンは不
要である。
チップ内ゲートの出力を外部へ取出す操作を説明するに
、リングカウンタ６に行選択クロックを入力すると、該
クロックを入力する毎にリングカウンタ６の１出力位置
がシフトし、これによって行選択線３が同時には１つの
み順次選択される。
１本の行選択線３が選択されるとそれに接続された全て
のスイッチ素子５がオンになってその行方向のゲートセ
ル２の出力と同時に全ての列選択線４上に与える。デー
タセレクタ８はこのうちの１本の列選択線４をモニタ出
力端１１へ接続する。
どの列選択線４をモニタ出力端へ接続する（選択する）
かはリングカウンタ７の出力による。従って例えば行選
択リングカウンタ６の出力状態を固定して列選択リング
カウンタ７の出力状態を一巡させれば１本の行選択線３
に沿って配列されたゲートセル２の全部からのデータを
読み出すことができ、逆に列選択リングカウンタ７の出
力状態を固定して行選択リングカウンタ６の出力状態を
一巡させれば、１本の列選択線４に沿って配列されたゲ
ートセル２の全部からのデータを読み出すことができる
。勿論、両カウンタの値を固定しておけば交点のゲート
セル２からのデータだけを本来の論理回路の時系列に沿
って読み出すことができ、また他の方法も種々考えられ
る。
第２図〜第４図は具体例で、第２図（ａ）はバイポーラ
型ＬＳＩへの通用例である。スイッチ素子５はｎｐｎｌ
−ランジスタＴとベース抵抗Ｒの２素子からなるが、実
際には同図（ｂ）に示すように抵抗ＲはトランジスタＴ
のベース拡散領域Ｂを延長するだけで形成されるので、
パターン的には１素子である。この（ｂ）図でＥはエミ
ッタ領域、Ｂはベース領域、Ｃはコレクタ領域である０
行選択リングカウンタ６の出力段は各行選択線毎に抵抗
Ｒ１、トランジスタＴ　ＩｓダイオードＤｒ、）ランジ
スタＴ２の直列回路からなり（ＴＴＬの出力段）、トラ
ンジスタＴ＋がオンすれば選択（１出力）、トランジス
タＴ２がオフすれば非選択（Ｏ出力）となる。セレクタ
８は各判読出線毎にトランジスタＴ３等を備え、その１
つが列選択リングカウンタ７（図示せず）の出力で動作
可能になる。
第３図はこの部分を詳細に示す回路図で、全てのトラン
ジスタＴ３のコレクタは共通のデータ線１２を介して出
力バッファ１３の入力端に接続される。各トランジスタ
Ｔ３のベースとリングカウンタ７の出力端子１４との間
には、スイッチ素子５のトランジスタＴ及びトランジス
タＴ３と共にナントゲートを構成するトランジスタＴ４
が接続され、出力端子１４がＬ（非選択）のときにはト
ランジスタＴ４がオンになってトランジスタＴ３を強制
的にオフにする。これに対し出力端子１４がＨ（選択）
になるとトランジスタＴ４はオフし、トランジスタＴ３
は選択されたスイッチ素子５のトランジスタＴを通して
ゲート２の出力データの１．０に応じてオン、オフする
。即ちゲート２の出力がＨならＴ３はオン、Ｌならオフ
であり、データ線１２は前者のときり、後者のときＨで
ある。
出力バッファ１３はこのデータ線１２上のＨ９Ｌレベル
に応じて出力レベルをり、Ｈにし、これをモニタ出力と
する。
第４図はＭＯＳ型のＬＳＩに通用した例を示す。
この場合のスイッチ素子５は１素子のＭＯＳ）ランジス
タＱだけで構成でき、またリングカウンタ６の出力段は
ＭＯＳ）ランジスタＱ１．Ｑ２によるＣＭＯＳインバー
タでよい。
第５図は行選択または列選択に使用されるリングカウン
タの具体例で、＋８）は複数段（本例では４段）のＤ型
ＦＦ２１〜２４をシリーズに接続し、各段のＱ出力で行
または列の選択を行なう。最終段２４のＱ出力はオアゲ
ート２６を介して初段２１のＤ入力に帰還し、全段のＱ
出力のアンドをゲート２５でとり、オアゲート２６を介
してこれも初段２１のＤ入力へ帰還し、各段を共通のク
ロックで駆動する。本発明で使用するリングカウンタは
オール０の出力状態が必要であり　（通常のリングカウ
ンタは１つのみ１で残りが０）、これはクリア端子ＣＲ
に共通にクリア信号（前述のリセット信号）を入力する
ことにより得られる。このときＦＦ２１〜２４のＱ出力
はオール１であるから、アンドゲート２５はｌを出力し
、これをオアゲート２６を介して初段２工のＤ入力に与
えている。
この状態でクロックを入力すると初段２１のＱ出力が１
になり、アンドゲート２５の出力は０になる。このとき
次段２２〜最終段２４のＱ出力は０であるから、リング
カウンタの出力状態は１０００となり、以後クロックが
入る毎に１が右方ヘシフｌ−して行く。これを示したの
が、（Ｃ）の状態遷移図である。どの状態でもリセット
すればオールＯになり、このリセット状態でクロックが
入ればカウントが１０００から開始され、リセットしな
い限り１０００．０１００，００１０，０００１を連環
する。
第５図（ｂｌはアンドゲート２５の代りに“１”発生用
のＦ　Ｆ　２７を用いたリングカウンタの他の構成例で
ある。本例ではプリセット信号によってＦＦ２１〜２４
をオール０にセットし、同時にＦＦ２７に１をプリセッ
トして、これをオアゲート２６を介してＦＦ２１のＤ入
力に与える。そして、次にクロックが入るとＦＦ２７の
Ｑ出力はＬ固定のＤ入力によってＯにもどり以後、クロ
ックを続けて入れることにより（Ｃ１で示す状態遷移が
行われる。
第６図は本発明の他の実施例を示すブロック図である。
本例は全てのゲートセルを例えば４ブロツクに領域分割
して扱うようにしたものである。
このため行選択リングカウンタは上半分に対するものＣ
ＴＲＩと下半分に対するものＣＴＲｎが用意され、また
セレクタＳＥＬ　＋〜５ＥＬａと列選択リングカウンタ
ＣＴＲ＋〜ＣＴＲａは各ブロックに対応して設けられる
。このようにすると全領域をカバーする行選択のクロッ
ク数は第１図の１／２で済み、また列選択のクロック数
も１／２で済む。従って、全ゲートスキャンに要する時
間は１／４に短縮される。代りに外部ビンはモニタ出力
用に３本増加する。３１〜３３は増加したモニタ出力用
のピンである。か−る構成をとると各ブロック毎に１セ
ル、全体として４セルの動作を同時に観察できる。
尚、以上の説明は列方向の選択を行なう出力回路にリン
グカウンタとセレクタの組を用いる場合について説明し
たが、この部分を列数に等しいビ・７ト数のシフトレジ
スタ（パラレルイン、シリアルアウト型）に置き換え、
必要なモニタ出力を順次シフトアウトするようにしても
よい。
〔発明の効果〕
以上述べた試験回路を備える本発明の半導体集積回路に
は次の利点がある。
＋１１従来のスキャン法とは異なり、フリップフロップ
単位ではなく各ゲート単位で観察できる。また、チップ
内の任意のゲートが観察できるので、良否判定試験だけ
でなく不良調査にも有力な手段となる。特に、チップ内
の１ゲートを選択し、その状態で製品を動作させること
によりチップ内ゲートの動作状態が観察できる。
（２）リングカウンタの代りにアドレスデコーダを用い
る従来のアドレススキャン方式に比しクロックだけを入
力するのでテスト用ビン数が少な（て済み、またチップ
内におけるデコード論理も簡単である。
（３）行と列で選択するためＬＳＳＤ法のように全ゲー
トをシリアルスキャンする必要がなく、選択クロックの
パルス数が少なくて済む。
（４）全スイッチ素子をオフにした非選択状態では試験
回路が本来の回路に対して与える影響（動作特性も含む
）が極めて少ない。これは各ゲートの出力にスイッチ素
子がつながるだけであるからであり、またこのためにユ
ーザーの論理設計時に試験回路のことを全く考慮する必
要はない。
（５）本試験回路は全てに共通な固定パターンで良いの
で、電源配線同様にマスターパターンによって形成でき
る。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図〜
第４図はその具体例を示す回路図、第５図はリングカウ
ンタの説明図、第６図は本発明の他の実施例を示すブロ
ック図である。 図中、１はＬＳＩチップ、２はゲートセル、３は行選択
線、４は列読出線、５はスイッチ素子、６は行選択リン
グカウンタ、７は列選択リングカウンタ、８はデータセ
レクタ、９．１０は外部クロック端子、１１．３１〜３
３はモニタ出力端子である。

Claims (2)

    【特許請求の範囲】
  1. （１）多数のゲートをマトリクス状に配列した半導体集
    積回路において、ゲートセルアレイの行方向に試験用の
    行選択線を、また列方向に試験用の列読出線を配設し、
    該行選択線と列読出線の各交叉部には、該行選択線で制
    御されそして対応するゲートセルの出力端と列読出線と
    の間を接離するスイッチ素子を設け、更に試験時には行
    選択線の１つを順次選択して前記スイッチ素子をオンに
    するリングカウンタを設け、列読出線には外部へ読出デ
    ータを出力する出力回路を設けたことを特徴とする試験
    回路を有する半導体集積回路。
  2. （２）前記リングカウンタは、非試験時にはいずれの行
    選択線も選択しないで全スイッチ素子をオフ状態にする
    ことを特徴とする特許請求の範囲第１項記載の半導体集
    積回路。
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