JPH023541B2 - - Google Patents
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- JPH023541B2 JPH023541B2 JP55141342A JP14134280A JPH023541B2 JP H023541 B2 JPH023541 B2 JP H023541B2 JP 55141342 A JP55141342 A JP 55141342A JP 14134280 A JP14134280 A JP 14134280A JP H023541 B2 JPH023541 B2 JP H023541B2
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- JP
- Japan
- Prior art keywords
- gaas
- mask material
- layer
- photoresist
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はPn接合ゲート型電界効果トランジス
タの製造方法に関する。Siに比べ５〜６倍の電子
移動度を有するGaAsは、その高速性に着目さ
れ、最近GaAsを材料とした集積回路の研究開発
が各所で行われている。
タの製造方法に関する。Siに比べ５〜６倍の電子
移動度を有するGaAsは、その高速性に着目さ
れ、最近GaAsを材料とした集積回路の研究開発
が各所で行われている。
従来、GaAs集積回路のインバータにはGaAs
表面に金属ゲートを設けてなるシヨツトキーゲー
ト型FET（電界効果トランジスタ）が使われてい
る。しかし、ゲート金属とGaAs表面とのシヨツ
トキー接合による拡散電位は、ゲート金属の種類
によらず、約0.7Vと一定で、それ程大きな値は
得られないのが現状である。従つて、論理振幅の
上限がゲート接合の拡散電位により制限されるノ
ーマリオフ型集積回路の場合、シヨツトキーゲー
ト型FETでは、論理振幅が充分にとれず、雑音
余裕度の面で、好ましくないと言う欠点があつ
た。
表面に金属ゲートを設けてなるシヨツトキーゲー
ト型FET（電界効果トランジスタ）が使われてい
る。しかし、ゲート金属とGaAs表面とのシヨツ
トキー接合による拡散電位は、ゲート金属の種類
によらず、約0.7Vと一定で、それ程大きな値は
得られないのが現状である。従つて、論理振幅の
上限がゲート接合の拡散電位により制限されるノ
ーマリオフ型集積回路の場合、シヨツトキーゲー
ト型FETでは、論理振幅が充分にとれず、雑音
余裕度の面で、好ましくないと言う欠点があつ
た。
また、ノーマリ・オフ型集積回路では半導体動
作結晶層の厚さは、ゲート接合による拡散電位の
平方根に比例することから拡散電位が小さい場合
それだけ半導体動作結晶層をうすく形成しなけれ
ばならず、このことは素子製作上難かしい問題で
あり、従つて、歩留りの上からも好ましくないと
言う欠点があつた。更に、シヨツトキーゲート型
FETでは、ゲート金属が接触する半導体表面に
シヨツトキー接合面が形成されるため、シヨツト
キー接合面のドレイン端で電界集中がおこりやす
く、ゲート逆方向の降伏電圧を高くできないとい
う欠点もあつた。
作結晶層の厚さは、ゲート接合による拡散電位の
平方根に比例することから拡散電位が小さい場合
それだけ半導体動作結晶層をうすく形成しなけれ
ばならず、このことは素子製作上難かしい問題で
あり、従つて、歩留りの上からも好ましくないと
言う欠点があつた。更に、シヨツトキーゲート型
FETでは、ゲート金属が接触する半導体表面に
シヨツトキー接合面が形成されるため、シヨツト
キー接合面のドレイン端で電界集中がおこりやす
く、ゲート逆方向の降伏電圧を高くできないとい
う欠点もあつた。
一方、GaAs材料からなるPn接合による拡散電
位は約1.3Vとシヨツトキー接合の場合と比較し
て大きく、この特徴に着目してPn接合をゲート
接合に利用したFETも考えられている。
位は約1.3Vとシヨツトキー接合の場合と比較し
て大きく、この特徴に着目してPn接合をゲート
接合に利用したFETも考えられている。
第１図はPn接合をゲート接合に利用したFET
の従来の製造方法について説明するための図で、
ａ〜ｆは各主要工程における素子断面図を表わし
ている。第１図ａにおいて半絶縁性GaAs基板１
上に高抵抗性GaAs結晶層２およびｎ形GaAs動
作結晶層３を連続的に気相エピタキシヤル成長さ
せ更に動作結晶層３上に図形化されたホトレジス
ト４をマスクにメサエツチングを行い、しかる後
ホトレジスト４を適当な溶剤により除去する。そ
して第１図ｂにおいて、メサカツトされた半導体
ウエハ上全面に不純物拡散用マスク材料である
SiO2膜５を形成、しかる後にSiO2膜５上にホト
レジスト６により所要のパターンを図形化し、ホ
トレジスト６をマスクにSiO2膜５に選択エツチ
ングを施し、窓開けを行う。そして第１図ｃに示
す如く、ホトレジスト６を、適当な溶剤により除
去した後、SiO2膜５に形成された窓を介してＰ
形不純物、例えばZn等をGaAs動作結晶層３内に
拡散する。次いで、第１図ｄにおいて、上記ウエ
ハ上全面にゲート用金属７を蒸着する。そしとホ
トレジスト８により、所要のゲート電極用パター
ンを、金属７上に図形化し、ホトレジスト８をマ
スクに金属７を不要部分をエツチング除去する。
の従来の製造方法について説明するための図で、
ａ〜ｆは各主要工程における素子断面図を表わし
ている。第１図ａにおいて半絶縁性GaAs基板１
上に高抵抗性GaAs結晶層２およびｎ形GaAs動
作結晶層３を連続的に気相エピタキシヤル成長さ
せ更に動作結晶層３上に図形化されたホトレジス
ト４をマスクにメサエツチングを行い、しかる後
ホトレジスト４を適当な溶剤により除去する。そ
して第１図ｂにおいて、メサカツトされた半導体
ウエハ上全面に不純物拡散用マスク材料である
SiO2膜５を形成、しかる後にSiO2膜５上にホト
レジスト６により所要のパターンを図形化し、ホ
トレジスト６をマスクにSiO2膜５に選択エツチ
ングを施し、窓開けを行う。そして第１図ｃに示
す如く、ホトレジスト６を、適当な溶剤により除
去した後、SiO2膜５に形成された窓を介してＰ
形不純物、例えばZn等をGaAs動作結晶層３内に
拡散する。次いで、第１図ｄにおいて、上記ウエ
ハ上全面にゲート用金属７を蒸着する。そしとホ
トレジスト８により、所要のゲート電極用パター
ンを、金属７上に図形化し、ホトレジスト８をマ
スクに金属７を不要部分をエツチング除去する。
しかる後に第１図ｅにおいて上記ウエハをホト
レジスト８の適当な溶剤中に浸漬し、ホトレジス
ト８を除去する。そして、再び上記ウエハ上にホ
トレジスト９により、所要のパターンを図形化
し、このホトレジスト９をマスクにSiO2膜５を
再度、選択的にエツチング除去する。最後に第１
図ｆにおいて上記ウエハ全面にオーミツク電極用
金属、例えばAuGe／Niを蒸着し、しかる後に上
記ウエハを再びホトレジストの適当な溶剤中に浸
漬してリフトオフさせ、更に必要であれば、第１
図ｅの工程においてエツチングされずに残つてい
るSiO2膜５を、エツチング除去した後、熱処理
を施すことによりオーミツク性電極を形成し、ソ
ース・ドレイン電極１０を得る。
レジスト８の適当な溶剤中に浸漬し、ホトレジス
ト８を除去する。そして、再び上記ウエハ上にホ
トレジスト９により、所要のパターンを図形化
し、このホトレジスト９をマスクにSiO2膜５を
再度、選択的にエツチング除去する。最後に第１
図ｆにおいて上記ウエハ全面にオーミツク電極用
金属、例えばAuGe／Niを蒸着し、しかる後に上
記ウエハを再びホトレジストの適当な溶剤中に浸
漬してリフトオフさせ、更に必要であれば、第１
図ｅの工程においてエツチングされずに残つてい
るSiO2膜５を、エツチング除去した後、熱処理
を施すことによりオーミツク性電極を形成し、ソ
ース・ドレイン電極１０を得る。
このPn接合をゲート接合に利用したFETによ
り構成したノーマリ・オフ型集積回路はPn接合
による拡散電位が約1.3Vと高く、大きな論理振
幅が得られることから雑音余裕度の面で有利であ
り、更にPn接合自体が半導体結晶層内部に形成
されることや、接合の拡散電位が高い分だけ接合
空乏層も深く形成されること等から、半導体動作
結晶層の厚さを厚くすることができるため、素子
製作が容易になり、歩留りの面でも有利である。
またPn接合面が半導体結晶層内部に湾曲状に形
成されることはゲート逆方向耐圧も大きくでき信
頼性の面でも好ましいと言える。
り構成したノーマリ・オフ型集積回路はPn接合
による拡散電位が約1.3Vと高く、大きな論理振
幅が得られることから雑音余裕度の面で有利であ
り、更にPn接合自体が半導体結晶層内部に形成
されることや、接合の拡散電位が高い分だけ接合
空乏層も深く形成されること等から、半導体動作
結晶層の厚さを厚くすることができるため、素子
製作が容易になり、歩留りの面でも有利である。
またPn接合面が半導体結晶層内部に湾曲状に形
成されることはゲート逆方向耐圧も大きくでき信
頼性の面でも好ましいと言える。
しかし、従来方法によれば、第１図ｃにおいて
Zn等の不純物を拡散させるとき、不純物の横方
向の拡がりが、深さ方向と比較して４〜５倍と大
きく、かつ、不純物の選択拡散用マスク材料、例
えばSiO2と半導体表面との界面の問題や不純物
選択拡散用マスク材料形成の前処理等に依存して
いるため、横方向の拡がりを再現性よく抑えた
Pn接合の形成は難かしく、従つて、FETの短ゲ
ート化が実現されず、高速動作が得られないと言
う欠点があつた。
Zn等の不純物を拡散させるとき、不純物の横方
向の拡がりが、深さ方向と比較して４〜５倍と大
きく、かつ、不純物の選択拡散用マスク材料、例
えばSiO2と半導体表面との界面の問題や不純物
選択拡散用マスク材料形成の前処理等に依存して
いるため、横方向の拡がりを再現性よく抑えた
Pn接合の形成は難かしく、従つて、FETの短ゲ
ート化が実現されず、高速動作が得られないと言
う欠点があつた。
本発明の目的は上記欠点を除去し、Pn接合型
ゲート形成の際の不純物の横方向の拡がりを、深
さ方向と同程度に抑え、ゲート長の短かいPn接
合ゲート型電界効果トランジスタの製造方法を提
供することにある。
ゲート形成の際の不純物の横方向の拡がりを、深
さ方向と同程度に抑え、ゲート長の短かいPn接
合ゲート型電界効果トランジスタの製造方法を提
供することにある。
本発明によれば、高抵抗性GaAs結晶上の
GaAs動作結晶層をメサカツトする工程と、該
GaAs動作結晶層上全面に不純物選択拡散用マス
ク材料を形成する工程と、該不純物選択拡散用マ
スク材料を第１のホトレジスト等のマスク材料を
用いて選択エツチングしてゲート部の窓開けを施
す工程と、第１のホトレジスト等のマスク材料を
除去する工程と、窓開けされた前記不純物選択核
散用マスク材料上全面にGaAs動作結晶層とは逆
の導電型不純物を高濃度に含む多結晶GaAs層を
形成する工程と、該多結晶GaAs層上に少なくと
も前記窓開けされた領域を覆い且つ前記窓開けよ
り広い幅を有するホトレジストからなる第２のマ
スクを形成し、該第２のマスクを用いて前記多結
晶GaAs層ならびに前記不純物選択拡散用マスク
材料を選択エツチングする工程と、該第２のホト
レジスト等のマスク材料を除去した後、第３ホト
レジスト等のマスク材料を用いてGaAs動作結晶
層上の前記不純物選択拡散用マスク材料をすべて
除去し、断面Ｔ字状の多結晶GaAs層を残存させ
る工程と、第３のホトレジスト等のマスク材料を
除去した後、前記多結晶GaAs層からGaAs動作
結晶層中に不純物を拡散させる工程と前記多結晶
GaAs層をマスクとしてオーミツク電極用金属を
GaAs動作層３上に蒸着し、ソースおよびドレイ
ン電極を形成する工程と高抵抗性GaAs結晶上の
前記不純物選択拡散用マスク材料を除去すること
により、不純物選択拡散用マスク材料上の前記多
結晶GaAs層および該多結晶GaAs層上の前記オ
ーミツク電極用金属を除去する工程とを含むこと
を特徴とするPn接合ゲート型電界効果トランジ
スタの製造方法が得られる。
GaAs動作結晶層をメサカツトする工程と、該
GaAs動作結晶層上全面に不純物選択拡散用マス
ク材料を形成する工程と、該不純物選択拡散用マ
スク材料を第１のホトレジスト等のマスク材料を
用いて選択エツチングしてゲート部の窓開けを施
す工程と、第１のホトレジスト等のマスク材料を
除去する工程と、窓開けされた前記不純物選択核
散用マスク材料上全面にGaAs動作結晶層とは逆
の導電型不純物を高濃度に含む多結晶GaAs層を
形成する工程と、該多結晶GaAs層上に少なくと
も前記窓開けされた領域を覆い且つ前記窓開けよ
り広い幅を有するホトレジストからなる第２のマ
スクを形成し、該第２のマスクを用いて前記多結
晶GaAs層ならびに前記不純物選択拡散用マスク
材料を選択エツチングする工程と、該第２のホト
レジスト等のマスク材料を除去した後、第３ホト
レジスト等のマスク材料を用いてGaAs動作結晶
層上の前記不純物選択拡散用マスク材料をすべて
除去し、断面Ｔ字状の多結晶GaAs層を残存させ
る工程と、第３のホトレジスト等のマスク材料を
除去した後、前記多結晶GaAs層からGaAs動作
結晶層中に不純物を拡散させる工程と前記多結晶
GaAs層をマスクとしてオーミツク電極用金属を
GaAs動作層３上に蒸着し、ソースおよびドレイ
ン電極を形成する工程と高抵抗性GaAs結晶上の
前記不純物選択拡散用マスク材料を除去すること
により、不純物選択拡散用マスク材料上の前記多
結晶GaAs層および該多結晶GaAs層上の前記オ
ーミツク電極用金属を除去する工程とを含むこと
を特徴とするPn接合ゲート型電界効果トランジ
スタの製造方法が得られる。
以下本発明の実施例を図面を用いて説明する。
第２図は本発明の実施例を説明するための図で、
ａ〜ｆは、それぞれ主要工程における素子断面を
示している。第２図ａにおいてメサカツトされた
GaAsウエハ上全面に不純物選択拡散用マスク材
料として、例えばSiO2膜５を形成して、次いで
SiO2膜５上にホトレジスト６を所定パターンに
図形化し、ホトレジスト６をマスクにSiO2膜５
を選択エツチングして窓開けを行う。
第２図は本発明の実施例を説明するための図で、
ａ〜ｆは、それぞれ主要工程における素子断面を
示している。第２図ａにおいてメサカツトされた
GaAsウエハ上全面に不純物選択拡散用マスク材
料として、例えばSiO2膜５を形成して、次いで
SiO2膜５上にホトレジスト６を所定パターンに
図形化し、ホトレジスト６をマスクにSiO2膜５
を選択エツチングして窓開けを行う。
次に第２図ｂにおいてホトレジスト６を除去後
GaAsウエハ上全面に動作結晶層３とは逆の導電
型を示す不純物、例えばZn等を高濃度、例えば
1020cm-3程度に含んだ多結晶GaAs層２１を300℃
〜350℃の温度で成長させ、更に多結晶層２１上
にホトレジスト２２により所定のパターンを図形
化する。そして第２図ｃにおいてホトレジスト２
２をマスクに多結晶GaAs層２１を硫酸系エツチ
ング液で、次にSiO2膜５を緩衝弗酸液で、それ
ぞれ選択エツチングし、その後ホトレジスト２２
を剥離する。次いで第２図ｄにおいてホトレジス
ト２３によりゲート部以外を被覆し、動作結晶層
３上のSiO2膜５を再度緩衝弗酸液でエツチング
除去する。次いで第２図ｅにおいて、例えば540
℃、15分条件で熱処理を施し、多結晶GaAs層２
１からGaAs動作結晶層３中に不純物Znを約2500
Åの深さ拡散させ、ゲート接合を形成する。この
とき、従来方法と異なり不純物選択拡散用マスク
材料がGaAs動作結晶層３上に存在しないため、
Znの横方向の拡がりは深さ程度に抑えることが
可能になる。そして多結晶GaAs層２１を傘にオ
ーミツク電極用金属２４、例えばAuGe／Niなど
を蒸着する。最後に第２図ｆにおいて緩衝弗酸液
で高抵抗性GaAs結晶層２上のSiO2膜５をエツチ
ング除去することにより、SiO2膜５上の多結晶
GaAs層を取り抜き、熱処理を施してオーミツク
電極２５を得る。
GaAsウエハ上全面に動作結晶層３とは逆の導電
型を示す不純物、例えばZn等を高濃度、例えば
1020cm-3程度に含んだ多結晶GaAs層２１を300℃
〜350℃の温度で成長させ、更に多結晶層２１上
にホトレジスト２２により所定のパターンを図形
化する。そして第２図ｃにおいてホトレジスト２
２をマスクに多結晶GaAs層２１を硫酸系エツチ
ング液で、次にSiO2膜５を緩衝弗酸液で、それ
ぞれ選択エツチングし、その後ホトレジスト２２
を剥離する。次いで第２図ｄにおいてホトレジス
ト２３によりゲート部以外を被覆し、動作結晶層
３上のSiO2膜５を再度緩衝弗酸液でエツチング
除去する。次いで第２図ｅにおいて、例えば540
℃、15分条件で熱処理を施し、多結晶GaAs層２
１からGaAs動作結晶層３中に不純物Znを約2500
Åの深さ拡散させ、ゲート接合を形成する。この
とき、従来方法と異なり不純物選択拡散用マスク
材料がGaAs動作結晶層３上に存在しないため、
Znの横方向の拡がりは深さ程度に抑えることが
可能になる。そして多結晶GaAs層２１を傘にオ
ーミツク電極用金属２４、例えばAuGe／Niなど
を蒸着する。最後に第２図ｆにおいて緩衝弗酸液
で高抵抗性GaAs結晶層２上のSiO2膜５をエツチ
ング除去することにより、SiO2膜５上の多結晶
GaAs層を取り抜き、熱処理を施してオーミツク
電極２５を得る。
以上本発明の製造方法によれば、第２図ｅにお
いて形成されるゲート接合であるPn接合の横方
向の拡がりは、Pn接合の深さ程度に抑えること
が、可能になることから、ゲート長の短かいPn
接合ゲート型FETが実現できる。
いて形成されるゲート接合であるPn接合の横方
向の拡がりは、Pn接合の深さ程度に抑えること
が、可能になることから、ゲート長の短かいPn
接合ゲート型FETが実現できる。
従つて、本発明によれば、ゲート接合の拡散電
位が大きいことから充分な論理振幅および雑音余
裕度が得られ、また、ゲート接合の拡散電位が大
きいこととその形成場所が半導体結晶層内部であ
ることから、シヨツトキーゲート型FETと比較
して厚い動作結晶層でも、ノーマリ・オフ型の論
理動作を行わせることが可能となり、更にゲート
接合の形状が湾曲状であることから、充分に高い
接合降状電圧が得られるというPn接合の利点を、
高速性を犠牲にすることなく、FETのゲート接
合に実現でき、素子歩留りや信頼性の面で有利な
ノーマリ・オフ型集積回路が得られる。
位が大きいことから充分な論理振幅および雑音余
裕度が得られ、また、ゲート接合の拡散電位が大
きいこととその形成場所が半導体結晶層内部であ
ることから、シヨツトキーゲート型FETと比較
して厚い動作結晶層でも、ノーマリ・オフ型の論
理動作を行わせることが可能となり、更にゲート
接合の形状が湾曲状であることから、充分に高い
接合降状電圧が得られるというPn接合の利点を、
高速性を犠牲にすることなく、FETのゲート接
合に実現でき、素子歩留りや信頼性の面で有利な
ノーマリ・オフ型集積回路が得られる。
また、本発明の製造方法によるPn接合ゲート
型FETは、ノーマリ・オフ型に限らず、ノーマ
リ・オン型にも適用可能であることは言うまでも
ない。
型FETは、ノーマリ・オフ型に限らず、ノーマ
リ・オン型にも適用可能であることは言うまでも
ない。
第１図は従来のPn接合ゲート型電界効果トラ
ンジスタの製造方法を説明するための図で、主要
工程における素子断面図を示し、１は半絶縁性
GaAs基板、２は高抵抗性GaAs結晶層、３は
GaAs動作結晶層、４はホトレジスト、５は
SiO2、６はホトレジスト、７はゲート用金属、
８，９はホトレジスト、１０はオーミツク電極を
表わしている。 第２図は本発明の一実施例を説明するための図
で、主要工程における素子断面を示し、２１は多
結晶GaAs層、２２，２３はホトレジスト、２４
はオーミツク電極用金属、２５はオーミツク電極
を表わしている。
ンジスタの製造方法を説明するための図で、主要
工程における素子断面図を示し、１は半絶縁性
GaAs基板、２は高抵抗性GaAs結晶層、３は
GaAs動作結晶層、４はホトレジスト、５は
SiO2、６はホトレジスト、７はゲート用金属、
８，９はホトレジスト、１０はオーミツク電極を
表わしている。 第２図は本発明の一実施例を説明するための図
で、主要工程における素子断面を示し、２１は多
結晶GaAs層、２２，２３はホトレジスト、２４
はオーミツク電極用金属、２５はオーミツク電極
を表わしている。
Claims (1)
- １ 高抵抗性GaAs結晶上のGaAs動作結晶層を
メサカツトする工程と、該GaAs動作結晶層上全
面に不純物選択拡散用マスク材料を形成する工程
と、該不純物選択拡散用マスク材料を第１のホト
レジスト等のマスク材料を用いて選択エツチング
してゲート部の窓開けを施す工程と、第１のホト
レジスト等のマスク材料を除去する工程と、窓開
けされた前記不純物選択拡散用マスク材料上全面
にGaAs動作結晶層とは逆の導電型不純物を高濃
度に含む多結晶GaAs層を形成する工程と該多結
晶GaAs層上に少なくとも前記窓開けされた領域
を覆い且つ前記窓より広い幅を有する第２のホト
レジストなどのマスク材料を形成し、該第２のマ
スク材料を用いて前記多結晶GaAs層ならびに前
記不純物選択拡散用マスク材料を選択エツチング
する工程と、該第２のホトレジスト等のマスク材
料を除去した後、第３のホトレジスト等のマスク
材料を用いてGaAs動作結晶層上の前記不純物選
択拡散用マスク材料をすべて除去し、断面Ｔ字状
の多結晶GaAs層を残存させる工程と第３のホト
レジスト等のマスク材料を除去した後、前記多結
晶GaAs層からGaAs動作結晶中に不純物を拡散
させる工程と前記多結晶GaAs層をマスクとして
オーミツク電極用金属をGaAs動作結晶層上に蒸
着し、ソースおよびドレイン電極を形成する工程
と高抵抗性GaAs結晶上の前記不純物選択拡散用
マスク材料を除去することにより、不純物選択拡
散用マスク材料上の前記多結晶GaAs層および該
多結晶GaAs層上の前記オーミツク電極用金属を
除去する工程とを含むことを特徴とするpn接合
ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141342A JPS5764977A (en) | 1980-10-09 | 1980-10-09 | Manufactue of p-n junction gate type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141342A JPS5764977A (en) | 1980-10-09 | 1980-10-09 | Manufactue of p-n junction gate type field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5764977A JPS5764977A (en) | 1982-04-20 |
| JPH023541B2 true JPH023541B2 (ja) | 1990-01-24 |
Family
ID=15289724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55141342A Granted JPS5764977A (en) | 1980-10-09 | 1980-10-09 | Manufactue of p-n junction gate type field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5764977A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173377A (ja) * | 1984-09-18 | 1986-04-15 | Sony Corp | Ｆｅｔの製造方法 |
-
1980
- 1980-10-09 JP JP55141342A patent/JPS5764977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5764977A (en) | 1982-04-20 |
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