JPH05251709A

JPH05251709A - ソース・ベース間短絡部を有する電力用ｍｏｓ−ｆｅｔおよびその製造方法

Info

Publication number: JPH05251709A
Application number: JP4321066A
Authority: JP
Inventors: Robert P Love; ロバート・ポール・ラブ
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1982-01-04
Filing date: 1992-12-01
Publication date: 1993-09-28
Also published as: DE3240162C2; JPH0532911B2; CA1197023A; DE3240162A1; JPS58138076A

Abstract

(57)【要約】【目的】二重拡散技術によって作られる電力用ＭＯＳ
−ＦＥＴにおいて寄生バイポーラトランジスタのターン
オンを防止するためのソース・ベース間短絡部を形成す
る。【構成】半導体基板の主面６６の下方に形成された、
第１の拡散（ベース）領域７６と第２の拡散（ソース）
領域８８との間のオーミック短絡部が、主面から第２の
拡散領域を通って第１の拡散領域の中まで伸びて、両領
域とオーム接触する金属電極１０２によって形成され
る。好ましくは、金属電極は第２の領域を通って第１の
領域まで形成されたＶ字形溝１０６内に設置される。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は二重拡散技術によって製造され
る電力用の金属−酸化物−半導体電界効果トランジスタ
（ＭＯＳ−ＦＥＴ）に関するものである。更に詳しく言
えば本発明は、最少数のマスキング工程を用いてかかる
トランジスタを製造する方法、かかるトランジスタの製
造に際してソース層とベース層との間にオーム短絡部を
形成する方法、およびそのようにして製造されたトラン
ジスタに関する。

【０００２】一般的に言うと、公知の電力用ＭＯＳ−Ｆ
ＥＴは単一のシリコン半導体ウェーハ上に形成された多
数（実際には数千）のユニットセルから成っている。そ
の場合、各素子の寸法は３００ミル（７．６mm）平方程
度であり、また各素子中のあらゆるセルは電気的に並列
接続されている。各セルの幅は通例５〜５０ミクロンで
ある。後記に一層詳しく説明されるごとく、電力用ＭＯ
Ｓ−ＦＥＴを製造するための公知方法の一例として二重
拡散技術があるが、この方法では先ず最初にたとえばＮ
形半導体材料から成る共通ドレイン領域が用意される。
かかるドレイン領域の内部に第１の拡散工程によってベ
ース領域が形成され、次いで第２の拡散工程によってベ
ース領域の内部に完全に包含されるようにソース領域が
形成される。ドレイン領域がＮ形である場合、第１の拡
散工程ではアクセプタ不純物の使用によってＰ形のベー
ス領域が形成され、また第２の拡散工程ではドナ不純物
の使用によってＮ⁺形のソース領域が形成される。

【０００３】電力用ＭＯＳ−ＦＥＴ構造物におけるソー
ス、ベースおよびドレイン領域は、寄生バイポーラトラ
ンジスタのエミッタ、ベースおよびコレクタにそれぞれ
相当している。公知の通り、電力用ＭＯＳ−ＦＥＴの動
作中にかかる寄生バイポーラトランジスタがターンオン
すると、電力用ＭＯＳ−ＦＥＴの阻止電圧およびｄＶ／
ｄｔ定格値が実質的に低下する。従って、電力用ＭＯＳ
−ＦＥＴの動作中における寄生バイポーラトランジスタ
のターンオンを防止するため、ソースおよびベース領域
を成す層同士をオーム接触手段によって短絡するのが通
例である。

【０００４】現在製造されている公知の電力用ＭＯＳ−
ＦＥＴの構造に基づけば最高６回のマスキング工程が要
求されるのであって、有用な素子を得るためにはその内
の何回かについて高い精度の位置合せを行う必要があ
る。特に、ソース・ベース間短絡部を形成する際には、
第１および第２の拡散工程間においてベース領域の一部
の表面区域上に選択的なマスキングを施して拡散障壁を
形成することにより、次のソース拡散用の不純物がかか
る区域のベース領域内に侵入することが防止される。そ
の後、ソース電極用の金属被膜を設置すけば、かかるソ
ース電極の一部がベース領域の予めマスクされた区域に
対してもオーム接触を作ることになる。

【０００５】このような公知の電力用ＭＯＳ−ＦＥＴ製
造技術においては、ソース・ベース間短絡部を形成する
ためのマスクパターンを特別の製造工程において正確に
位置合せしなければならない上、オン状態において導電
性に寄与することのない短絡部がＭＯＳ−ＦＥＴの各ユ
ニットセルの表面区域の相当部分を占めることにもな
る。

【０００６】

【発明の概要】さて本発明の目的の１つは、最少数のマ
スキング工程を用いて製造し得る二重拡散形の電力用Ｍ
ＯＳ−ＦＥＴを提供することにある。また、従来のマス
キング操作によって製造されるＭＯＳ−ＦＥＴおよび本
発明のマスキング操作によって製造されるＭＯＳ−ＦＥ
Ｔのいずれに関しても有用な、二重拡散形の電力用ＭＯ
Ｓ−ＦＥＴにおいて一体化されたソース・ベース間短絡
部を形成する方法を提供することも本発明の目的の１つ
である。

【０００７】本発明の一側面に従って簡単に述べれば、
一導電形（たとえばＮ形）のドレイン領域を含みかつ主
面を有する半導体基板上に形成されたユニットセルから
成る二重拡散形の電力用ＭＯＳ−ＦＥＴが提供される。
通例は他方の主面上において、金属被膜から成るドレイ
ン端子がドレイン領域に対して電気的に接続されてい
る。ベース領域を構成するため、ドレイン領域内には反
対の導電形（この場合にはＰ形）を示す第１の領域が形
成されている。かかる第１の領域は有限の横方向広がり
を示し、かつ主面内に終端する外周を有している。ま
た、ソース領域を構成するため、ベース領域の内部に完
全に包含されるようにして前記の一導電形（この場合に
はＮ形）を示す第２の領域が形成され、その横方向広が
りおよび深さはベース領域の場合より小さくなってい
る。かかる第２の領域は主面内に終端しかつベース領域
の外周の内側に離隔して位置する外周を有している結
果、主面内においてベース領域は共にＮ形半導体材料か
ら成るソース領域とドレイン領域との間に反対導電形
（この場合にはＰ形）の帯状部として存在することにな
る。第２の領域に対してはソース端子が電気的に接続さ
れている。主面上には第１の領域の帯状部を少なくとも
横方向に覆うように導電性のゲート電極およびゲート絶
縁層が形成され、またゲート電極に対してはゲート端子
が電気的に接続されている。最後に、主面の下方におい
て第１の領域（ベース領域）と第２の領域（ソース領
域）との間にオーム短絡部が形成されている。

【０００８】本発明の一実施態様に従えば、ソース端子
はソース領域の上に設置された好ましくはアルミニウム
の金属領域から成り、そしてベース領域とソース領域と
の間のオーム短絡部はソース端子用の金属電極から第２
の領域を貫通して部分的に第１の領域内まで伸びる少な
くとも１つのマイクロアロイ（ｍｉｃｒｏａｌｌｏｙ）
スパイクから成る。かかるマイクロアロイ・スパイク
は、金属電極を設置した後の半導体基板を適当な条件下
で加熱することによって形成される。

【０００９】別の実施態様に従えば、ソース領域および
ベース領域の優先エッチングによってＶ形溝が形成され
る。かかるＶ形溝はソース領域を貫通し、そしてその底
部は部分的にベース領域内まで伸びている。Ｖ形溝内に
はソース領域を覆うように金属電極が設置されてソース
領域およびベース領域の両方とオーム接触し、それによ
ってソース端子およびオーム短絡部の両者が構成され
る。

【００１０】以上の記載および以下の詳細な説明からわ
かる通り、本発明に基づく一体化されたソース・ベース
間短絡部の形成方法およびそれによって形成された短絡
部は、自己整合性の実現および最少数のマスキング工程
の使用によってＭＯＳ−ＦＥＴの全体的構造および製造
方法を簡易化するという点で極めて有意義である。本発
明の別の側面に従って簡単に述べれば、二重拡散形電力
用ＭＯＳ−ＦＥＴの製造方法が提供される。かかる方法
においては、先ず最初に、一導電形（たとえばＮ形）の
ドレイン領域を含みかつ主面を有するシリコン半導体ウ
ェーハ基板が用意される。次に、第１の絶縁層（または
ゲート絶縁層）、導電性のゲート電極層（たとえば高濃
度の不純物を添加したＮ⁺形の多結晶質シリコン層）、
第２の絶縁層および第３の絶縁層が主面上に相次いで形
成され、その結果として第３の絶縁層が最上部に位置す
ることになる。

【００１１】ここで重要な点は、全部で３回のマスキン
グ工程しか必要とされないことにある。先ず、最終的に
少なくとも１つのベース領域および少なくとも１つのソ
ース領域を形成するための窓を持った第１のマスクが第
３の絶縁層上に設置される。次に、相次ぐエッチング工
程により、第１のマスクの窓によって限定された開口が
少なくとも第３の絶縁層、第２の絶縁層およびゲート電
極層中に形成される。かかるエッチングに際し、ゲート
電極層はアンダーカットを受ける。その後、第１のマス
クは除去される。

【００１２】次に、２つの不純物導入工程が実施される
が、その際には各種の層中の窓が不純物障壁として役立
つ。詳しく述べれば、第１の不純物導入工程において
は、第１のマスクによって限定された開口を通してドレ
イン領域と反対の導電形を示す第１の領域を形成するの
に適した不純物（たとえばＰ形半導体材料を生成するた
めのアクセプタ不純物）をドレイン領域内に導入するこ
とによってベース領域が形成される。かかるベース領域
の横方向広がりは、第１のマスクによって限定された開
口の寸法により部分的に決定され、かつまた不純物導入
時間およびその他の工程変数にも依存する。

【００１３】続く第２の不純物導入工程によってソース
領域が形成される。すなわち、やはり第１のマスクによ
って限定された開口を通して、前記の一導電形（この場
合にはＮ形）を示す第２の領域を形成するのに適した不
純物がベース領域内に導入される。ここで重要なのは、
ベース領域のいかなる部分にも追加の不純物障壁を設置
する必要がないということである。かかるソース領域は
ベース領域の内部に完全に包含されるように形成される
結果、主面内において第１の領域（ベース領域）はソー
ス領域とドレイン領域との間に反対の導電形の帯状部と
して存在することになる。ソース領域の導入に際しては
また、少なくともゲート電極層を貫通する開口の側壁上
に二酸化シリコン層が生成される。

【００１４】次に、第１のマスクによって限定された第
３の絶縁層の開口内にある区域内において、ソース領域
の表面上の絶縁層が平行ビームによって除去される。平
行ビームの使用により、かかるエッチングはゲート電極
層に設けられた開口の側壁上の二酸化シリコン層を除去
することなしに進行する。続く第２のマスキング工程に
より、ソース領域の位置とは異なる素子部分にゲート接
触区域が限定される。第２のマスクの窓を利用したエッ
チングにより、第３の絶縁層および第２の絶縁層が多結
晶質シリコンのゲート電極層に達するまで相次いで除去
される。その後、第２のマスクが除去される。

【００１５】次に、アルミニウムのごとき電極金属をウ
ェーハ上に設置し、それから第３のマスクを用いてパタ
ーン形成を施すことにより、ソース端子およびゲート端
子が形成される。最後に、ベース領域およびソース領域
をそれぞれ構成する第１の領域および第２の領域の間に
オーム短絡部を形成するため、ウェーハを加熱すること
により、金属のソース電極からソース領域を貫通して部
分的にベース領域内まで伸びる少なくとも１つのマイク
ロアロイ・スパイクを形成する。

【００１６】本発明に基づくもう１つの方法によれば、
素子全体は同様にして製造されるが、ソース・ベース間
短絡部を形成するために、優先エッチングを施すことに
よってＶ形溝を形成した後、ソース領域およびベース領
域の両方とオーム接触するようにしてソース電極材料が
Ｖ形溝内に設置されさる。更に詳しく述べれば、ソース
領域の表面上の絶縁層を平行ビームによって除去した
後、第１の領域および第２の領域に優先エッチングを施
すことによってＶ形溝が形成される。かかるＶ形溝は、
第２の領域を貫通しかつその底部が部分的に第１の領域
内まで伸びるようなものである。

【００１７】この時点において、ゲート接触区域を限定
する窓を持った第２のマスクが設置され、それから第３
の絶縁層および第２の絶縁層がエッチングにより相次い
で除去される結果、ゲート電極用の開口が形成される。
その後、第２のマスクが除去される。最後に、ウェーハ
上に電極金属を設置し、それから第３のマスクを用いて
パターン形成を施すことにより、ソース電極層およびゲ
ート電極層が形成される。かかるソース電極層はＶ形溝
内に伸び、そして第２の領域および第１の領域の両方と
オーム接触する。

【００１８】本発明に基づくソース・ベース間短絡部の
形成方法は本発明の最少マスキング技術と併用して自己
整合性のチャネルを持った二重拡散形の電力用ＭＯＳ−
ＦＥＴを製造する場合に特に有利であるとは言え、その
他の技術によって製造される電力用ＭＯＳ−ＦＥＴに対
してかかる方法を適用することも可能である。本発明の
新規な特徴は前記特許請求の範囲中に明確に記載されて
いるとは言え、本発明の構成および内容は添付の図面を
参照しながら以下の詳細な説明を読めば最も良く理解さ
れるはずである。

【００１９】

【従来例の説明】先ず、本発明の理解を一層容易なもの
とするため、従来の二重拡散形電力用ＭＯＳ−ＦＥＴの
一例が図１および図２に関連して詳細に説明される。特
に、図１および図２に示された従来のＭＯＳ−ＦＥＴ製
造技術では最高６回のマスキング工程が要求されるので
あって、有用な素子を得るためにはその際に高い精度の
位置合せを行うことが必要である点に留意すべきであ
る。

【００２０】最初に図２に関連して説明すると、完成し
た従来の電力用ＭＯＳ−ＦＥＴは単一の半導体ウェーハ
１８上に形成された多数（実際には数千）のユニットセ
ル１６から成っていて、各素子上のユニットセル同士は
電気的に並列接続されている。かかるユニットセル１６
は、Ｎ形またはＮ^-形のシリコン半導体材料から成りか
つ高不純物濃度のＮ⁺形基板２４を介してオーム接触し
た共通の金属電極２２を具備する共通のドレイン領域２
０を有している。

【００２１】ユニットセル１６はまた、後述のごとき二
重拡散技術によって形成された個別のソース領域２６お
よびベース領域２８をも有している。基板表面２９にお
いては、各ベース領域２８はＮ形のソース領域２６とド
レイン領域２０との間にＰ形半導体材料の帯状部３０と
して存在している。金属電極３２は素子の大部分を被覆
しており、かつソース領域２６およびベース領域２８の
両方とオーム接触している。この場合、各ベース領域２
８との接触を容易にするため、半導体ウェーハの表面に
まで達するベース領域２８の延長部３４が形成されてい
る。かかる延長部３４は短絡片と見なすことができるわ
けで、それは必然的に一定の表面区域を占めることにな
る。このように金属電極３２は、共通のソース電極とし
てばかりでなく所要のソース・ベース間短絡部としても
役立つのである。

【００２２】電界効果トランジスタのエンハンスメント
形動作を可能にするチャネルを作るため、ゲート絶縁層
３８によって隔離された導電性のゲート電極３６が少な
くともベース領域２８を成すＰ形半導体材料の帯状部３
０の上に横方向に重なるように半導体ウェーハ１８の表
面２９上に配置されている。金属ゲート電極を具備した
ＭＯＳ−ＦＥＴも多いとは言え、製造上の都合から電力
用ＭＯＳ−ＦＥＴでは高濃度の不純物添加によって高い
導電率を有する多結晶質シリコン層をゲート電極として
使用するのが通例である。この場合にもＭＯＳ−ＦＥＴ
という名称は保存される。図２の断面図からは明らかで
ないが、ゲート電極材料の複数個のセグメント３６は孔
のあいた単一の層で構成され、従って互いに電気的に接
続されている。

【００２３】ゲート電極セグメント３６の上面は、適当
な絶縁材（たとえば二酸化シリコン層４０および窒化シ
リコン層４２）によって保護されている。ゲート端子用
としてゲート接触窓４４が形成され、かつこの窓を通し
てゲート電極材料（３６）とオーム接触するように金属
被膜４６が設置されている。完成した素子の上面は、ソ
ース・ベース用の金属被膜３２とゲート用の金属被膜４
６との間の絶縁ギャップ４８を除けば金属被膜でほぼ完
全に覆われている。

【００２４】多数のユニットセル１６が形成されてい
て、その数は前述のごとく数千にも上る。ここでは特に
平面図を示さないが、各種の適当な配列が知られてい
る。たとえば、個々のセル１６は密集した六角形パター
ン、正方形、または長方形のストリップを成すように配
列されることがある。数千のユニットセル１６が存在す
るとは言っても、ゲート接触窓４４はほんの僅かしか形
成されない。流れるゲート電流が比較的少ないため、互
いに接続されたゲート電極に対して極めて低い抵抗が要
求されることはない。

【００２５】動作について述べれば、各ユニットセル１
６は通常では非導通状態にあって、比較的高い耐圧を有
している。ゲート端子用の金属被膜４６を介してゲート
電極３６に正の電圧を印加すると、ゲート絶縁層３８を
介してベース領域２８内に広がる電界が生じ、それによ
ってゲート電極３６および絶縁層３８の下方に位置する
表面２９の直下に薄いＮ形の導電性チャネルが誘起され
る。公知の通り、ゲート電圧が高くなるほどかかる導電
性チャネルは厚くなり、従って流れる動作電流は多くな
る。電流はソース領域２６とドレイン領域２０との間の
表面２９近くを水平に流れ、次いでドレイン領域２０お
よび基板２４中を垂直に流れて金属電極２２に達する。

【００２６】次に図１および図２の両方に関連して説明
すると、典型的な従来の製造方法においては、所望の電
圧を支持するのに適した厚さおよび抵抗率を有するＮ／
Ｎ⁺形エピタキシャルウェーハ１８が先ず最初に用意さ
れる。詳しく述べれば、ウェーハ１８は約１５ミル
（０．３８mm）の厚さおよび０．０１Ω・cm程度の抵抗
率を持ったＮ⁺形のシリコン基板２４を含んでいる。ま
た、ウェーハ１８のＮ形不純物添加部分２０は最終的に
電力用ＭＯＳ−ＦＥＴの共通ドレイン領域を成すもので
ある。

【００２７】ウェーハ１８、更に詳しく言えばドレイン
領域２０は主面２９を有していて、その上に幾つかの層
が相次いで設置される。すなわち、先ず炉内において酸
素の存在下で加熱することによりドレイン領域２０の表
面２９上にゲート絶縁層（酸化物層）３８が生成され
る。次に、導電率の高いゲート電極３６が設置される
が、これはたとえば高濃度のリンを添加したたとえば
１．１ミクロンの多結晶質シリコン層から成り得る。

【００２８】次に、多結晶質シリコン層３６上に第２の
二酸化シリコン層４０が生成される。場合によっては、
それに続いて窒化シリコン層４２が設置される。ウェー
ハ上に一様な表面層が形成された後、ベース領域用Ｐ形
不純物拡散の位置を限定するために微細形状のホトレジ
ストマスク（図示せず）が設置され、そして適当なエッ
チング技術により上部の４つの層４２，４０，３６およ
び３８がドレイン領域２０の表面２９に達するまで除去
される。その後、Ｐ形のベース領域２８を形成するた
め、適当なアクセプタ不純物をドレイン領域２０内にた
とえば３ミクロンの深さまで拡散させることから成る第
１の拡散工程が実施される。また、かかるＰ形不純物拡
散と同時に臨時の酸化物層５２がウェーハ表面上に生成
される。

【００２９】次に、このような従来の方法では、第２の
拡散に先立って酸化物層５２の一部から成る拡散障壁が
形成される。そのためには、比較的精密な位置合せを必
要とする微細形状のホトレジストマスク（図示せず）の
使用により、第１の拡散工程に際して生成された酸化物
層５２がベース領域の一部分上にのみ残存するようにす
ることが必要である。

【００３０】ホトレジストマスクの除去後、適当なドナ
不純物をベース領域内に拡散させることから成る第２の
拡散工定が実施され、それによってＮ⁺形のソース領域
２６が形成される。それと同時に、ゲート電極３６の側
縁には酸化物リップ５４が生成される。次に、ウェーハ
の表面全域にわたって二酸化シリコン層（図示せず）が
設けられ、そして接触区域を限定するための第３のマス
クが設置される。かかる第３のマスクを使用しながら、
Ｐ形ベース領域２８の延長部３４上の酸化物層５２およ
びＮ⁺形ソース領域２６上に生成されたばかりの二酸化
シリコン層がエッチングによって除去される。その際に
は層４２および４０も除去され、それによってゲート接
触窓４４が形成される。

【００３１】次に、ウェーハ上に金属（好ましくはアル
ミニウム）を蒸着させ、それから別のマスクを用いてエ
ッチングを施すことにより、ゲート端子４６を取巻く絶
縁ギャップ４８を除いてユニットセル１６のほぼ全域を
覆う金属被膜３２および４６が設置される。このような
従来の構造に基づけば、ソース電極３２がソース領域２
６とオーム接触すると同時に、延長部３４を介してＰ形
のベース領域２８ともオーム接触する。このようにし
て、寄生バイポーラトランジスタのターンオンを防止す
るためのソース・ベース間短絡部が形成されるわけであ
る。

【００３２】以上の説明からわかる通り、ソース領域と
ベース領域との間に一体形成された短絡部を有する電力
用ＭＯＳ−ＦＥＴの従来の製造方法においては、幾つか
のマスキング工程、位置合せおよびソース拡散障壁が要
求されるのである。

【００３３】

【本発明の好ましい実施例の説明】残りの図３〜１１に
は、本発明に基づく方法およびそれによって製造された
電力用ＭＯＳ−ＦＥＴが示されている。先ず図３につい
て説明すれば、一体化されたソース・ベース間短絡部を
有する自己整合性の二重拡散形ＭＯＳ−ＦＥＴを本発明
に従って製造するためには、先ず最初にＮ／Ｎ⁺形エピ
タキシャルウェーハ６０が用意される。かかるウェーハ
６０は高濃度の不純物を添加したＮ⁺形の基板６２およ
びその上にエピタキシャル成長させた一導電形（たとえ
ばＮ形）のドレイン領域６４から成り、かつ主面６６を
有している。次に第１の絶縁層（またはゲート絶縁層）
６８が形成されるが、これは炉内においてウェーハ６０
を酸素の存在下で加熱することにより生成された単一の
二酸化シリコン層から成ることが好ましい。あるいはま
た、たとえば、上記のごとくして生成させた二酸化シリ
コン層とその上に窒化シリコン層を設置したもので第１
の絶縁層６８を構成してもよい。その後、導電性のゲー
ト電極層７０が設置される。これは、たとえば、１．１
ミクロンの多結晶質シリコン層に高濃度のリンを添加す
ることによって形成された導電率の高いＮ⁺形層で構成
し得る。このような構造の場合、ゲート電極は実際には
金属から成るわけではないが、電気的に見ればそれと同
等のものである。

【００３４】次に、好ましくは単一の二酸化シリコン層
から成る第２の絶縁層７２が多結晶質シリコン層７０上
に形成される。この第２の絶縁層７２は、図９に示され
るような完成後のゲート電極７０と完成後のソース電極
１０２との間を良好に絶縁分離するために６０００〜７
０００オングストロームの厚さを有するのが通例であ
る。第２の絶縁層７２の形成後、好ましくは単一の窒化
シリコン層あるいはたとえば単一の酸化アルミニウム層
から成る第３の絶縁層７４が第２の絶縁層７２上に設置
される。（第３の絶縁層７４の果たす役割については後
述する。）これら４つの層６８，７０，７２および７４
は相次いで設置され、しかもウェーハ表面の全域にわた
って存在している。

【００３５】次に、通常のホトレジスト技術に従い、最
終的にソース領域およびベース領域を限定するのに役立
つ窓７８を持った第１のマスク７７が第３の絶縁層７４
上に設置される。この第１のマスク７７は比較的微細形
状のマスクであるが、正確な位置合せは不要である。な
ぜなら、これは最初のマスクである上、この時点に至る
までのウェーハはもっぱら一様な層のみから成っている
ためである。特に重要なことは、本発明の方法において
は第１のマスク７８が唯一の微細形状マスクである点に
ある。なお、図３には第１のマスク７７を設置した直後
のウェーハが示されている。

【００３６】次に図４を参照しながら好適な方法を説明
すれば、第３の絶縁層７４、第２の絶縁層７２、多結晶
質シリコン層（ゲート電極層）７０および第１の絶縁層
６８がエッチングにより相次いで除去される結果、第１
のマスク７７の窓７８によって限定される区域内に開口
８０，８２，８４および８６がそれぞれ形成される。こ
の場合、ゲート電極層７０にはアンダーカットを施すこ
とが必要である。更に詳しく述べれば、第３の絶縁層７
４が単一の窒化シリコン層から成る場合、これはプラズ
マエッチングによって除去される。次いで、第２の絶縁
層７２が単一の二酸化シリコン層から成る場合、これは
化学的エッチングによって除去される。次いで、多結晶
質シリコン層７０がプラズマエッチングによって除去さ
れるが、この場合のエッチングは後述されるような理由
から多結晶質シリコン層７０を横方向に沿って顕著に後
退させるのに十分な時間にわたって継続される。実際に
は、たとえば１．０ミクロン程度のアンダーカットを施
せば十分である。最後に、第１の絶縁層６８が単一の二
酸化シリコン層６８から成る場合、これは化学的エッチ
ングによって除去される。その後、ホトレジスト層（マ
スク）７７を除去すれば、図４に示された状態のウェー
ハが得られる。

【００３７】次に図５を見ると、適当な清浄操作の後、
好ましくは第１の拡散工程によってトランジスタのベー
ス領域７６がドレイン領域６４内に導入される。更に詳
しく述べれば、反対導電形の領域を形成するのに適した
不純物が第１のマスク７７により限定された開口８０，
８２，８４および８６を通してドレイン領域６４内に拡
散させられる。図示の場合には、アクセプタ不純物を拡
散させることによってベース領域７６用のＰ形半導体材
料が得られる。ベース領域７６を形成するための第１の
拡散工程は、たとえば約３ミクロンの深さに達するまで
実施される。ベース領域７６の横方向広がりは、第１の
マスク７７によって限定された開口８０，８２，８４お
よび８６の寸法に部分的に依存すると共に、その他の工
程変数たとえば時間、温度および圧力にも依存する。な
お、ベース領域７６は主面６６内に終端する外周７９を
有している。

【００３８】次に、位置合せを伴うマスキング工程を必
要とすることなく、好ましくは第２の拡散工程によって
トランジスタのソース領域８８がベース領域７６内に導
入される。更に詳しく述べれば、前記一導電形の拡散領
域を形成するのに適した不純物が同じ開口８０，８２，
８４および８６を通して導入される。図示の場合には、
ドナ不純物を拡散させることによって不純物濃度の高い
Ｎ⁺形ソース領域８８が形成される。かかる第２の拡散
工程は１．０ミクロン程度の深さに達するまで実施され
る。それによって形成されるソース領域８８は第１の拡
散工程によって形成されたベース領域７６の内部に完全
に包含されるわけで、前者の深さおよび横方向広がりは
後者の場合より小さい。その結果、主面６６内において
は、ベース領域７６はソース領域８８（Ｎ⁺形）とドレ
イン領域６４（Ｎ^-形）との間に反対導電形（Ｐ形）の
帯状部９０として存在することになる。

【００３９】更に、ソース領域８８を形成するための第
２の拡散工程中には、ソース領域８８の表面上に二酸化
シシリコン層９２が生成され、また多結晶質シリコン層
７０の側壁８４上にも二酸化シリコン層９２の延長部９
３が生成される。この段階におけるウェーハは図５に示
されたような状態にある。次に、図６に示されるごと
く、好ましくは反応性イオンエッチング、あるいはたと
えばイオンミリング（ｉｏｎｍｉｌｌｉｎｇ）によっ
てソース領域８８の表面上の二酸化シリコン層９２（図
５）が除去される。そのためには、シリコンに比べ二酸
化シリコンに対して高い選択率を持った平行ビーム９４
が使用される。平行ビーム・イオンエッチング法の一例
に従えば、高周波電源によりウェーハを励振してエッチ
ング用イオンをウェーハ表面に対し垂直に振動させ、そ
れによって指向性効果を得るようにする。平行ビーム９
４による二酸化シリコン層９２の除去に際しては、第３
の絶縁層７４がＭＯＳ−ＦＥＴの上面を保護するように
作用し、開口８０の縁はシャドーマスクを成すことにな
る。平行ビーム９４による二酸化シリコン層９２の除去
の結果として、多結晶質シリコン層７０の側壁８４上の
二酸化シリコン層９２が除去されることはない。

【００４０】次に、図７に示されるごとく、ゲート接触
窓を規定するための第２のマスク９６が設置される。か
かるマスク９６を使用しながら、（少なくとも窒化シリ
コンからなる場合には）第３の絶縁層７４がプラズマエ
ッチングによって除去され、次いで第２の絶縁層７２が
化学的エッチングによって除去される結果、ゲート電極
用の窓として開口９８および１００が形成される。その
後、第２のマスク９６が除去され、そしてウェーハの清
浄操作が行われる。

【００４１】次に、図８に示されるごとく、電極金属
（好ましくはアルミニウム）が好ましくは蒸着によって
素子上に設置され、次いでパターン形成を施すことによ
ってソース電極層（端子）１０２およびゲート電極層
（端子）１０３が形成される。本発明の好適な方法にお
いては、かかるパターン形成のために第３のマスクが必
要である。また、基板６２の金属被覆によって共通ドレ
イン電極１０５が設置されるが、この場合にはパターン
形成は不要である。

【００４２】ソース領域８８とベース領域７６との間に
オーム短絡部を形成するため、素子全体を熱処理するこ
とによって図９に示されるようなマイクロアロイ生成が
実施される。更に詳しく述べれば、ソース領域８８を完
全に貫通して部分的にベース領域７６内まで伸びるマイ
クロアロイ・スパイク１０４が生成される。所望の結果
を得るためには、工程変数を正確に選定しなければなら
ないことは言うまでもない。なお、本発明の範囲の限定
ではなく例示を目的として述べれば、厚さが約０．７ミ
クロンより小さいＮ⁺形ソース領域８８の場合、所望の
程度のマイクロアロイを生成させるためには窒素雰囲気
中において４５℃で１時間の加熱を行えば十分である。

【００４３】マイクロアロイ生成のメカニズムを述べれ
ば、ソース領域８８およびベース領域７６のシリコンが
ソース端子１０２のアルミニウム中に溶解し、その結果
としてマイクロアロイ・スパイク１０４が下方へ向って
生成されるのである。マイクロアロイ生成の程度は、幾
つかの変数を制御することによって変化させることがで
きる。かかる変数としては、たとえば、（１）ソース電
極（端子）１０２として使用される金属の種類（純粋な
アルミニウムまたは任意のアルミニウム−シリコン合
金）、（２）熱処理の温度および時間並びに雰囲気、
（３）基板の結晶配向および表面状態、そして（４）ソ
ースおよひびベース拡散の深さおよび濃度が挙げられ
る。

【００４４】このようなマイクロアロイ生成技術によれ
ば、図９からわかる通り、ソース領域８８とベース領域
７６との間に所要のオーム短絡部が形成されるから、従
来のＭＯＳ−ＦＥＴにおいて必要とされてきた短絡片
（図２）が排除されることになる。その結果、それを形
成するためのマスキング工程が不要となるばかりでな
く、ユニットセルの寸法も削減されることになる。

【００４５】本発明に従えばまた、公知の優先エッチン
グ技術を使用してＶ形溝を形成することにより電力用Ｍ
ＯＳ−ＦＥＴ中にソース・ベース間短絡部を形成するた
めの第２の方法も提供される。本発明に基づく第２の方
法においては、途中の段階までは図３〜６に関連して上
記に説明したごとくに加工が行われる。ただし、ウェー
ハ６０は＜１００＞の結晶配向を示すように選択され
る。

【００４６】前述の図６に続いて図１０を参照しながら
説明すれば、ソース領域８８およびベース領域７６に優
先エッチングを施すことによってＶ形溝１０６が形成さ
れる。かかるＶ形溝１０６はソース領域８８を完全に貫
通し、そしてその底部１０８は部分的にベース領域７６
内まで伸びている。各種の優先エッチング剤が公知であ
るが、本発明の実施に際してはそれらの内の任意のもの
が使用できる。適当なエッチング剤の実例としては、水
酸化カリウムおよびイソプロパノールを約３：１の割合
で混合したものが挙げられる。この混合物は、約６０℃
に保った場合、シリコンを毎時５ミクロンの速度で腐食
する。本発明の実施に際しては、その他の結晶配向依存
性エッチング剤を使用することもできる。たとえば、ア
プライド・フィジックス・レターズ（Ａｐｐｌｉｅｄ
ＰｈｙｓｉｃｓＬｅｔｔｅｒｓ）第２６巻１９５〜１
９８頁（１９７５年）に収載されたドン・エル・ケンド
ール（ＤｏｎＬ．Ｋｅｎｄａｌｌ) の論文「シリコン
中に極めて幅の狭い溝を形成するためのエッチング」中
には適当なエッチング剤が述べられている。

【００４７】本発明に従えば、かかるエッチングのため
にマスキング工程は不要である。なぜなら、図６の平行
ビーム・イオンエッチング工程後においても、前述のご
とくに好ましくは窒化シリコンまたは二酸化シリコンか
ら成る複数の絶縁層が残りの区域を保護しているからで
ある。次に、本発明のかかるＶ形溝エッチング法に関連
しては図示されていないけれども、図７の場合と同様に
第２のマスク９６が設置され、それによってゲート端子
の窓用の開口９８および１００が形成される。その後、
第２のマスク９６は除去される。

【００４８】最後に、図１１に示されるごとく、金属被
膜が好ましくは蒸着によって素子上に設置される。次い
で図８に関連して前述したごとくにパターン形成を施す
ことによってソース電極層（端子）およびゲート電極層
（端子）が形成される。Ｖ形溝１０６が存在する結果、
ソース電極１０２はソース領域８８およびベース領域７
６の両方にオーム接触するわけである。

【００４９】以上、本発明の自己整合技術について説明
したが、電力用ＭＯＳ−ＦＥＴ中にソース・ベース間短
絡部を形成するための上記技術が図１および図２に関連
して記載された従来方法とほぼ同様なその他の方法に対
しても適用し得ることは言うまでもない。本明細書中に
特定の実施例を例示したが、それ以外にも様々な変形実
施例が可能であることは当業者にとって自明であろう。
たとえば、図９または図１１の電力用ＭＯＳ−ＦＥＴの
ドレイン領域６４内にベース領域７６およびソース領域
８８のそれぞれを上記のごとき拡散操作ではなくイオン
注入法によって導入すれば、図３の二酸化シリコン層６
８を図４に示されるごとくに除去した後、図５に示され
るごとくに二酸化シリコン層９２を設置することが不要
となる。なぜなら、イオン注入法によれば二酸化シリコ
ン層６８を貫通して適当な不純物をドレイン領域６４内
に導入することができるからである。また、上記の電力
用ＭＯＳ−ＦＥＴのソース電極およびドレイン電極は上
記のごとき蒸着技術ではなくスパッタリング技術によっ
て設置することもできる。このように、本発明の精神お
よび範囲から逸脱しない限り、かかる変形実施例の全て
が前記特許請求の範囲によって包括されることを了解す
べきである。

【図面の簡単な説明】

【図１】ベース短絡片用の拡散障壁がまだ存在している
製造段階を示す従来の二重拡散形電力用ＭＯＳ−ＦＥＴ
の断面図。

【図２】実質的に完成した従来の二重拡散形電力用ＭＯ
Ｓ−ＦＥＴの断面図。

【図３】本発明に従って自己整合性の電力用ＭＯＳ−Ｆ
ＥＴセルを形成するために初期加工を施した後の半導体
ウェーハを示す断面図。

【図４】引続いて上部４層をエッチングによって除去し
かつ第１のマスクを取除いた後におけるセルの状態を示
す断面図。

【図５】ベース拡散およびソース拡散を施した後のウェ
ーハを示す断面図。

【図６】ソース領域上に生成した酸化物層を平行ビーム
で除去したところを示す断面図。

【図７】第２のマスキング工程およびそれに続くエッチ
ングによってゲート電極を露出させたところを示す断面
図。

【図８】第３のマスキング工程を用いて設置されたソー
ス端子およびゲート端子用の金属被膜を示す断面図。

【図９】本発明のマイクロアロイ生成技術によって一体
形成されたソース・ベース間短絡部を示す側断面図。

【図１０】本発明の別の実施態様に基づく優先エッチン
グによって形成されたＶ形溝を示す側断面図。

【図１１】Ｖ形溝内に金属被膜を設置することによって
一体形成されたソース・ベース間短絡部を有するセルを
示す側断面図である。

【符号の説明】６０ウェーハ６２基板６４ドレイン領域６６主面６８ゲート絶縁層（第１の絶縁層）７０ゲート電極層（多結晶質シリコン層）７２第２の絶縁層７４第３の絶縁層７６第１の領域（ベース領域）７７第１のマスク７８第１のマスクの窓７９第１の領域の外周８０第３の絶縁層の開口８２第２の絶縁層の開口８４ゲート電極層の開口８６第１の絶縁層の開口８８第２の領域（ソース領域）９０帯状部９２二酸化シリコン層９３延長部９４平行ビーム９６第２のマスク９８第３の絶縁層の開口１００第２の絶縁層の開口１０２ソース端子１０３ゲート端子１０４マイクロアロイ・スパイク１０５ドレイン端子１０６Ｖ形溝１０８底部

Claims

【特許請求の範囲】

【請求項１】（ａ）一導電形のドレイン領域を含みか
つ主面を有する半導体基板、（ｂ）前記ドレイン領域に
対して電気的に接続されたドレイン端子、（ｃ）前記ド
レイン領域内に形成されてベース領域を構成すると共
に、有限の横方向広がりを示しかつ前記主面内に終端す
る外周を有する反対導電形の第１の拡散領域、（ｄ）前
記第１の拡散領域の内部に完全に包含されかつ前記第１
の拡散領域より小さい横方向広がりおよび深さを有する
ように形成されてソース領域を構成すると共に、前記主
面内に終端しかつ前記第１の拡散領域の前記外周の内側
に離隔して位置する外周を有していて、前記主面内にお
いて前記第１の拡散領域が該ソース領域と前記ドレイン
領域との間に前記反対導電形の帯状部として存在するよ
うにする前記一導電形の第２の拡散領域、（ｅ）前記第
２の拡散領域に対して電気的に接続されたソース端子、
（ｆ）少なくとも前記第１の拡散領域の前記帯状部を覆
うように前記主面上に配置されたゲート絶縁層、（ｇ）
少なくとも前記第１の拡散領域の前記帯状部を横方向に
覆うように前記ゲート絶縁層上に配置された導電性のゲ
ート電極、（ｈ）前記ゲート電極に対して電気的に接続
されたゲート端子、並びに（ｉ）前記主面の下方に形成
された、前記第１の拡散領域と前記第２の拡散領域との
間のオーム短絡部を有し、また更に、前記第２の拡散領域および前記第１の拡散領
域に優先エッチングを施すことによって形成されかつそ
の底部が部分的に前記第１の拡散領域内まで伸びるＶ形
溝を含み、前記ソース端子および前記オーム短絡部の両
方が、前記第２の拡散領域を覆うように前記Ｖ形溝内に
設置されて前記第２の拡散領域および前記第１の拡散領
域の両方とオーム接触する金属電極によって形成されて
いることを特徴とする二重拡散形電力用ＭＯＳ−ＦＥ
Ｔ。
【請求項２】前記金属電極がアルミニウムから成る請
求項１記載の二重拡散形電力用ＭＯＳ−ＦＥＴ。
【請求項３】単一の半導体基板上に形成されかつ互い
に電気的に並列接続された多数のユニットセルを含むよ
うな形式の二重拡散形電力用ＭＯＳ−ＦＥＴにおいて、
（ａ）一導電形の共通ドレイン領域を含みかつ主面を有
する半導体基板、（ｂ）前記ドレイン領域に対して電気
的に接続された共通ドレイン端子、（ｃ）前記ドレイン
領域内に形成されて前記ユニットセルのそれぞれに対応
したベース領域を構成すると共に、各々が有限の横方向
広がりを示しかつ前記主面内に終端する外周を有する反
対導電形の第１の拡散領域群、（ｄ）対応する前記第１
の拡散領域の内部に完全に包含されかつ対応する前記第
１の拡散領域より小さい横方向広がりおよび深さを有す
るように形成されて前記ユニットセルのそれぞれに対応
したソース領域を構成すると共に、各々が前記主面内に
終端しかつ対応する前記第１の拡散領域の前記外周の内
側に離隔して位置する外周を有していて、前記主面内に
おいて対応する前記第１の拡散領域が対応する前記ソー
ス領域と前記ドレイン領域との間に前記反対導電形の帯
状部として存在するようにする前記一導電形の第２の拡
散領域群、（ｅ）前記第２の拡散領域群に対して電気的
に接続された共通ソース端子、（ｆ）少なくとも前記第
１の拡散領域群の前記帯状部を覆うように前記主面上に
配置されたゲート絶縁層、（ｇ）少なくとも前記第１の
拡散領域群の前記帯状部を横方向に覆うように、前記ゲ
ート絶縁層上に配置された導電性の共通ゲート電極、
（ｈ）前記共通ゲート電極に対して電気的に接続された
ゲート端子、並びに（ｉ）前記主面の下方に形成され
た、各々の前記ユニットセルの前記第１の拡散領域と前
記第２の拡散領域との間のオーム短絡部を有し、また更に、各々の前記第２の拡散領域および前記第１の
拡散領域に優先エッチングを施すことによって形成され
かつその底部が部分的に対応する前記第１の拡散領域内
まで伸びるＶ形溝を含み、前記共通ソース端子および前
記オーム短絡部の両者が、前記第２の拡散領域を覆うよ
うに前記Ｖ形溝内に設置されて前記第２の拡散領域およ
び前記第１の拡散領域の両方とオーム接触する金属電極
によって形成されていることを特徴とする二重拡散形電
力用ＭＯＳ−ＦＥＴ。
【請求項４】前記金属電極がアルミニウムから成る請
求項３記載の二重拡散形電力用ＭＯＳ−ＦＥＴ。
【請求項５】（Ａ）一導電形のドレイン領域を含み、
主面を有し、かつ＜１００＞の結晶配向を示すシリコン
半導体ウェーハ基板を用意し、（Ｂ）前記主面上に第１
の絶縁層、導電性のゲート電極層、第２の絶縁層および
第３の絶縁層を相次いで形成し、（Ｃ）最終的に少なく
とも１つのベース領域および少なくとも１つのソース領
域を限定するための窓を持った第１のマスクを前記第３
の絶縁層上に設置し、（Ｄ）少なくとも前記第３の絶縁
層、前記第２の絶縁層および前記ゲート電極層に相次い
でエッチングを施して前記第１のマスクの前記窓により
限定された区域内に開口を形成すると共に前記ゲート電
極層にはアンダーカットを施し、（Ｅ）前記第１のマス
クを除去し、（Ｆ）前記第１のマスクによって限定され
た前記開口を通して、反対導電形の領域を形成するのに
適した不純物を前記ドレイン領域内に導入することによ
り、前記第１のマスクによって限定された前記開口の寸
法に部分的に依存する横方向広がりを有するベース領域
を限定する前記反対導電形の第１の領域を形成し、
（Ｇ）やはり前記第１のマスクによって限定された前記
開口を通して、前記一導電形の領域を形成するのに適し
た不純物を前記ベース領域内に導入することにより、前
記ベース領域の内部に完全に包含されるようなソース領
域を構成し、そのため前記主面内において前記第１の領
域が前記ソース領域と前記ベース領域との間に前記反対
導電形の帯状部として存在するように前記一導電形の第
２の領域を形成し、（Ｈ）少なくとも前記ゲート電極層
を貫通する開口の側壁上に二酸化シリコン層を生成さ
せ、（Ｉ）前記ゲート電極層を貫通開口の側壁上の前記
二酸化シリコン層を除去することなく、前記第１のマス
クによって限定された前記第３の絶縁層の開口内にある
区域内において前記ソース領域の表面上の絶縁層を平行
ビームによって除去し、（Ｊ）前記第２の領域および前
記第１の領域に優先エッチングを施すことにより、前記
第２の領域を貫通しかつその底部が部分的に前記第１の
領域内まで伸びるようなＶ形溝を形成し、（Ｋ）前記ウ
ェーハの前記ソース領域の位置とは異なる部分上に少な
くとも１つのゲート接触区域を限定するための窓を持っ
た第２のマスクを設置し、（Ｌ）前記第３の絶縁層およ
び前記第２の絶縁層に相次いでエッチングを施すことに
より、前記第２のマスクの前記窓によって限定された区
域内に前記ゲート電極層にまで達する開口を形成し、
（Ｍ）前記第２のマスクを除去し、次いで（Ｎ）前記ウ
ェーハ上に電極金属を設置し、そして第３のマスクを用
いてパターン形成を施すことによりソース端子およびゲ
ート端子を形成し、それによって前記ソース端子が前記
Ｖ形溝内に伸びて前記第２の領域および前記第１の領域
の両方とオーム接触するようにした諸工程から成ること
を特徴とする二重拡散形電力用ＭＯＳ−ＦＥＴの製造方
法。
【請求項６】前記第３の絶縁層、前記第２の絶縁層お
よび前記ゲート電極層に相次いでエッチングを施す前記
工程に続いて前記第１の絶縁層がエッチングを施される
請求項５項記載の方法。
【請求項７】前記ベース領域内に不純物を導入して第
２の領域を形成する前記工程に続いて前記ソース領域の
表面上に二酸化シリコン層が生成される請求項６項記載
の方法。
【請求項８】前記第１の絶縁層が単一の二酸化シリコ
ン層から成る請求項５記載の方法。
【請求項９】前記第２の絶縁層が単一の二酸化シリコ
ン層から成る請求項５または８記載の方法。
【請求項１０】前記第３の絶縁層が単一の窒化シリコ
ン層から成る請求項５または８記載の方法。
【請求項１１】平行ビームによって絶縁層を除去する
前記工程が平行ビームを用いた反応性イオンエッチング
によって前記絶縁層を除去することから成る請求項５記
載の方法。
【請求項１２】前記ドレイン領域内に不純物を導入し
て第１の領域を形成する前記工程および前記ベース領域
内に不純物を導入して第２の領域を形成する前記工程が
それぞれの不純物を拡散させることから成る請求項５記
載の方法。
【請求項１３】（ａ）一導電形のドレイン領域を含み
かつ主面を有する半導体基板、（ｂ）前記ドレイン領域
に対して電気的に接続されたドレイン端子、（ｃ）前記
ドレイン領域内に形成されてベース領域を構成すると共
に、有限の横方向広がりを示しかつ前記主面内に終端す
る外周を有する反対導電形の第１の領域、（ｄ）前記第
１の領域の内部に完全に包含されかつ前記第１の領域よ
り小さい横方向広がりおよび深さを有するように形成さ
れてソース領域を構成すると共に、前記主面内に終端し
かつ前記第１の領域の前記外周の内側に離隔して位置す
る外周を有していて、前記主面内において前記第１の領
域が前記ソース領域と前記ドレイン領域との間に前記反
対導電形の帯状部として存在するようにする前記一導電
形の第２の領域、（ｅ）前記第１の領域の前記帯状部を
少なくとも横方向に覆うように前記主面上に配置された
導電性のゲート電極およびゲート絶縁層、並びに（ｆ）
前記ゲート電極に対して電気的に接続されたゲート端子
の諸要素を含むような形式の二重拡散形電力用ＭＯＳ−
ＦＥＴのソース層とベース層との間に短絡部を形成する
方法において、（Ａ）前記ソース領域を覆うように前記
基板上に電極金属を設置することによってソース端子を
形成し、次いで（Ｂ）前記基板を加熱することにより、
前記ソース端子から前記第２の領域を貫通して部分的に
前記第１の領域内まで伸びる少なくとも１つのマイクロ
アロイ・スパイクを生成させ、もって前記第１の領域と
前記第２の領域との間にオーム短絡部を形成することを
特徴とする方法。
【請求項１４】前記半導体基板がシリコンから成りか
つ前記ソース端子がアルミニウムから成る請求項１３記
載の方法。
【請求項１５】（ａ）一導電形のドレイン領域を含
み、主面を有し、かつ＜１００＞の結晶配向を示す半導
体基板、（ｂ）前記ドレイン領域に対して電気的に接続
されたドレイン端子、（ｃ）前記ドレイン領域内に形成
されてベース領域を構成すると共に、有限の横方向広が
りを示しかつ前記主面内に終端する外周を有する反対導
電形の第１の領域、（ｄ）前記第１の領域の内部に完全
に包含されかつ前記第１の領域より小さい横方向広がり
および深さを有するように形成されてソース領域を構成
すると共に、前記主面内に終端しかつ前記第１の領域の
前記外周の内側に離隔して位置する外周を有していて、
前記主面内において前記第１の領域が前記ソース領域と
前記ドレイン領域との間に前記反対導電形の帯状部とし
て存在するようにする前記一導電形の第２の領域、
（ｅ）前記第１の領域の前記帯状部を少なくとも横方向
覆うように前記主面上に配置された導電性のゲート電極
およびゲート絶縁層、並びに（ｆ）前記ゲート電極に対
して電気的に接続されたゲート端子の諸要素を含むよう
な形式の二重拡散形電力用ＭＯＳ−ＦＥＴのソース層と
ベース層との間に短絡部を形成する方法において、
（Ａ）前記第２の領域および前記第１の領域に優先エッ
チングを施すことにより、前記第２の領域を貫通しかつ
その底部が部分的に前記第１の領域内まで伸びるような
Ｖ形溝を形成し、次いで（Ｂ）前記基板上に電極金属を
設置し、そしてマスクを用いてパターン形成を施すこと
によりソース端子およびゲート端子を形成し、それによ
って前記ソース端子が前記Ｖ形溝内に伸びて前記第２の
領域および前記第１の領域の両方とオーム接触すること
を特徴とする方法。