JPH0235543A - ページテーブルエントリ無効化装置 - Google Patents
ページテーブルエントリ無効化装置Info
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- JPH0235543A JPH0235543A JP63186095A JP18609588A JPH0235543A JP H0235543 A JPH0235543 A JP H0235543A JP 63186095 A JP63186095 A JP 63186095A JP 18609588 A JP18609588 A JP 18609588A JP H0235543 A JPH0235543 A JP H0235543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
仮想アドレスの特定のページを無効化するためのページ
テーブルエントリ無効化に関し、不必要な部分削除を回
避すると共に検索に必要な時間を短縮することを目的と
し、 対象となるページの実アドレスと命令で指示されたペー
ジインデックスを自ＣＰＵおよび他ＣＰＵ１．：送り、
次に各ＣＰＩＪにおいてはページインデックスを基に部
分的にアドレス変換バッファを検索し、対象となる実ア
ドレスと一致したアドレス変換バッファのエントリを無
効化するような構成とする。
テーブルエントリ無効化に関し、不必要な部分削除を回
避すると共に検索に必要な時間を短縮することを目的と
し、 対象となるページの実アドレスと命令で指示されたペー
ジインデックスを自ＣＰＵおよび他ＣＰＵ１．：送り、
次に各ＣＰＩＪにおいてはページインデックスを基に部
分的にアドレス変換バッファを検索し、対象となる実ア
ドレスと一致したアドレス変換バッファのエントリを無
効化するような構成とする。
［産業上の利用分野］
本発明は、仮想計算機システムにおける仮想アドレスの
特定のページを無効化するためのページテーブルエント
リ無効化（■ｐ Ｔ Ｅ ； ｌ ｎｖａｌｉｄａｔｅ
Ｐａｇｅ Ｔａｂｌｅ ［：ｎｔｒｙ）命令を実行
する装置に関し、特にこのページテーブルエントリ無効
化の実行に伴うアドレス変換バッファ（ＴＬＢ）の部分
削除に関する。
特定のページを無効化するためのページテーブルエント
リ無効化（■ｐ Ｔ Ｅ ； ｌ ｎｖａｌｉｄａｔｅ
Ｐａｇｅ Ｔａｂｌｅ ［：ｎｔｒｙ）命令を実行
する装置に関し、特にこのページテーブルエントリ無効
化の実行に伴うアドレス変換バッファ（ＴＬＢ）の部分
削除に関する。
記憶装置の容量に制限されることなくプログラミングを
可能とするために、また記憶装置上に複数のプログラム
を置いて交互に実行させる多重プログラミングを可能と
するために、今日広く仮想計算機システムが採用されて
いる。このようなシ２７ムでは・仮想アドレス空間を単
位（ページと呼ぶ）に分割し、仮想アドレスの各ページ
をアドレス変換テーブルに従って実アドレスに変換する
ことにより、記憶装置上に任意に割り当てるようにして
いる。
可能とするために、また記憶装置上に複数のプログラム
を置いて交互に実行させる多重プログラミングを可能と
するために、今日広く仮想計算機システムが採用されて
いる。このようなシ２７ムでは・仮想アドレス空間を単
位（ページと呼ぶ）に分割し、仮想アドレスの各ページ
をアドレス変換テーブルに従って実アドレスに変換する
ことにより、記憶装置上に任意に割り当てるようにして
いる。
前記アドレス変換テーブルは、オペレーティングシステ
ム＜Ｏ８）の管理下にあるが、記憶装置上に仮想アドレ
スのページを置くことができなくなったときには、Ｏ８
はこの領域を補助記憶装置にＯ−ドすると共にアドレス
変換テーブルを書き替え、また以前のアドレス変換テー
ブルに従い作成された仮想アドレスと実アドレスの対応
関係の一部を保持するアドレス変換バッファ（ＴＬＢ）
のエントリの削除を行う必要がある。例えばＩＢＭ計算
機システム３７０では、このアドレス変換テーブルの書
き替えおよびアドレス変換バッファ（ＴＬＢ）の部分削
除を行うための命令が、ＩＰＴＥ命令として用意されて
いる。
ム＜Ｏ８）の管理下にあるが、記憶装置上に仮想アドレ
スのページを置くことができなくなったときには、Ｏ８
はこの領域を補助記憶装置にＯ−ドすると共にアドレス
変換テーブルを書き替え、また以前のアドレス変換テー
ブルに従い作成された仮想アドレスと実アドレスの対応
関係の一部を保持するアドレス変換バッファ（ＴＬＢ）
のエントリの削除を行う必要がある。例えばＩＢＭ計算
機システム３７０では、このアドレス変換テーブルの書
き替えおよびアドレス変換バッファ（ＴＬＢ）の部分削
除を行うための命令が、ＩＰＴＥ命令として用意されて
いる。
［従来の技術］
ＩＢＭ計算機システム３７０における仮想アドレスから
実アドレスへの変換の過程は次のようになっている。第
６図に示すように、仮想アドレスは、同図（ａ）に示す
ようにコントロールレジスタ０ （ＣＲＯという）の値
によりセグメントサイズとページサイズが決まる。なお
、仮想アドレスは、セグメントインデックス部＜ＳＸ＞
、ページインデックス部（ＰＸ）、バイトインデック
ス部（ＢＸ）を有している（同図（ｂ））。
実アドレスへの変換の過程は次のようになっている。第
６図に示すように、仮想アドレスは、同図（ａ）に示す
ようにコントロールレジスタ０ （ＣＲＯという）の値
によりセグメントサイズとページサイズが決まる。なお
、仮想アドレスは、セグメントインデックス部＜ＳＸ＞
、ページインデックス部（ＰＸ）、バイトインデック
ス部（ＢＸ）を有している（同図（ｂ））。
コントロールレジスタＣＲ１（同図（Ｃ））内のセグメ
ントテーブルオリジン（ＳＴＯ）と前記ＳＸから、同図
（ｄ）に示すセグメントテーブルエントリ（ＳＴＥ）の
アドレスが求められ、ＳＴＥ内のページテーブルオリジ
ン（ＰＴＯ）と前記ＰＸから同図（ｅ）に示すページテ
ーブルエントリ（ＰＴＥ）アドレスが求められ、このペ
ージテーブルエントリ無効化内のページフレームリアル
アドレス（ＰＦＲＡ）と前記ＢＸから、実アドレスが求
められる。
ントテーブルオリジン（ＳＴＯ）と前記ＳＸから、同図
（ｄ）に示すセグメントテーブルエントリ（ＳＴＥ）の
アドレスが求められ、ＳＴＥ内のページテーブルオリジ
ン（ＰＴＯ）と前記ＰＸから同図（ｅ）に示すページテ
ーブルエントリ（ＰＴＥ）アドレスが求められ、このペ
ージテーブルエントリ無効化内のページフレームリアル
アドレス（ＰＦＲＡ）と前記ＢＸから、実アドレスが求
められる。
ｒＰＴＥ命令では、そのオペランドに、アドレス変換過
程で用いられるＰＴＯとＰＸが与えられ、これらを基に
してＰ’Ｔ Ｅのアドレスを求め、ＰＴＥ内のページ無
効ビットを１にすると共に、下記の（１）ないしく４）
のすべてを使って生成されたアドレス変換バッファ（Ｔ
ＬＢ）のエントリを、すべての中央演算処理袋！ （Ｃ
ＰＵ）から削除する。（１）ＩＰＴＥ命令を発行したＣ
ＰＵのＣＲＯで示されるセグメントとページサイズ（２
＞ＩＰＴＥ命令のオペランドで指定されたＰＴＯ （３）ＩＰＴＥ命令のオペランドで指定されたＰＸ （４）ＩＰ丁Ｅ命令のオペランドから求められたＰＴＥ
内のＰＦＲＡ 従来の方式では、オペランドから求められたＰＴＥのア
ドレスからＰＴＥの内容を読み出し、ページ無効ビット
を１に書き替えた上で、これをＰＴＥのアドレスにスト
アし、またＰＴＥ内のＰＦＲＡを部分削除すべきＴＬＢ
の実アドレスとして部分削除指示を自ＣＰＵおよび他Ｃ
ＰＵに送る。
程で用いられるＰＴＯとＰＸが与えられ、これらを基に
してＰ’Ｔ Ｅのアドレスを求め、ＰＴＥ内のページ無
効ビットを１にすると共に、下記の（１）ないしく４）
のすべてを使って生成されたアドレス変換バッファ（Ｔ
ＬＢ）のエントリを、すべての中央演算処理袋！ （Ｃ
ＰＵ）から削除する。（１）ＩＰＴＥ命令を発行したＣ
ＰＵのＣＲＯで示されるセグメントとページサイズ（２
＞ＩＰＴＥ命令のオペランドで指定されたＰＴＯ （３）ＩＰＴＥ命令のオペランドで指定されたＰＸ （４）ＩＰ丁Ｅ命令のオペランドから求められたＰＴＥ
内のＰＦＲＡ 従来の方式では、オペランドから求められたＰＴＥのア
ドレスからＰＴＥの内容を読み出し、ページ無効ビット
を１に書き替えた上で、これをＰＴＥのアドレスにスト
アし、またＰＴＥ内のＰＦＲＡを部分削除すべきＴＬＢ
の実アドレスとして部分削除指示を自ＣＰＵおよび他Ｃ
ＰＵに送る。
これにより各ＣＰＵではＴＬＢのエントリを順次検索し
、指示された実アドレスと一致する実アドレス部を持つ
ＴＬＢのエントリがあった時は、このエントリの有効ビ
ットをオフにする。
、指示された実アドレスと一致する実アドレス部を持つ
ＴＬＢのエントリがあった時は、このエントリの有効ビ
ットをオフにする。
この丁ＬＢの検索は、ＣＰＵ内の命令フェッチやオペラ
ンドアクセスなどのパイプライン制御による動作とは独
立に行い得る。ただし、パイプライン制御によるアクセ
スのＴＬＢフェッチ模の実アドレスと、ＴＬＢの部分削
除の対象となる実アドレスが一致した場合は、その実ア
ドレスは無効であるため、ＴＬＢの全エントリの検索が
終了するまでバイブラインの動作を停止させる必要があ
る。
ンドアクセスなどのパイプライン制御による動作とは独
立に行い得る。ただし、パイプライン制御によるアクセ
スのＴＬＢフェッチ模の実アドレスと、ＴＬＢの部分削
除の対象となる実アドレスが一致した場合は、その実ア
ドレスは無効であるため、ＴＬＢの全エントリの検索が
終了するまでバイブラインの動作を停止させる必要があ
る。
［発明が解決しようとする課題］
しかしながら上記のような従来の方式では、ページフレ
ームリアルアドレスＰＦＲＡのみにより丁ＬＢエントリ
の無効化を行っているため、必要以上のＴＬＢエントリ
を削除することになり、ＴＬＢのヒツト率の低下が生じ
る。また、ＴＬＢの部分削除のために行うＴＬＢの検索
は、全エントリについて行う必要があるため長時間を要
し、この間にパイプラインで必要とする実アドレスが部
分削除の対象と一致した場合にはバイブラインの動きが
停止しスルーブツトが下がるという問題がある。
ームリアルアドレスＰＦＲＡのみにより丁ＬＢエントリ
の無効化を行っているため、必要以上のＴＬＢエントリ
を削除することになり、ＴＬＢのヒツト率の低下が生じ
る。また、ＴＬＢの部分削除のために行うＴＬＢの検索
は、全エントリについて行う必要があるため長時間を要
し、この間にパイプラインで必要とする実アドレスが部
分削除の対象と一致した場合にはバイブラインの動きが
停止しスルーブツトが下がるという問題がある。
更にまた、次々とＴＬＢの部分削除の要求が生じたとき
は、その要求を保持しきれな（なるため、ＴＬＢの全削
除の必要が生じ、ＴＬＢのヒツト率が大きく下がるとい
う問題もある。
は、その要求を保持しきれな（なるため、ＴＬＢの全削
除の必要が生じ、ＴＬＢのヒツト率が大きく下がるとい
う問題もある。
本発明の目的は、このような問題点を解決しようとする
もので、部分削除のためのＴＬＢの検索の範囲を限定す
ることにより、不必要な部分削除を回避すると共に検索
に必要な時間を短縮することのできるページテーブルエ
ントリ無効化装置を提供することにある。
もので、部分削除のためのＴＬＢの検索の範囲を限定す
ることにより、不必要な部分削除を回避すると共に検索
に必要な時間を短縮することのできるページテーブルエ
ントリ無効化装置を提供することにある。
［課題を解決するための手段１
第１図は本発明のページテーブルエントリ無効化装置の
原Ｕ説明図である。図中、１はページテーブルエントリ
（ＰＴＥ）のアドレスを生成すると共に部分削除要求を
出力する命令制御ユニット（Ｉユニット）、３はセット
アソシアティブ方式の構成を持ち仮想アドレスの一部の
ビットでアドレスされるアドレス変換バッファ（ＴＬＢ
＞、２は実アドレスが入るアドレス変換バッファ３をア
クセスするためのアドレスを出力するアドレスレジスタ
、４はアドレス変換バッファ３の実アドレスを読み出し
保持するレジスタ、５はメモリ制御ユニットＭＣｔＪへ
のアクセスのためのアドレスを保持するレジスタ、６は
メモリ制御ユニットＭＣＵからのアドレス変換バッフｙ
（ＴＬＢ）部分削除要求としてのアドレスを受け取り
保持するレジスタである。
原Ｕ説明図である。図中、１はページテーブルエントリ
（ＰＴＥ）のアドレスを生成すると共に部分削除要求を
出力する命令制御ユニット（Ｉユニット）、３はセット
アソシアティブ方式の構成を持ち仮想アドレスの一部の
ビットでアドレスされるアドレス変換バッファ（ＴＬＢ
＞、２は実アドレスが入るアドレス変換バッファ３をア
クセスするためのアドレスを出力するアドレスレジスタ
、４はアドレス変換バッファ３の実アドレスを読み出し
保持するレジスタ、５はメモリ制御ユニットＭＣｔＪへ
のアクセスのためのアドレスを保持するレジスタ、６は
メモリ制御ユニットＭＣＵからのアドレス変換バッフｙ
（ＴＬＢ）部分削除要求としてのアドレスを受け取り
保持するレジスタである。
７はＩＰＴＥ命令実行時にページインデックス部（ＰＸ
）をメモリ制御ユニットＭＣＵへ送出するための保持レ
ジスタ、８はメモリｔ１１１−ユニットＭＣ（Ｊからの
アドレス変換バッファ部分削除要求としてのページイン
デックス部（ＰＸ）を受け取り保持するためのレジスタ
、９はページインデツクス部（ＰＸ）を基に部分削除に
必要なアドレスを生成しアドレスレジスタ２ヘセツトす
るための制御回路である。
）をメモリ制御ユニットＭＣＵへ送出するための保持レ
ジスタ、８はメモリｔ１１１−ユニットＭＣ（Ｊからの
アドレス変換バッファ部分削除要求としてのページイン
デックス部（ＰＸ）を受け取り保持するためのレジスタ
、９はページインデツクス部（ＰＸ）を基に部分削除に
必要なアドレスを生成しアドレスレジスタ２ヘセツトす
るための制御回路である。
１０はＩユニット１または制御回路９の出力を切り替え
選択する選択回路、１１はアドレスレジスタ２またはレ
ジスタ４の出力を切り替え選択する選択回路、１２はレ
ジスタ４とレジスタ６の出力の一致を検出する比較回路
である。
選択する選択回路、１１はアドレスレジスタ２またはレ
ジスタ４の出力を切り替え選択する選択回路、１２はレ
ジスタ４とレジスタ６の出力の一致を検出する比較回路
である。
本発明では、対象となるページの実アドレスと命令で指
示されたページインデックスを前記レジスタ（７）から
自ＣＰＩＪｔ３よび他ＣＰＵに送り。
示されたページインデックスを前記レジスタ（７）から
自ＣＰＩＪｔ３よび他ＣＰＵに送り。
次に各ＣＰＵにおいてはページインデックスを基に部分
的にアドレス変換バッファを検索し、対象となる実アド
レスと一致したアドレス変換バッファのエントリを無効
化する。
的にアドレス変換バッファを検索し、対象となる実アド
レスと一致したアドレス変換バッファのエントリを無効
化する。
Ｉ ＰＴＥ命令では、まずページテーブルエントリＰＴ
Ｅのページ無効ビットを１にする必要がある。そのため
、１ＰＴＥ命令のオペランドであるＰＴＯとＰＸが加算
されてＰＴＥのアドレスが生成され、これが■ユニット
１より送出される。このアドレスで主記憶装置をフェッ
チし、ＰＴＥ内のページ無効ビット位置を１に書き替え
てメモリ制御ユニットＭＣＬＩＩ！由で主記憶装置にス
トアする。
Ｅのページ無効ビットを１にする必要がある。そのため
、１ＰＴＥ命令のオペランドであるＰＴＯとＰＸが加算
されてＰＴＥのアドレスが生成され、これが■ユニット
１より送出される。このアドレスで主記憶装置をフェッ
チし、ＰＴＥ内のページ無効ビット位置を１に書き替え
てメモリ制御ユニットＭＣＬＩＩ！由で主記憶装置にス
トアする。
次に同一アドレスでアドレス変換バック７ＴＬＢの部分
削除要求がＩユニット１から送出される。
削除要求がＩユニット１から送出される。
この時、上位の位置に付加されたＰＸをレジスタ７に一
時保持し、それと同時にページテーブルエントリＰＴＥ
をアクセスしてＰＦＲＡを求める。
時保持し、それと同時にページテーブルエントリＰＴＥ
をアクセスしてＰＦＲＡを求める。
これが部分削除すべきページのアドレスである。
このアドレスをレジスタ５にセットし、ＭＣＵ経由で全
ＣＰＵに部分削除要求を送る。各ＣＰｔ１では部分削除
要求としてアドレスおよびＰＸを送出する。そのアドレ
スをレジスタ６で、またＰＸをレジスタ８で受ける。
ＣＰＵに部分削除要求を送る。各ＣＰｔ１では部分削除
要求としてアドレスおよびＰＸを送出する。そのアドレ
スをレジスタ６で、またＰＸをレジスタ８で受ける。
ここで、ＴＬＢが５１２のセットからなり、仮想アドレ
スのビット１１〜１９の９ピツトでアドレスされるもの
とすると、ページサイズが４にバイトの時、ＴＬＢをア
クセスするためのアドレスのビット１１はＳＸの最下位
ビット、アドレスのビット１２〜１９はＰＸの全８ピツ
トに相当する。
スのビット１１〜１９の９ピツトでアドレスされるもの
とすると、ページサイズが４にバイトの時、ＴＬＢをア
クセスするためのアドレスのビット１１はＳＸの最下位
ビット、アドレスのビット１２〜１９はＰＸの全８ピツ
トに相当する。
したがって、この場合は２つのセットのみを検索し、削
除すべき実アドレスの入ったレジスタ６とＴＬＢの読み
出し結果の入ったレジスタ４を比較回路１２で比較し、
一致したエントリがあった時のみその有効ビットを０に
する方法で部分削除を行うことができる。この検索のた
めのアドレス生成は制御回路９によって行われる。
除すべき実アドレスの入ったレジスタ６とＴＬＢの読み
出し結果の入ったレジスタ４を比較回路１２で比較し、
一致したエントリがあった時のみその有効ビットを０に
する方法で部分削除を行うことができる。この検索のた
めのアドレス生成は制御回路９によって行われる。
［実施例］
第２図は本発明の装置の一実施例を示す構成図でＴ１８
周辺部の全体構成を示す。また第３図および第４図にＴ
ＬＢｌおよびＴＬＢ２の内部構成を示す。
周辺部の全体構成を示す。また第３図および第４図にＴ
ＬＢｌおよびＴＬＢ２の内部構成を示す。
Ｉユニット１からの７エツチ要求のアドレスはアドレス
レジスタ２１にセットされ、このアドレスで第１のＴＬ
Ｂ２２ （ＴＬＢｌと略す）が検索される。ＴＬＢ１に
は同一ビット構成のプライマＩＪ （ＰＲｒＭＡＲＹ）
、！：オルタネイト（ＡＬＴＥＲＮＡＴＥ＞があり、そ
の２つのウェイのうち−致した方の実アドレスが選択回
路２４で選ばれる。
レジスタ２１にセットされ、このアドレスで第１のＴＬ
Ｂ２２ （ＴＬＢｌと略す）が検索される。ＴＬＢ１に
は同一ビット構成のプライマＩＪ （ＰＲｒＭＡＲＹ）
、！：オルタネイト（ＡＬＴＥＲＮＡＴＥ＞があり、そ
の２つのウェイのうち−致した方の実アドレスが選択回
路２４で選ばれる。
次にその実アドレスは選択回路２５を通過して、ＭＣＵ
経出で主記憶装置をアクセスするためのアドレスレジス
タ（ＭＳＡＲ）２６かあるいはローカル・バッファ・ス
トレージ（Ｌ ｏｃａｌ ３ ｕｒｆｅｒ３ ｔｏｒ
ａｇｅ＞をアクセスするためのアドレスレジスタ２７に
セットされる。
経出で主記憶装置をアクセスするためのアドレスレジス
タ（ＭＳＡＲ）２６かあるいはローカル・バッファ・ス
トレージ（Ｌ ｏｃａｌ ３ ｕｒｆｅｒ３ ｔｏｒ
ａｇｅ＞をアクセスするためのアドレスレジスタ２７に
セットされる。
次に主記憶装置またはローカル・バッファ・ストレージ
からのフェッチデータは、選択回路２８で選択された後
にデータレジスタ２９にセットされる。
からのフェッチデータは、選択回路２８で選択された後
にデータレジスタ２９にセットされる。
もし２つのウェイが共に一致しなかった場合には、アド
レス変換回路３１によりアドレスレジスタ２１内の仮想
アドレスに対する実アドレスがアドレス変換テーブルに
従って求められ、ＴＬＢｌに登録される。
レス変換回路３１によりアドレスレジスタ２１内の仮想
アドレスに対する実アドレスがアドレス変換テーブルに
従って求められ、ＴＬＢｌに登録される。
第３図はＴＬＢｌの内部構造を示す図である。
ＴＬＢＩはアドレスレジスタ２１のビット１１〜１９の
９ビツトでアドレスされる５１２セツトからなり、各セ
ットは２つのウェイで構成され、各エントリは有効ビッ
ト、ＩＤ部、仮想アドレス部、実アドレス部からなって
いる。■ユニットからのアクセスの際のＴＬ８検索の時
は、アドレスレジスタ２１内の仮想アドレスのビット０
０〜１０と現在のＩＤ３１ （例えば、仮想空間を識別
するＳＴｏ等）、ならびにＴＬＢ内の有効ビット、ＩＤ
部および仮想アドレス部を比較回路３２で比較して一致
を検出する。一致した方のＴＬＢの実アドレス部にアド
レスレジスタ２１のビット２０〜３１が付加回路３６で
付加され実アドレスが求められる。比較回路３３．３５
は、部分削除すべき実アドレス（ＰＰＡＲ）が部分削除
される前に■ユニットからのアクセスで使用されること
を防ぐためのもので、一致が検出された時は部分削除の
動作が終了するまでｒユニットからのアクセス＆ま禁止
される。
９ビツトでアドレスされる５１２セツトからなり、各セ
ットは２つのウェイで構成され、各エントリは有効ビッ
ト、ＩＤ部、仮想アドレス部、実アドレス部からなって
いる。■ユニットからのアクセスの際のＴＬ８検索の時
は、アドレスレジスタ２１内の仮想アドレスのビット０
０〜１０と現在のＩＤ３１ （例えば、仮想空間を識別
するＳＴｏ等）、ならびにＴＬＢ内の有効ビット、ＩＤ
部および仮想アドレス部を比較回路３２で比較して一致
を検出する。一致した方のＴＬＢの実アドレス部にアド
レスレジスタ２１のビット２０〜３１が付加回路３６で
付加され実アドレスが求められる。比較回路３３．３５
は、部分削除すべき実アドレス（ＰＰＡＲ）が部分削除
される前に■ユニットからのアクセスで使用されること
を防ぐためのもので、一致が検出された時は部分削除の
動作が終了するまでｒユニットからのアクセス＆ま禁止
される。
第４図に示す第２のＴＬＢ４２（以下Ｔ Ｌ Ｂ ２と
略す）は、ＴＬＢの部分削除の処理を上述した■ユニッ
トからのアクセスとは独立に行うものである。Ｔ’ Ｌ
Ｂ ２はＴＬＢｌと同様に、アドレスレジスタ４１の
ビット１１〜１９の９ビツトでアドレスされる５１２セ
ツトからなり、各セットはＰＲＩＭＡＲＹとＡＬＴＥＲ
ＮＡＴＥの２つのウェイで構成されている。ただし、Ｔ
ＬＢｌの部分コピーであって、各エントリは有効ビット
と実アドレス部のみから成っている。アドレスレジスタ
４１に検索のためのアドレスが与えられると、ＴＬＢ２
を読み出し、比較回路４３．４４によって部分削除すべ
き実アドレス（ｐ ａｒｔｉａｌ Ｐ ｕｒｇｅ
Ａｄｄｒｅｓｓ Ｒｅ５ｉｓｔｅｒ ： ＰＰＡＲ）
４５との比較を行う。ここで一致が検出された時は、
その時点でＴＬＢＩとＴＬＢ２に対して、一致が見られ
たエントリの有効ビットを０にする。
略す）は、ＴＬＢの部分削除の処理を上述した■ユニッ
トからのアクセスとは独立に行うものである。Ｔ’ Ｌ
Ｂ ２はＴＬＢｌと同様に、アドレスレジスタ４１の
ビット１１〜１９の９ビツトでアドレスされる５１２セ
ツトからなり、各セットはＰＲＩＭＡＲＹとＡＬＴＥＲ
ＮＡＴＥの２つのウェイで構成されている。ただし、Ｔ
ＬＢｌの部分コピーであって、各エントリは有効ビット
と実アドレス部のみから成っている。アドレスレジスタ
４１に検索のためのアドレスが与えられると、ＴＬＢ２
を読み出し、比較回路４３．４４によって部分削除すべ
き実アドレス（ｐ ａｒｔｉａｌ Ｐ ｕｒｇｅ
Ａｄｄｒｅｓｓ Ｒｅ５ｉｓｔｅｒ ： ＰＰＡＲ）
４５との比較を行う。ここで一致が検出された時は、
その時点でＴＬＢＩとＴＬＢ２に対して、一致が見られ
たエントリの有効ビットを０にする。
次にＩ ＰＴＥ命令実行時のＴＬＢの部分削除の処理に
おける動作を説明する。第２図において、■ユニット１
から、ＰＴＥのアドレスのビット００〜０７に８ビツト
あるＰＸを付加した値がアト１ノスレジスタにセットさ
れる。次のタイミングでビット００−０７がＰ×レジス
タ２３に、またビットＯＯ〜０７を強制的にＯにした値
が選択回路２５を通過してＭＳＡＲ２６またはアドレス
レジスタ２７にセットされる。ＭＣＵ経出で主記憶装置
から、あるいはＬ Ｂ Ｓか、らフェッチされたＰＴＥ
がデータレジスタ２９に置かれる。ＰＴＥ内のＰＦＡＲ
部以外を強制的に０にした値に、ＰＸレジスタ２３の値
を併合回路３０により併合（ビット２４〜３１に）した
結果が選択回路２５を通過してＭＳＡＲ２６にセットさ
れる。この部分削除すべきページの実アドレスとＰＸを
持った値が、ＭＣＵを経由して全ＣＰＵに部分削除要求
指示と共に送られる。
おける動作を説明する。第２図において、■ユニット１
から、ＰＴＥのアドレスのビット００〜０７に８ビツト
あるＰＸを付加した値がアト１ノスレジスタにセットさ
れる。次のタイミングでビット００−０７がＰ×レジス
タ２３に、またビットＯＯ〜０７を強制的にＯにした値
が選択回路２５を通過してＭＳＡＲ２６またはアドレス
レジスタ２７にセットされる。ＭＣＵ経出で主記憶装置
から、あるいはＬ Ｂ Ｓか、らフェッチされたＰＴＥ
がデータレジスタ２９に置かれる。ＰＴＥ内のＰＦＡＲ
部以外を強制的に０にした値に、ＰＸレジスタ２３の値
を併合回路３０により併合（ビット２４〜３１に）した
結果が選択回路２５を通過してＭＳＡＲ２６にセットさ
れる。この部分削除すべきページの実アドレスとＰＸを
持った値が、ＭＣＵを経由して全ＣＰＵに部分削除要求
指示と共に送られる。
各ＣＰＵでは、この要求をＰＰＡＲ４０で受け、第２の
ＴＬＢ４２を用いてその部分削除処理を行う。
ＴＬＢ４２を用いてその部分削除処理を行う。
部分削除のための検索のアドレスを発生させるＩ１１御
回路９の詳細を第５図に示す。ＰＰＡＲ４０のビット２
４〜３１はＰＸの値であり、これはレジスタ５５を経由
してアドレスレジスタ５６のビット１２〜１つにセット
される。この部分は検索の間は不変値となる。アドレス
レジスタ５６のそれ以外の上位ビット（この例の場合は
ビット１１のみ１ビツト分）はレジスタ５４を経由して
セットされる。レジスタ５４は、部分削除の開始時は選
択回路５２でリセットが選択され、値はＯになり、それ
以後は加算器５１でインクリメントした値がレジスタ５
４にセットされる。
回路９の詳細を第５図に示す。ＰＰＡＲ４０のビット２
４〜３１はＰＸの値であり、これはレジスタ５５を経由
してアドレスレジスタ５６のビット１２〜１つにセット
される。この部分は検索の間は不変値となる。アドレス
レジスタ５６のそれ以外の上位ビット（この例の場合は
ビット１１のみ１ビツト分）はレジスタ５４を経由して
セットされる。レジスタ５４は、部分削除の開始時は選
択回路５２でリセットが選択され、値はＯになり、それ
以後は加算器５１でインクリメントした値がレジスタ５
４にセットされる。
またインクリメントした値がオーバーフローした時は、
端子５３よりオーバーフロー信号が出力され、必要な検
索が終了したことを示す。本実施例の場合は２度の検索
で終了となる。
端子５３よりオーバーフロー信号が出力され、必要な検
索が終了したことを示す。本実施例の場合は２度の検索
で終了となる。
［発明の効果］
以上説明したように、本発明によれば、ＩＰＴＥ命令を
実行する際、対象となるページの実アドレスと命令で指
示されたＰＸを自ＣＰＵおよび他ＣＰ（Ｊに送り、各Ｃ
ＰＵにおいてはＰＸを基に部分的にＴＬＢを検索し、対
象となる実アドレスと一致したＴＬＢのエントリを無効
化することによリ、不必要な部分削除を回避すると共に
短時間で部分削除を終了することができる。
実行する際、対象となるページの実アドレスと命令で指
示されたＰＸを自ＣＰＵおよび他ＣＰ（Ｊに送り、各Ｃ
ＰＵにおいてはＰＸを基に部分的にＴＬＢを検索し、対
象となる実アドレスと一致したＴＬＢのエントリを無効
化することによリ、不必要な部分削除を回避すると共に
短時間で部分削除を終了することができる。
今日、ＣＰＵの性能向上のため丁ＬＢのヒツト率を上げ
ることが求められているが、そのため丁Ｌ８のエントリ
の数を増やす必要がある。その方法として同時にアクセ
スが可能なエントリを増やす方法、すなわちウェイ数を
増やす方法と、セットの数を増やす方法とがある。セッ
トの数はＴＬＢを物理的に構成するＲＡＭの深さ方向の
容量を増やすことにより容易に実現できるが、部分削除
に伴うＴＬＢの検索時間が問題になっていた。本発明を
採用することによりこの問題が解決される。
ることが求められているが、そのため丁Ｌ８のエントリ
の数を増やす必要がある。その方法として同時にアクセ
スが可能なエントリを増やす方法、すなわちウェイ数を
増やす方法と、セットの数を増やす方法とがある。セッ
トの数はＴＬＢを物理的に構成するＲＡＭの深さ方向の
容量を増やすことにより容易に実現できるが、部分削除
に伴うＴＬＢの検索時間が問題になっていた。本発明を
採用することによりこの問題が解決される。
第１図は本発明の原理説明図、
第２図は本発明の一実施例を示すＴ１８周辺部の構成図
、 第３図は第１のＴＬＢの内部構成を示す図、第４図は第
２の丁ＬＢの内部構成を示す図、第５図はＴＬＢ検索用
のアドレス生成のための回路構成を示す図、 第６図はアドレス変換テーブルの形式を説明するための
説明図である。 第１図において １は命令制御ユニット、 ２はアドレスレジスタ、 ３はアドレス変換バッファ、 ４は比較回路、 ５はアドレスレジスタ、 ６．７．８はレジスタ、 ９は制−回路、 ｉｏ、ｉｌは選択回路、 １２は比較回路である。 特許出願人 富 士 通 株 式 会
礼式 理 人 弁理士 井 島
藤 冶外１名 ＭＣＩから ＭＣＵから ＪＲ２（Ｄ Ｔ Ｌ Ｂ Ｇ 内ｗａｆＪ、ｅ ｉす口
筒４図 第１ 図 ＴＬＢ検索用■アドレス生成ｃｂＦ：め■回路構成を示
す面角ξ５ 四口
、 第３図は第１のＴＬＢの内部構成を示す図、第４図は第
２の丁ＬＢの内部構成を示す図、第５図はＴＬＢ検索用
のアドレス生成のための回路構成を示す図、 第６図はアドレス変換テーブルの形式を説明するための
説明図である。 第１図において １は命令制御ユニット、 ２はアドレスレジスタ、 ３はアドレス変換バッファ、 ４は比較回路、 ５はアドレスレジスタ、 ６．７．８はレジスタ、 ９は制−回路、 ｉｏ、ｉｌは選択回路、 １２は比較回路である。 特許出願人 富 士 通 株 式 会
礼式 理 人 弁理士 井 島
藤 冶外１名 ＭＣＩから ＭＣＵから ＪＲ２（Ｄ Ｔ Ｌ Ｂ Ｇ 内ｗａｆＪ、ｅ ｉす口
筒４図 第１ 図 ＴＬＢ検索用■アドレス生成ｃｂＦ：め■回路構成を示
す面角ξ５ 四口
Claims (1)
- 【特許請求の範囲】 中央演算処理装置内にアドレス変換バッファを有し、１
つあるいは複数の中央演算処理装置からなり、仮想アド
レスにおける特定のページを無効化する命令であるペー
ジテーブルエントリ無効化（ＩＰＴＥ）命令を実行する
システムに使用されるページテーブルエントリ無効化装
置であって、ページテーブルエントリ（ＰＴＥ）のアド
レスを生成すると共に部分削除要求を出力する命令制御
ユニット（１）と、 セットアソシアティブ方式の構成を持ち仮想アドレスの
一部のビットでアドレスされるアドレス変換バッファ（
３）と、 実アドレスが入るアドレス変換バッファ（３）をアクセ
スするためのアドレスを出力するアドレスレジスタ（２
）と、 前記アドレス変換バッファ（３）の実アドレスを読み出
し保持するレジスタ（４）と、 メモリ制御ユニット（ＭＣＵ）へのアクセスのためのア
ドレスを保持するレジスタ（５）と、メモリ制御ユニッ
ト（ＭＣＵ）からのアドレス変換バッファ部分削除要求
としてのアドレスを受け取り保持するレジスタ（６）と
、 ページテーブルエントリ無効化（ＩＰＴＥ）命令実行時
にページインデックス部（ＰＸ）をメモリ制御ユニット
（ＭＣＵ）へ送出するための保持レジスタ（７）と、 メモリ制御ユニット（ＭＣＵ）からのアドレス変換バッ
ファ部分削除要求としてのページインデックス部（ＰＸ
）を受け取り保持するためのレジスタ（８）と、 ページインデックス部（ＰＸ）を基に部分削除に必要な
アドレスを生成し前記アドレスレジスタ（２）へセット
するための制御回路（９）と、前記命令制御ユニット（
１）または制御回路（９）の出力を切り替え選択する選
択回路（１０）と、 前記アドレスレジスタ（２）またはレジスタ（４）の出
力を切り替え選択する選択回路（１１）と、 前記レジスタ（４）とレジスタ（６）の出力の一致を検
出する比較回路（１２）を具備し、対象となるページの
実アドレスと命令で指示されたページインデックスを前
記レジスタ（７）から自ＣＰＵおよび他ＣＰＵへ送り、
次に各ＣＰＵにおいてはページインデックスを基に部分
的にアドレス変換バッファを検索し、対象となる実アド
レスと一致したアドレス変換バッファのエントリを無効
化するようにしたことを特徴とするページテーブルエン
トリ無効化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186095A JP2507785B2 (ja) | 1988-07-25 | 1988-07-25 | ペ―ジテ―ブルエントリ無効化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186095A JP2507785B2 (ja) | 1988-07-25 | 1988-07-25 | ペ―ジテ―ブルエントリ無効化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235543A true JPH0235543A (ja) | 1990-02-06 |
| JP2507785B2 JP2507785B2 (ja) | 1996-06-19 |
Family
ID=16182281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186095A Expired - Fee Related JP2507785B2 (ja) | 1988-07-25 | 1988-07-25 | ペ―ジテ―ブルエントリ無効化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507785B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006526203A (ja) * | 2003-05-12 | 2006-11-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ストレージの無効化、バッファ・エントリの消去 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5716428A (en) * | 1980-05-14 | 1982-01-27 | Siemens Ag | Camera with opto-electronic range finder |
| JPS62295147A (ja) * | 1986-06-16 | 1987-12-22 | Hitachi Ltd | 仮想計算機システム |
| JPS63153653A (ja) * | 1986-12-16 | 1988-06-27 | Fujitsu Ltd | バツフアメモリ制御方式 |
-
1988
- 1988-07-25 JP JP63186095A patent/JP2507785B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5716428A (en) * | 1980-05-14 | 1982-01-27 | Siemens Ag | Camera with opto-electronic range finder |
| JPS62295147A (ja) * | 1986-06-16 | 1987-12-22 | Hitachi Ltd | 仮想計算機システム |
| JPS63153653A (ja) * | 1986-12-16 | 1988-06-27 | Fujitsu Ltd | バツフアメモリ制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006526203A (ja) * | 2003-05-12 | 2006-11-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ストレージの無効化、バッファ・エントリの消去 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507785B2 (ja) | 1996-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |