JPS63153653A - バツフアメモリ制御方式 - Google Patents
バツフアメモリ制御方式Info
- Publication number
- JPS63153653A JPS63153653A JP61300609A JP30060986A JPS63153653A JP S63153653 A JPS63153653 A JP S63153653A JP 61300609 A JP61300609 A JP 61300609A JP 30060986 A JP30060986 A JP 30060986A JP S63153653 A JPS63153653 A JP S63153653A
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- JP
- Japan
- Prior art keywords
- buffer memory
- data
- processor
- written
- memory
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、複数のプロセッサがストアスルー方式で主記
憶装置を共有するシステムにおけるプロセッサのバッフ
ァメモリの制御方式であって、自装置のバッファメモリ
を自装置で使用していない場合には、他のプロセッサ等
の他の装置が主記憶装置に書き込むデータを自装置のバ
ッファメモリに書き込み、バッファメモリの無効化回数
を減らしてバッファメモリの設置効果を向上させる。
憶装置を共有するシステムにおけるプロセッサのバッフ
ァメモリの制御方式であって、自装置のバッファメモリ
を自装置で使用していない場合には、他のプロセッサ等
の他の装置が主記憶装置に書き込むデータを自装置のバ
ッファメモリに書き込み、バッファメモリの無効化回数
を減らしてバッファメモリの設置効果を向上させる。
本発明は、複数のプロセッサ力堕ドアスル一方式で主記
憶装置を共有するシステムにおけるプロセッサが有する
バッファメモリを制御するバッファメモリ制御方式に関
するものである。
憶装置を共有するシステムにおけるプロセッサが有する
バッファメモリを制御するバッファメモリ制御方式に関
するものである。
記憶装置からのデータのアクセスを早めるために、プロ
セッサは自装置内にアクセス時間の速いバッファメモリ
を備え、アクセス頻度の多いデータを主記憶装置と並行
して格納する。
セッサは自装置内にアクセス時間の速いバッファメモリ
を備え、アクセス頻度の多いデータを主記憶装置と並行
して格納する。
そして、バッファメモリと主記憶装置に記憶されている
それらのデータが書き換えられる場合は、再装置同時に
更新するストアスルー方式が広く用いられている。
それらのデータが書き換えられる場合は、再装置同時に
更新するストアスルー方式が広く用いられている。
他のプロセッサ、あるいはチャネル装置等の他の装置か
ら主記憶装置へデータの書き込みがあった場合、バッフ
ァメモリに記憶された同じデータは、通常、無効化して
データの単一性を保っていた。
ら主記憶装置へデータの書き込みがあった場合、バッフ
ァメモリに記憶された同じデータは、通常、無効化して
データの単一性を保っていた。
バックアメモリのデータを無効化しても、そのデータは
主記憶装置に記憶されているので、プロセッサが自装置
でそのデータを必要とする時は、主記憶装置から読み出
せばよいが、アクセス時間がかかることになる。
主記憶装置に記憶されているので、プロセッサが自装置
でそのデータを必要とする時は、主記憶装置から読み出
せばよいが、アクセス時間がかかることになる。
その上、バッファメモリにはアクセス頻度の大きいデー
タを記憶する必要性から設置されるものであるから、こ
のようなバッファメモリに格納されていてアクセス要求
のあるデータを、バッファメモリから除去するのはバッ
クアメモリの効果を損なうものである。
タを記憶する必要性から設置されるものであるから、こ
のようなバッファメモリに格納されていてアクセス要求
のあるデータを、バッファメモリから除去するのはバッ
クアメモリの効果を損なうものである。
〔従来の技術〕
第３図はデータ処理システムのメモリ制御を説明する図
である。
である。
それぞれバックアメモリ１１．２１を有するプロセッサ
１０，２０、チャネル装置３０、記憶制御装置を含む主
記憶装置４０が共通のバス５０で接続される。
１０，２０、チャネル装置３０、記憶制御装置を含む主
記憶装置４０が共通のバス５０で接続される。
例えば、チャネル装置３０から主記憶装置４０に書き込
み（ストア）を行う場合、チャネル装置３０は書き込み
要求信号りを出し、アドレスとデータを共通バス５０に
送出する。
み（ストア）を行う場合、チャネル装置３０は書き込み
要求信号りを出し、アドレスとデータを共通バス５０に
送出する。
主記憶装置４０はデータの書き込みを終了すると、書き
込み終了通知信号Ｓを共通バス５０に送出する。
込み終了通知信号Ｓを共通バス５０に送出する。
この書き込み終了通知信号Ｓは、終了コードと書き込み
したアドレスからなり、共通バス５０からこの信号を受
けて、プロセッサ１０．２０はそれぞれのバッファメモ
リ１１．２１に同じデータがあれば、そのデータを無効
化する。
したアドレスからなり、共通バス５０からこの信号を受
けて、プロセッサ１０．２０はそれぞれのバッファメモ
リ１１．２１に同じデータがあれば、そのデータを無効
化する。
第４図は従来のバックアメモリの制御を説明する図であ
る。
る。
第４図のようにバッファメモリ周辺回路が構成され、バ
ッファメモリ１１は、自装置のアドレスレジスタ１２に
格納された自装置のアドレス（自装置のアドレス１２と
云う。以下、同様とする）の指示によってそのアドレス
のデータを内部バスに送出する。
ッファメモリ１１は、自装置のアドレスレジスタ１２に
格納された自装置のアドレス（自装置のアドレス１２と
云う。以下、同様とする）の指示によってそのアドレス
のデータを内部バスに送出する。
バックアメモリ１１にデータを書き込む場合は、自装置
のアドレス１２の指示によって演算装置等からの内部デ
ータ１３、バッファメモリ１１に書き込む共通バス５０
からの外部データ（ムーブインデータ）１４とをムーブ
イン中か否かによってマルチプレクサ１５で切り換え、
バッファメモリ１１に入力する。
のアドレス１２の指示によって演算装置等からの内部デ
ータ１３、バッファメモリ１１に書き込む共通バス５０
からの外部データ（ムーブインデータ）１４とをムーブ
イン中か否かによってマルチプレクサ１５で切り換え、
バッファメモリ１１に入力する。
マルチプレクサ１５は、ムーブインを指示するムーブイ
ン信号Ｍによってムーブインデータの書き込みを行い、
ムーブイン信号Ｍのない時は内部データ１３の書き込み
を行う。
ン信号Ｍによってムーブインデータの書き込みを行い、
ムーブイン信号Ｍのない時は内部データ１３の書き込み
を行う。
無効化回路１６は、上記したように、共通バス５０から
他の装置が主記憶装置４０に書き込んだ（ストアした）
終了通知信号Ｓによって、バッファメモリ１１の中に同
一データを検出した場合、その他装置アドレスレジスタ
で指定されるデータの無効化処理を行う。
他の装置が主記憶装置４０に書き込んだ（ストアした）
終了通知信号Ｓによって、バッファメモリ１１の中に同
一データを検出した場合、その他装置アドレスレジスタ
で指定されるデータの無効化処理を行う。
通常、無効化処理はバッファメモリ１１に格納されるデ
ータのアドレスに無効ビットを立てることによって行わ
れる。
ータのアドレスに無効ビットを立てることによって行わ
れる。
マルチプレクサ１７は無効化アドレスと自装置アドレス
とを切り換えるもので、終了通知Ｓによって制御される
。
とを切り換えるもので、終了通知Ｓによって制御される
。
この従来の方式では、他の装置、即ち、他のプロセッサ
あるいはチャネル装置等から主記憶装置へ書き込みがあ
った場合には、バッファメモリにある同じデータブロツ
クを無条件に無効化していた。
あるいはチャネル装置等から主記憶装置へ書き込みがあ
った場合には、バッファメモリにある同じデータブロツ
クを無条件に無効化していた。
しかし、このように無条件に無効化すると、バッファメ
モリに期待されるアクセスの迅速化する効果が減殺され
ることになる。
モリに期待されるアクセスの迅速化する効果が減殺され
ることになる。
本発明はこのような点に鑑みて創作されたものであって
、バッファメモリの設置効果とデータの同一性を保持が
できる方式を提供することを目的としている。
、バッファメモリの設置効果とデータの同一性を保持が
できる方式を提供することを目的としている。
上記した目的を達成するためには、自装置にバッファメ
モリを有するプロセッサが自装置のバッファメモリを使
用していない時には、他の装置が主記憶装置に書き込む
書き込みデータが、バッファメモリに記憶されている場
合は、そのデータをバッファメモリに書き込んでデータ
更新する。
モリを有するプロセッサが自装置のバッファメモリを使
用していない時には、他の装置が主記憶装置に書き込む
書き込みデータが、バッファメモリに記憶されている場
合は、そのデータをバッファメモリに書き込んでデータ
更新する。
そして、当該プロセッサが自装置のバッファメモリを使
用中の時は、その書き込みデータがそのバッファメモリ
に記憶されている場合、その記憶されているデータを無
効化処理する。
用中の時は、その書き込みデータがそのバッファメモリ
に記憶されている場合、その記憶されているデータを無
効化処理する。
他の装置が主記憶装置にデータを書き込む場合、自装置
のバッファメモリを使用していない時はそのデータが自
装置のバッファメモリに記憶されていると、自装置のバ
ッファメモリに書き込んでデータ更新を行う。
のバッファメモリを使用していない時はそのデータが自
装置のバッファメモリに記憶されていると、自装置のバ
ッファメモリに書き込んでデータ更新を行う。
従来、無効化されていたデータがこの場合、更新されて
記憶されていることになる。
記憶されていることになる。
従って、自装置がこのデータを必要とする場合は主記憶
装置からデータをアクセスすることなく読み出しが可能
である。
装置からデータをアクセスすることなく読み出しが可能
である。
そして、バッファメモリの無効化回数が減り、それだけ
有効なデータが記憶され、バッファメモリの設置効果が
あることになる。
有効なデータが記憶され、バッファメモリの設置効果が
あることになる。
以下、図面を参照して本発明のバッファメモリ制御方式
の実施例を説明する。
の実施例を説明する。
第１図は本発明の一実施例の構成ブロック図を示す。
なお、全図を通じて同一符号は同一対象物を示す。
他の装置からのアドレス１８と、自装置のアドレス１２
とを切り換えるマルチプレクサ１７は、自装置プロセッ
サ１０がバッファメモリ１１を使用していることを示す
自装置使用中の信号Ｕの入力時には、自装置のアドレス
１２を選択するようにする。
とを切り換えるマルチプレクサ１７は、自装置プロセッ
サ１０がバッファメモリ１１を使用していることを示す
自装置使用中の信号Ｕの入力時には、自装置のアドレス
１２を選択するようにする。
また、書き込みデータを選択するマルチプレクサ１５は
、自装置使用中の信号Ｕと、主記憶装置４０を含む他の
装置からのデータを書き込み中でないことを示すムーブ
イン信号Ｍの反転信号＊Ｍ（＊は反転を示す）との論理
積１９が選択指示信号となる。
、自装置使用中の信号Ｕと、主記憶装置４０を含む他の
装置からのデータを書き込み中でないことを示すムーブ
イン信号Ｍの反転信号＊Ｍ（＊は反転を示す）との論理
積１９が選択指示信号となる。
即ち、ムーブイン信号Ｍが入力する時には、他装置のデ
ータ人力１４Ａに切り替わる。
ータ人力１４Ａに切り替わる。
無効化回路１６Ａは、他の装置が、主記憶装置４０に書
き込みを行った書き込み終了通知信号Ｓと自装置使用中
の信号Ｕによって、書き込み終了通知信号Ｓのデータと
同一データがバッファ装置１１に記憶されているのを検
出すると、そのデータに無効化処理を行う。
き込みを行った書き込み終了通知信号Ｓと自装置使用中
の信号Ｕによって、書き込み終了通知信号Ｓのデータと
同一データがバッファ装置１１に記憶されているのを検
出すると、そのデータに無効化処理を行う。
なお、自装置プロセッサが、主記憶装置４０のデータを
更新する場合は、自装置バッファメモリ１１のデータと
同一データであれば、そのデータを更新することは云う
までもない。
更新する場合は、自装置バッファメモリ１１のデータと
同一データであれば、そのデータを更新することは云う
までもない。
第２図はバッファメモリ制御のタイムチャートを示す。
プロセッサ１０が共通バスの転送処理サイクル（バスサ
イクル）１で主記憶装置４０への書き込み（ストア）要
求信号りを共通バス５０から検出すると、次のバスサイ
クル２で自装置のバッファメモリ１１の使用中とデータ
の有無によって順次共通バス５０に送出されるデータ８
Ｂ（例えば８バイトのデータ）を他の装置のデータ１４
Ａとして取り込み、バッファメモリ１１の他の装置のア
ドレス１６として取り込まれたアドレスに順次格納する
。
イクル）１で主記憶装置４０への書き込み（ストア）要
求信号りを共通バス５０から検出すると、次のバスサイ
クル２で自装置のバッファメモリ１１の使用中とデータ
の有無によって順次共通バス５０に送出されるデータ８
Ｂ（例えば８バイトのデータ）を他の装置のデータ１４
Ａとして取り込み、バッファメモリ１１の他の装置のア
ドレス１６として取り込まれたアドレスに順次格納する
。
バッファメモリ１１が使用中のときは、無効化回路１６
によってバッファメモリｌｌ中の同じデータが無効化処
理される。
によってバッファメモリｌｌ中の同じデータが無効化処
理される。
以上述べてきたように、本発明によれば、バッファメモ
リの設置効果を損なうことなく、データの単一性も保持
でき、実用的には極めて有用である。
リの設置効果を損なうことなく、データの単一性も保持
でき、実用的には極めて有用である。
第１図は本発明のバッファメモリ制御方式の一実施例の
構成ブロック図、 第２図は本発明の詳細な説明するタイムチャート、 第３図はデータ処理処理のメモリ制御を説明する図、 第４図は従来のバッフ１メモリの制御を説明する図であ
る。 図において、 １０．２０はプロセッサ、 ３０はチャネル装置、 ４０は主記憶装置、 １１．２１はバッファメモリ、 １６．１６Ａは無効化回路である。 第１図 ルバー、７ヤＸ七す市・」４ア９比明７ラルク第４図 デゝり又ｌ！シスデＺ、のメ七す孕１冑乞１えρＦｆｔ
３Ｄグ第３図 １項５１月う枦ｊ１７１１０月１）７４４千１−ト第
２図
構成ブロック図、 第２図は本発明の詳細な説明するタイムチャート、 第３図はデータ処理処理のメモリ制御を説明する図、 第４図は従来のバッフ１メモリの制御を説明する図であ
る。 図において、 １０．２０はプロセッサ、 ３０はチャネル装置、 ４０は主記憶装置、 １１．２１はバッファメモリ、 １６．１６Ａは無効化回路である。 第１図 ルバー、７ヤＸ七す市・」４ア９比明７ラルク第４図 デゝり又ｌ！シスデＺ、のメ七す孕１冑乞１えρＦｆｔ
３Ｄグ第３図 １項５１月う枦ｊ１７１１０月１）７４４千１−ト第
２図
Claims (1)
- 【特許請求の範囲】 自装置にバッファメモリ（１１）を有するプロセッサ（
１０）が、他のプロセッサ（２０）とストアスルー方式
で主記憶装置（４０）を共有してなるデータ処理システ
ムにおいて、 前記バッファメモリ（１１）を有するプロセッサが自装
置のバッファメモリを使用していない時には、他の装置
（２０、３０）が主記憶装置（４０）に書き込む書き込
みデータで該バッファメモリ（１１）に書き込まれてい
る該書き込みデータと同一のデータを更新し、当該プロ
セッサ（１０）が自装置のバッファメモリ（１１）を使
用中の時は、自装置のバッファメモリ（１１）に記憶し
ている前記書き込みデータと同一データを無効化回路（
１６Ａ）によって無効化処理することを特徴とするバッ
ファメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300609A JPS63153653A (ja) | 1986-12-16 | 1986-12-16 | バツフアメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300609A JPS63153653A (ja) | 1986-12-16 | 1986-12-16 | バツフアメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63153653A true JPS63153653A (ja) | 1988-06-27 |
Family
ID=17886910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61300609A Pending JPS63153653A (ja) | 1986-12-16 | 1986-12-16 | バツフアメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235543A (ja) * | 1988-07-25 | 1990-02-06 | Fujitsu Ltd | ページテーブルエントリ無効化装置 |
-
1986
- 1986-12-16 JP JP61300609A patent/JPS63153653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235543A (ja) * | 1988-07-25 | 1990-02-06 | Fujitsu Ltd | ページテーブルエントリ無効化装置 |
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