JPH023569B2 - - Google Patents
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- JPH023569B2 JPH023569B2 JP56212005A JP21200581A JPH023569B2 JP H023569 B2 JPH023569 B2 JP H023569B2 JP 56212005 A JP56212005 A JP 56212005A JP 21200581 A JP21200581 A JP 21200581A JP H023569 B2 JPH023569 B2 JP H023569B2
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- JP
- Japan
- Prior art keywords
- mos
- fet
- signal
- transformer
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は直流的な絶縁が必要であり、かつ負
荷の電圧を高速で切換えるための高速スイツチ回
路に関するものである。
荷の電圧を高速で切換えるための高速スイツチ回
路に関するものである。
従来、この種の回路として第１図および第２図
に示すものがあつた。第１図において、１は電
源、２は保護抵抗、３はバイポーラトランジス
タ、４は負荷、５はベース電流制限抵抗、６は整
流回路、７はトランス、８は制御回路、９は信号
入力端子である。
に示すものがあつた。第１図において、１は電
源、２は保護抵抗、３はバイポーラトランジス
タ、４は負荷、５はベース電流制限抵抗、６は整
流回路、７はトランス、８は制御回路、９は信号
入力端子である。
第２図において、第１図と同一符合は同一のも
のを示し、１０はMOS−FET、１１はパルスト
ランスである。なお、第１，２図において制御回
路８と、バイポーラトランジスタ３、および該制
御回路８とMOS−FET１０のスイツチ回路部分
とはそれぞれトランス７およびパルストランス１
１で直流的な絶縁がなされている。
のを示し、１０はMOS−FET、１１はパルスト
ランスである。なお、第１，２図において制御回
路８と、バイポーラトランジスタ３、および該制
御回路８とMOS−FET１０のスイツチ回路部分
とはそれぞれトランス７およびパルストランス１
１で直流的な絶縁がなされている。
次に、本発明と類似点の多い第２図の従来回路
の動作について説明する。
の動作について説明する。
トランジスタ３およびMOS−FET１０がオフ
状態のときは電源１の出力電圧はほとんど負荷４
に印加されている。
状態のときは電源１の出力電圧はほとんど負荷４
に印加されている。
次に第３図ａの入力信号２１が信号入力端子９
から制御回路８に入ると、一定パルス幅のゲート
電圧２２がパルストランス１１に加わり、これを
経てMOS−FET１０を導通させる。それと同時
にトランジスタ３にもトランス７と整流回路６と
を介して駆動ベース電流２３が流れる。すると、
負荷４はまず最初にスイツチ時間の短いMOS−
FET１０により高速に短絡される。そして、こ
のMOS−FET１０が非導通となる頃には、トラ
ンジスタ３が導通状態となつているので負荷４の
短絡状態が維持される。その後はDC／DCコンバ
ータと同じ方式で、制御回路８はトランス７に交
互に電流が流れるように発振を行う。この時、ト
ランス７の２次側には第４図ｂで示されるような
電圧２４が現れる。この電圧２４によつて、トラ
ンジスタ３が導通し続け、負荷４の両端の電圧は
零となる。尚第４図ａ，ｃは第３図ａ，ｃと同じ
信号２１，２３を示す。
から制御回路８に入ると、一定パルス幅のゲート
電圧２２がパルストランス１１に加わり、これを
経てMOS−FET１０を導通させる。それと同時
にトランジスタ３にもトランス７と整流回路６と
を介して駆動ベース電流２３が流れる。すると、
負荷４はまず最初にスイツチ時間の短いMOS−
FET１０により高速に短絡される。そして、こ
のMOS−FET１０が非導通となる頃には、トラ
ンジスタ３が導通状態となつているので負荷４の
短絡状態が維持される。その後はDC／DCコンバ
ータと同じ方式で、制御回路８はトランス７に交
互に電流が流れるように発振を行う。この時、ト
ランス７の２次側には第４図ｂで示されるような
電圧２４が現れる。この電圧２４によつて、トラ
ンジスタ３が導通し続け、負荷４の両端の電圧は
零となる。尚第４図ａ，ｃは第３図ａ，ｃと同じ
信号２１，２３を示す。
次に入力信号２１がオフになると、制御回路８
の発振が停止してトランジスタ３のベース電流が
流れなくなり、トランジスタ３は再び非導通とな
る。
の発振が停止してトランジスタ３のベース電流が
流れなくなり、トランジスタ３は再び非導通とな
る。
従来の高速スイツチ回路は以上のように構成さ
れているので、スイツチのオン時間はMOS−
FET１０のスイツチ速度により高速が得られる
が、オフ時間はトランジスタ３のスイツチ速度に
より制限されるという欠点があつた。例えば耐電
圧800Vの時、従来回路の一般的なスイツチング
スピードは1μsが限度であつた。
れているので、スイツチのオン時間はMOS−
FET１０のスイツチ速度により高速が得られる
が、オフ時間はトランジスタ３のスイツチ速度に
より制限されるという欠点があつた。例えば耐電
圧800Vの時、従来回路の一般的なスイツチング
スピードは1μsが限度であつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、特に負荷が容量
性の場合において、オフ時のスイツチングスピー
ドを速くするためのMOS−FETを用いて構成さ
れたスイツチ回路およびそれを高速で安定にスイ
ツチングさせるに必要なゲート電圧を作成する制
御回路を使用することにより、オン時間だけでな
くオフ時間についても100nsec以下の高速でスイ
ツチングのできる高速スイツチ回路を提供するこ
とを目的としている。
除去するためになされたもので、特に負荷が容量
性の場合において、オフ時のスイツチングスピー
ドを速くするためのMOS−FETを用いて構成さ
れたスイツチ回路およびそれを高速で安定にスイ
ツチングさせるに必要なゲート電圧を作成する制
御回路を使用することにより、オン時間だけでな
くオフ時間についても100nsec以下の高速でスイ
ツチングのできる高速スイツチ回路を提供するこ
とを目的としている。
以下、この発明の一実施例を図について説明す
る。
る。
第５図は本発明の一実施例による高速スイツチ
回路を示す。図において、１は電源、２は電源１
の両端間に負荷４と直列に接続された保護抵抗、
１０は負荷４の両端を高速で短絡する第１の
MOS−FET、１３は保護抵抗２に並列に接続さ
れ負荷４にす早く電源１の電圧を印加するための
第２のMOS−FET、８は信号入力端子９に負荷
を短絡すべき旨の制御信号が入力された時第１の
MOS−FET１０をオンするための第１のオン信
号および第２のMOS−FETをオフ状態に保つ第
２のオフ信号を発生し、上記制御信号が入力され
なくなつた時第１のMOS−FET１０をオフする
ためのオフ信号および第２のMOS−FET１３を
オンするための第２のオン信号を発生する制御回
路、７はこの制御回路８の第１のオン信号を第１
のMOS−FET１０のゲートに加える第１のトラ
ンスとしてのDC／DCコンバータ用トランス、１
６は上記制御回路８のオフ信号を第１のMOS−
FET１０のゲートに加えるオフ用トランスとし
てのパルストランスであり、これは本実施例では
MOS−FETからなるスイツチ素子１５のゲート
にオフ信号を入力しこのスイツチ素子１５で第１
のMOS−FET１０のゲート、ソース間を短絡す
ることによりオフ信号の伝達を行つている。また
１４は上記制御回路８の第２のオン信号を第２の
MOS−FET１３のゲートに入力するための第２
のトランスとしてのパルストランスである。なお
６はトランス７の出力を全波整流する整流回路、
１１は第１のMOS−FET１０のスイツチング速
度を速くするため信号の立上り時間を補うパルス
信号を伝達するパルストランス、１２はこのパル
ストランス１１からの信号を通し整流回路６の出
力電圧がパルストランス１１に流れるのを阻止す
るためのダイオードである。
回路を示す。図において、１は電源、２は電源１
の両端間に負荷４と直列に接続された保護抵抗、
１０は負荷４の両端を高速で短絡する第１の
MOS−FET、１３は保護抵抗２に並列に接続さ
れ負荷４にす早く電源１の電圧を印加するための
第２のMOS−FET、８は信号入力端子９に負荷
を短絡すべき旨の制御信号が入力された時第１の
MOS−FET１０をオンするための第１のオン信
号および第２のMOS−FETをオフ状態に保つ第
２のオフ信号を発生し、上記制御信号が入力され
なくなつた時第１のMOS−FET１０をオフする
ためのオフ信号および第２のMOS−FET１３を
オンするための第２のオン信号を発生する制御回
路、７はこの制御回路８の第１のオン信号を第１
のMOS−FET１０のゲートに加える第１のトラ
ンスとしてのDC／DCコンバータ用トランス、１
６は上記制御回路８のオフ信号を第１のMOS−
FET１０のゲートに加えるオフ用トランスとし
てのパルストランスであり、これは本実施例では
MOS−FETからなるスイツチ素子１５のゲート
にオフ信号を入力しこのスイツチ素子１５で第１
のMOS−FET１０のゲート、ソース間を短絡す
ることによりオフ信号の伝達を行つている。また
１４は上記制御回路８の第２のオン信号を第２の
MOS−FET１３のゲートに入力するための第２
のトランスとしてのパルストランスである。なお
６はトランス７の出力を全波整流する整流回路、
１１は第１のMOS−FET１０のスイツチング速
度を速くするため信号の立上り時間を補うパルス
信号を伝達するパルストランス、１２はこのパル
ストランス１１からの信号を通し整流回路６の出
力電圧がパルストランス１１に流れるのを阻止す
るためのダイオードである。
第６図に本回路の各部の動作波形を示す。
同図ａは信号入力端子９に入力される制御回路
としての入力信号２１、同図ｂはパルストランス
１１から第１のMOS−FET１０に送られるゲー
ト電圧２２波形、同図ｃはトランス７の２次側出
力電圧２４、同図ｄは整流回路６から第１の
MOS−FET１０に送られる整流電圧２５、同図
ｅはスイツチ素子１５に印加されるゲート電圧２
６、同図ｆは第２のMOS−FET１３のゲート電
圧２７、同図ｇは第１のMOS−FET１０のゲー
ト電圧２８、同図ｈは負荷４の両端から出力され
る出力電圧２９である。なお波形２６と２７との
時間差T1は波形２６の立上りから第１のMOS−
FET１０がオフになるまでの遅延時間である。
また、波形２６のT2は第２のMOS−FET１３を
オンにするときにおける第１のMOS−FET１０
のゲートのチヤージアツプの防止及び波形２５の
立下り部分を除去するために必要な時間である。
波形２７のＡ部は第１のMOS−FET１０のオン
動作により第２のMOS−FET１３のゲートがチ
ヤージアツプするのを打ち消すための負電圧部で
ある。
としての入力信号２１、同図ｂはパルストランス
１１から第１のMOS−FET１０に送られるゲー
ト電圧２２波形、同図ｃはトランス７の２次側出
力電圧２４、同図ｄは整流回路６から第１の
MOS−FET１０に送られる整流電圧２５、同図
ｅはスイツチ素子１５に印加されるゲート電圧２
６、同図ｆは第２のMOS−FET１３のゲート電
圧２７、同図ｇは第１のMOS−FET１０のゲー
ト電圧２８、同図ｈは負荷４の両端から出力され
る出力電圧２９である。なお波形２６と２７との
時間差T1は波形２６の立上りから第１のMOS−
FET１０がオフになるまでの遅延時間である。
また、波形２６のT2は第２のMOS−FET１３を
オンにするときにおける第１のMOS−FET１０
のゲートのチヤージアツプの防止及び波形２５の
立下り部分を除去するために必要な時間である。
波形２７のＡ部は第１のMOS−FET１０のオン
動作により第２のMOS−FET１３のゲートがチ
ヤージアツプするのを打ち消すための負電圧部で
ある。
次に動作について説明する。
入力信号２１がない初期状態においては第１お
よび第２のMOS−FET１０，１３およびスイツ
チ素子１５は全てオフの状態になつており、負荷
４には電源１の電圧が保護抵抗２を介して印加さ
れている。
よび第２のMOS−FET１０，１３およびスイツ
チ素子１５は全てオフの状態になつており、負荷
４には電源１の電圧が保護抵抗２を介して印加さ
れている。
次に入力信号２１が信号入力端子９に入力され
ると、立上りを補償するゲート電圧２２がパルス
トランス１１とダイオード１２とを介して第１の
MOS−FET１０のゲートに印加される。すると
ほぼ同時に、トランス７および整流回路６を介し
て整流電圧２５が第１のMOS−FET１０のゲー
トに印加され、第１のMOS−FET１０はオンと
なつて負荷４の両端を短絡状態にする。と同時に
波形２２をパルストランス１４に逆極性になるよ
うに印加し、第２のMOS−FET１３のゲートに
負電圧を与え、安定なオフ状態を維持する。そし
て、入力信号２１がある間は整流電圧２５によつ
て第１のMOS−FET１０はオン状態を続け、電
源１からの電流は第１のMOS−FET１０と保護
抵抗２とを通つて流れる。
ると、立上りを補償するゲート電圧２２がパルス
トランス１１とダイオード１２とを介して第１の
MOS−FET１０のゲートに印加される。すると
ほぼ同時に、トランス７および整流回路６を介し
て整流電圧２５が第１のMOS−FET１０のゲー
トに印加され、第１のMOS−FET１０はオンと
なつて負荷４の両端を短絡状態にする。と同時に
波形２２をパルストランス１４に逆極性になるよ
うに印加し、第２のMOS−FET１３のゲートに
負電圧を与え、安定なオフ状態を維持する。そし
て、入力信号２１がある間は整流電圧２５によつ
て第１のMOS−FET１０はオン状態を続け、電
源１からの電流は第１のMOS−FET１０と保護
抵抗２とを通つて流れる。
次に、入力信号２１がオフになると、整流電圧
２５はオフになるが、トランス７の逆起電力およ
び第１のMOS−FET１０のゲート、ソース間の
容量分によつて第１のMOS−FET１０のゲート
電圧はなかなかオフにならない。そこで、入力信
号２１のオフと同時に、パルストランス１６を介
してスイツチ素子１５を駆動させるゲート電圧２
６を送り、スイツチ素子１５をオンすることによ
り、第１のMOS−FET１０のゲート電圧を強制
的にオフにして、第１のMOS−FET１０のオフ
動作を早めている。
２５はオフになるが、トランス７の逆起電力およ
び第１のMOS−FET１０のゲート、ソース間の
容量分によつて第１のMOS−FET１０のゲート
電圧はなかなかオフにならない。そこで、入力信
号２１のオフと同時に、パルストランス１６を介
してスイツチ素子１５を駆動させるゲート電圧２
６を送り、スイツチ素子１５をオンすることによ
り、第１のMOS−FET１０のゲート電圧を強制
的にオフにして、第１のMOS−FET１０のオフ
動作を早めている。
こうして、第１のMOS−FET１０が十分オフ
になつた後、パルストランス１４を介して第２の
MOS−FET１３にゲート電圧２７を印加する。
すると、負荷４には電源１から負荷４、第２の
MOS−FET１３を介して電流が流れ、負荷４の
両端に浮遊容量が存在している場合でも迅速にス
イツチングされて、初期の電圧状態に戻る。その
後、第２のMOS−FETをオンにしていたパルス
２７はオフ状態に戻り、その時パルストランス１
４が発生する逆起電力によつて第２のMOS−
FET１３のゲートに逆電圧をかけ、第２のMOS
−FET１３を急速にオフし、初期状態に戻る。
になつた後、パルストランス１４を介して第２の
MOS−FET１３にゲート電圧２７を印加する。
すると、負荷４には電源１から負荷４、第２の
MOS−FET１３を介して電流が流れ、負荷４の
両端に浮遊容量が存在している場合でも迅速にス
イツチングされて、初期の電圧状態に戻る。その
後、第２のMOS−FETをオンにしていたパルス
２７はオフ状態に戻り、その時パルストランス１
４が発生する逆起電力によつて第２のMOS−
FET１３のゲートに逆電圧をかけ、第２のMOS
−FET１３を急速にオフし、初期状態に戻る。
この様にして負荷４の両端の出力電圧の立上
り、立下り時間を100nsec以下にすることができ
る。
り、立下り時間を100nsec以下にすることができ
る。
また、本実施例では高速でスイツチングを行う
ために発生する非動作側MOS−FETのゲート充
電による誤動作を防止するため、オン動作時にお
いては第２のMOS−FET１３のゲート電圧２７
を負電圧（第６図ｆ，Ａ部参照）にしてスイツチ
ングによつて発生するゲートの充電電圧分を打ち
消しており、オフ動作時においてはスイツチ素子
１５のオン時間T2を第２のMOS−FET１３のオ
ン時間を十分カバーできるように長くして、第１
のMOS−FET１０のゲートがスイツチングによ
つて充電されるのを防いでいる。また、本装置は
トランスを使用しているので、入出力間に直流的
な絶縁をすることができ、出力回路が高電圧に浮
く場合でも問題なく使用できる。
ために発生する非動作側MOS−FETのゲート充
電による誤動作を防止するため、オン動作時にお
いては第２のMOS−FET１３のゲート電圧２７
を負電圧（第６図ｆ，Ａ部参照）にしてスイツチ
ングによつて発生するゲートの充電電圧分を打ち
消しており、オフ動作時においてはスイツチ素子
１５のオン時間T2を第２のMOS−FET１３のオ
ン時間を十分カバーできるように長くして、第１
のMOS−FET１０のゲートがスイツチングによ
つて充電されるのを防いでいる。また、本装置は
トランスを使用しているので、入出力間に直流的
な絶縁をすることができ、出力回路が高電圧に浮
く場合でも問題なく使用できる。
第７図は本発明の他の実施例を示す。図におい
て、７ａ，７ｂはそれぞれ整流回路６ａ，６ｂを
介して第１および第２のMOS−FET１０，１３
にゲート電圧を供給するトランス、１５ａ，１５
ｂはそれぞれ第１および第２のMOS−FET１
０，１３のゲート電圧を強制的にオフするスイツ
チ素子であり、ここでは共にMOS−FETを用い
ている。また１６ａ，１６ｂはそれぞれこのスイ
ツチ素子１５ａ，１５ｂにゲート電圧を印加する
パルストランスである。
て、７ａ，７ｂはそれぞれ整流回路６ａ，６ｂを
介して第１および第２のMOS−FET１０，１３
にゲート電圧を供給するトランス、１５ａ，１５
ｂはそれぞれ第１および第２のMOS−FET１
０，１３のゲート電圧を強制的にオフするスイツ
チ素子であり、ここでは共にMOS−FETを用い
ている。また１６ａ，１６ｂはそれぞれこのスイ
ツチ素子１５ａ，１５ｂにゲート電圧を印加する
パルストランスである。
この回路は基本的には第５図の実施例と同様の
動作を行うが、スイツチ素子１５ｂを新たに設け
て第２のMOS−FET１３をすばやくオフさせる
点、保護抵抗２が省略されているため負荷４もし
くは第１のMOS−FET１０からの電流が必ず第
２のMOS−FET１３を流れるようになつている
点およびパルストランス１１が省略されたために
ゲート電圧の立上り速度が若干遅くなつた点で第
５図の実施例と異なつている。
動作を行うが、スイツチ素子１５ｂを新たに設け
て第２のMOS−FET１３をすばやくオフさせる
点、保護抵抗２が省略されているため負荷４もし
くは第１のMOS−FET１０からの電流が必ず第
２のMOS−FET１３を流れるようになつている
点およびパルストランス１１が省略されたために
ゲート電圧の立上り速度が若干遅くなつた点で第
５図の実施例と異なつている。
なお、上記実施例では立上り補償のためのパル
ストランス１１とダイオード１２とを用いている
が、トランス７と整流回路６とで十分な電圧と立
上りとを得ることが可能であり、パルストランス
１１とダイオード１２とはなくても良い。
ストランス１１とダイオード１２とを用いている
が、トランス７と整流回路６とで十分な電圧と立
上りとを得ることが可能であり、パルストランス
１１とダイオード１２とはなくても良い。
また、上記他の実施例では、第１のMOS−
FET１０のオフ動作を早くするためスイツチ素
子１５ａ，１５ｂを用いているが、かわりに第１
のMOS−FET１０のゲートに負電圧を印加して
もよく、上記実施例と同様の効果を奏する。
FET１０のオフ動作を早くするためスイツチ素
子１５ａ，１５ｂを用いているが、かわりに第１
のMOS−FET１０のゲートに負電圧を印加して
もよく、上記実施例と同様の効果を奏する。
以上のように、この発明によればMOS−FET
をスイツチング動作のオン用とオフ用とに設けて
いるため、負荷に対して低いインピーダンスでス
イツチングを行うことができ、負荷が高速のスイ
ツチング動作の妨げになる浮遊容量等の容量性負
荷の場合であつても十分その性能を発揮できる効
果がある。
をスイツチング動作のオン用とオフ用とに設けて
いるため、負荷に対して低いインピーダンスでス
イツチングを行うことができ、負荷が高速のスイ
ツチング動作の妨げになる浮遊容量等の容量性負
荷の場合であつても十分その性能を発揮できる効
果がある。
第１図および第２図は従来の高速スイツチ回路
を示す回路図、第３図および第４図は従来回路の
動作波形図、第５図はこの発明の一実施例による
高速スイツチ回路を示す回路図、第６図は第５図
の回路の動作波形図、第７図はこの発明の他の実
施例を示す回路図である。 １…電源、４…負荷、２…保護抵抗、１０…第
１のMOS−FET、１３…第２のMOS−FET、
８…制御回路、７…トランス（第１のトランス）、
１６…パルストランス（オフ用トランス）、１４
…パルストランス（第２のトランス）。なお図中
同一符号は同一又は相当部分を示す。
を示す回路図、第３図および第４図は従来回路の
動作波形図、第５図はこの発明の一実施例による
高速スイツチ回路を示す回路図、第６図は第５図
の回路の動作波形図、第７図はこの発明の他の実
施例を示す回路図である。 １…電源、４…負荷、２…保護抵抗、１０…第
１のMOS−FET、１３…第２のMOS−FET、
８…制御回路、７…トランス（第１のトランス）、
１６…パルストランス（オフ用トランス）、１４
…パルストランス（第２のトランス）。なお図中
同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 電源と、 この電源に接続された負荷に並列に接続され該
負荷を高速で短絡するための第１のMOS−FET
と、 上記負荷に直列に接続され上記負荷に上記電源
電圧を高速で印加するための第２のMOS−FET
と、 負荷を短絡すべき旨の制御信号の入力時上記第
１のMOS−FETをオンするための第１のオン信
号および上記第２のMOS−FETのオフ状態を維
持するための第２のオフ信号を発生し上記制御信
号の入力停止時上記第１のMOS−FETをオフす
るための第１のオフ信号および上記第２のMOS
−FETをオンするための第２のオン信号を発生
する制御回路と、 この制御回路の上記第１のオン信号を上記第１
のMOS−FETに加える第１のトランスと、 上記制御回路の上記第１のオフ信号を駆動用の
MOS−FETを介して上記第１のMOS−FETに
加えるオフ用トランスと、 上記制御回路の第２のオフ信号及び第２のオン
信号を上記第２のMOS−FETに加える第２のト
ランスとを備えたことを特徴とする高速スイツチ
回路。 ２ 上記制御回路の第２のオフ信号を第２の駆動
用MOS−FETを経て、上記第２のMOS−FET
に加える第２のオフ用トランスと、 上記第２のオン信号を上記第２のMOS−FET
に加える第２のトランスとを備えたことを特徴と
する特許請求の範囲第１項記載の高速スイツチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212005A JPS58111434A (ja) | 1981-12-24 | 1981-12-24 | 高速スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212005A JPS58111434A (ja) | 1981-12-24 | 1981-12-24 | 高速スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111434A JPS58111434A (ja) | 1983-07-02 |
| JPH023569B2 true JPH023569B2 (ja) | 1990-01-24 |
Family
ID=16615306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212005A Granted JPS58111434A (ja) | 1981-12-24 | 1981-12-24 | 高速スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111434A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2556905B1 (fr) * | 1983-12-14 | 1989-07-13 | Europ Agence Spatiale | Circuit de commande pour transistor a effet de champ de puissance |
| JP5563050B2 (ja) * | 2012-12-10 | 2014-07-30 | 株式会社東芝 | ゲート駆動回路、およびパワー半導体モジュール |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172B2 (ja) * | 1978-06-19 | 1984-01-05 | 日本電信電話株式会社 | 電界効果トランジスタの駆動回路 |
| US4286175A (en) * | 1979-05-21 | 1981-08-25 | Exxon Research & Engineering Co. | VMOS/Bipolar dual-triggered switch |
-
1981
- 1981-12-24 JP JP56212005A patent/JPS58111434A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58111434A (ja) | 1983-07-02 |
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