JPH0318053Y2 - - Google Patents
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- JPH0318053Y2 JPH0318053Y2 JP14459483U JP14459483U JPH0318053Y2 JP H0318053 Y2 JPH0318053 Y2 JP H0318053Y2 JP 14459483 U JP14459483 U JP 14459483U JP 14459483 U JP14459483 U JP 14459483U JP H0318053 Y2 JPH0318053 Y2 JP H0318053Y2
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- 238000003466 welding Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000004804 winding Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
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- Arc Welding Control (AREA)
Description
【考案の詳細な説明】
〔考案の利用分野〕
本考案は、インバータを用いた溶接用電源装置
に係り、特にそのインバータのスイツチング素子
としてパワーMOS・FETを用いてなる溶接用電
源装置に関するものである。
に係り、特にそのインバータのスイツチング素子
としてパワーMOS・FETを用いてなる溶接用電
源装置に関するものである。
TIG溶接機の電源装置は、商用電源周波数より
も高い周波数に変換するインバータを設け、その
出力を、変圧器、整流器並びにリアクタを介して
所定の直流電流となし、溶接負荷に供給する構成
としてある。
も高い周波数に変換するインバータを設け、その
出力を、変圧器、整流器並びにリアクタを介して
所定の直流電流となし、溶接負荷に供給する構成
としてある。
第１図はその概略的な構成を示したものであつ
て、ACは三相交流電源、１はダイオードブリツ
ジでなる整流器、２は例えばブリツジ構成したト
ランジスタ素子から成るスイツチング素子による
インバータで、そのスイツチング制御は駆動回路
２′よりの出力信号によりなされ、整流された直
流電流を商用電源周波数より高い周波数の交流電
流に変換するためのものである。その周波数変換
された高周波電圧は溶接用変圧器３で変圧されて
後、整流器４を介して再び直流電圧に変換され、
リアクタ５を介して負荷（トーチ）６に供給され
るものである。
て、ACは三相交流電源、１はダイオードブリツ
ジでなる整流器、２は例えばブリツジ構成したト
ランジスタ素子から成るスイツチング素子による
インバータで、そのスイツチング制御は駆動回路
２′よりの出力信号によりなされ、整流された直
流電流を商用電源周波数より高い周波数の交流電
流に変換するためのものである。その周波数変換
された高周波電圧は溶接用変圧器３で変圧されて
後、整流器４を介して再び直流電圧に変換され、
リアクタ５を介して負荷（トーチ）６に供給され
るものである。
しかしこのような従来装置では、インバータ２
を構成するスイツチングトランジスタとしてはバ
イポーラトランジスタが用いられており、駆動電
力が大きく、またその駆動回路２′構成も複雑と
なり、更に高速スイツチングに適さないなどの問
題点があつた。
を構成するスイツチングトランジスタとしてはバ
イポーラトランジスタが用いられており、駆動電
力が大きく、またその駆動回路２′構成も複雑と
なり、更に高速スイツチングに適さないなどの問
題点があつた。
そこで、第２図に示すように、インバータ２を
構成するスイツチングトランジスタとしてパワー
MOS・FETを用いた溶接用電源装置が考えられ
た。この第２図において、７はインバータ２を構
成するパワーMOS・FETで、Ｇ，Ｄ及びＳはそ
のゲート、ドレイン及びソースの各電極を示す。
８は直流電源、９，１０は半導体スイツチング素
子、ここではMOS・FETで、説明を簡単にする
ため、通常２個１組のものを各々１個で示してい
る。１１はパルストランス、１２，１３，１４は
抵抗である。そのほか、第１図と同一符号は、同
一又は相当部分を示す。
構成するスイツチングトランジスタとしてパワー
MOS・FETを用いた溶接用電源装置が考えられ
た。この第２図において、７はインバータ２を構
成するパワーMOS・FETで、Ｇ，Ｄ及びＳはそ
のゲート、ドレイン及びソースの各電極を示す。
８は直流電源、９，１０は半導体スイツチング素
子、ここではMOS・FETで、説明を簡単にする
ため、通常２個１組のものを各々１個で示してい
る。１１はパルストランス、１２，１３，１４は
抵抗である。そのほか、第１図と同一符号は、同
一又は相当部分を示す。
第３図は、第２図に示す溶接用電源装置、特に
そのパワーMOS・FET７の駆動回路２′の動作
説明をするための図であつて、同図に従つて駆動
回路２′の動作を説明する。第２図の回路におい
て、パワーMOS・FET７のオンゲート電流を流
すためFET９には第３図のａに示すように「Ｈ」
レベルの期間が可変の制御オン信号が入力され
る。その期間は、FET９がオンし、パルストラ
ンス１１の二次巻線には図示した極性の正の電圧
が出力される。この電圧によつて、抵抗１３を介
してパワーMOS・FET７にオンゲート電流が流
れ、ゲートＧ、ソースＳ間の入力容量CGSは充電
されてパワーMOS・FET７をオンする。すなわ
ち、パワーMOS・FET７のドレインＤからソー
スＳへ電流は流れる。
そのパワーMOS・FET７の駆動回路２′の動作
説明をするための図であつて、同図に従つて駆動
回路２′の動作を説明する。第２図の回路におい
て、パワーMOS・FET７のオンゲート電流を流
すためFET９には第３図のａに示すように「Ｈ」
レベルの期間が可変の制御オン信号が入力され
る。その期間は、FET９がオンし、パルストラ
ンス１１の二次巻線には図示した極性の正の電圧
が出力される。この電圧によつて、抵抗１３を介
してパワーMOS・FET７にオンゲート電流が流
れ、ゲートＧ、ソースＳ間の入力容量CGSは充電
されてパワーMOS・FET７をオンする。すなわ
ち、パワーMOS・FET７のドレインＤからソー
スＳへ電流は流れる。
一方、FET９のオン信号が「Ｌ」レベルとな
ると、FET９はオフするが、オフした直後、第
３図のｂに示すようにFET１０には一定時間オ
ン信号が入いる。そのため、FET１０はその時
間だけオンし、パルストランス１１の二次巻線に
は、第３図のｃに示すように逆極性の負の電圧が
出力される。この電圧によつて、今までパワー
MOS・FET・７のゲートＧ、ソースＳ間の入力
容量CGSに充電されていた電荷が放電されながら
パワーMOS・FET７はオフする。そのときのパ
ワーMOS・FET７のゲート電流LGは第３図のｄ
に示す如くである。ところで、第２図に示す構成
においては、パワーMOS・FET７の導通期間
は、定電流特性の溶接機においては、負荷電流に
応じて大幅に変化するため、パワーMOS・FET
７のスイツチング特性を決定する抵抗１３は小さ
い。そのためターンオフ時のフオール時間が短か
く、パワーMOS・FET７が高速でターンオフ
し、溶接用変圧器３及びその周辺の配線のインダ
クタンス分により第３図ｅに示すように高いスパ
イク電圧が発生し、パワーMOS・FET７が電圧
破壊するという問題があつた。また、パワー
MOS・FET７が破壊してドレインＤ、ゲートＧ
間が導通状態になると、駆動回路２′を構成する
抵抗１２〜１４、パルストランス１１、FET９，
１０等が同時に破壊されるという問題もあつた。
ると、FET９はオフするが、オフした直後、第
３図のｂに示すようにFET１０には一定時間オ
ン信号が入いる。そのため、FET１０はその時
間だけオンし、パルストランス１１の二次巻線に
は、第３図のｃに示すように逆極性の負の電圧が
出力される。この電圧によつて、今までパワー
MOS・FET・７のゲートＧ、ソースＳ間の入力
容量CGSに充電されていた電荷が放電されながら
パワーMOS・FET７はオフする。そのときのパ
ワーMOS・FET７のゲート電流LGは第３図のｄ
に示す如くである。ところで、第２図に示す構成
においては、パワーMOS・FET７の導通期間
は、定電流特性の溶接機においては、負荷電流に
応じて大幅に変化するため、パワーMOS・FET
７のスイツチング特性を決定する抵抗１３は小さ
い。そのためターンオフ時のフオール時間が短か
く、パワーMOS・FET７が高速でターンオフ
し、溶接用変圧器３及びその周辺の配線のインダ
クタンス分により第３図ｅに示すように高いスパ
イク電圧が発生し、パワーMOS・FET７が電圧
破壊するという問題があつた。また、パワー
MOS・FET７が破壊してドレインＤ、ゲートＧ
間が導通状態になると、駆動回路２′を構成する
抵抗１２〜１４、パルストランス１１、FET９，
１０等が同時に破壊されるという問題もあつた。
本考案は上記のような問題に鑑みてなされたも
ので、インバータを構成するスイツチングトラン
ジスタとしてパワーMOS・FETを用いながらも
スパイク電圧によるそのパワーMOS・FETの破
壊を防止し、また、これによるパワーMOS・
FETの駆動回路構成素子の破壊も防止すること
ができる溶接用電源装置を提供することにある。
ので、インバータを構成するスイツチングトラン
ジスタとしてパワーMOS・FETを用いながらも
スパイク電圧によるそのパワーMOS・FETの破
壊を防止し、また、これによるパワーMOS・
FETの駆動回路構成素子の破壊も防止すること
ができる溶接用電源装置を提供することにある。
本考案の特徴は、半導体スイツチング素子のス
イツチング動作によるパルス信号がインバータを
構成するパワーMOS・FETのスイツチング信号
としてそのゲートに与えられることにより、この
パワーMOS・FETが入力直流電圧を所定の周波
数の交流電圧に変換し、これを溶接用トランスで
変圧した後、整流して負荷に与える溶接用電源装
置において、前記パワーMOS・FETのゲート回
路に順方向にダイオードを挿入した点にある。
イツチング動作によるパルス信号がインバータを
構成するパワーMOS・FETのスイツチング信号
としてそのゲートに与えられることにより、この
パワーMOS・FETが入力直流電圧を所定の周波
数の交流電圧に変換し、これを溶接用トランスで
変圧した後、整流して負荷に与える溶接用電源装
置において、前記パワーMOS・FETのゲート回
路に順方向にダイオードを挿入した点にある。
以下、図面を参照して本考案の実施例を説明す
る。第４図は本考案による溶接用電源装置の一実
施例の要部を示す回路図で、図中１５はダイオー
ドである。その他、第２図と同一符号は同一部分
を示す。
る。第４図は本考案による溶接用電源装置の一実
施例の要部を示す回路図で、図中１５はダイオー
ドである。その他、第２図と同一符号は同一部分
を示す。
すなわち本考案は、インバータ２を構成するパ
ワーMOS・FET７のゲート回路に、図示例では
抵抗１３とパワーMOS・FET７のゲートＧ及び
抵抗１４の接続点との間に、順方向にダイオード
を挿入してなるものである。
ワーMOS・FET７のゲート回路に、図示例では
抵抗１３とパワーMOS・FET７のゲートＧ及び
抵抗１４の接続点との間に、順方向にダイオード
を挿入してなるものである。
第５図ａ〜ｅは第４図に示す回路の動作を説明
するためのタイムチヤートで、第３図ａ〜ｅに対
応する。
するためのタイムチヤートで、第３図ａ〜ｅに対
応する。
次に、動作について説明する。
第４図において、FET９がオンし、パルスト
ランス１１、並びにダイオード１５を介してパワ
ーMOS・FET７をオンする。この際、ダイオー
ド１５にはキヤリアが蓄積される。そして、オフ
制御の際は、FET１０をオンすることによりパ
ワーMOS・FET７がオフするように働くと、ダ
イオード１５の前記蓄積キヤリア分のみパルスト
ランス１１に電流が流れて、その他の電荷は抵抗
１４に流れる。したがつて抵抗１４の大きさによ
つて、パワーMOS・FET７のゲートＧ、ソース
GS間の入力容量CGSに充電されている電荷の放出
はコントロールされ、パワーMOS・FET７のタ
ーンオフ時のフオール時間を長くすることがで
き、第５図の波形ｅに示すようにスパイク電圧は
充分に抑制できる。
ランス１１、並びにダイオード１５を介してパワ
ーMOS・FET７をオンする。この際、ダイオー
ド１５にはキヤリアが蓄積される。そして、オフ
制御の際は、FET１０をオンすることによりパ
ワーMOS・FET７がオフするように働くと、ダ
イオード１５の前記蓄積キヤリア分のみパルスト
ランス１１に電流が流れて、その他の電荷は抵抗
１４に流れる。したがつて抵抗１４の大きさによ
つて、パワーMOS・FET７のゲートＧ、ソース
GS間の入力容量CGSに充電されている電荷の放出
はコントロールされ、パワーMOS・FET７のタ
ーンオフ時のフオール時間を長くすることがで
き、第５図の波形ｅに示すようにスパイク電圧は
充分に抑制できる。
また、パワーMOS・FET７のドレインＤ、ゲ
ートＧ間が別の原因で破壊して導通状態となつて
電流がパルストランス１１の二次巻線側に流れよ
うとしてもダイオード１５でこれを阻止し、抵抗
１２，１３、パルストランス１１、FET９，１
０等を保護することができる。
ートＧ間が別の原因で破壊して導通状態となつて
電流がパルストランス１１の二次巻線側に流れよ
うとしてもダイオード１５でこれを阻止し、抵抗
１２，１３、パルストランス１１、FET９，１
０等を保護することができる。
このように、パワーMOS・FET７のゲート回
路に順方向にダイオード１５を挿入することによ
つて、パワーMOS・FET７のスイツチング特性
のうち、オンデレイ時間、ライズ時間、オフデレ
イ時間等、本来の特性に悪影響を与えずにフオー
ル時間のみ長くすると、パワーMOS・FET７が
導通期間の短かい場合にも安定に動作し、しかも
高いスパイク電圧を発生させないので、パワー
MOS・FET７を充分に破壊から防止できる。な
お、ダイオード１５の蓄積キヤリアが十分でない
場合はダイオード１５と並列にコンデンサを接続
するとターンオフ時のフオール時間を調整でき
る。
路に順方向にダイオード１５を挿入することによ
つて、パワーMOS・FET７のスイツチング特性
のうち、オンデレイ時間、ライズ時間、オフデレ
イ時間等、本来の特性に悪影響を与えずにフオー
ル時間のみ長くすると、パワーMOS・FET７が
導通期間の短かい場合にも安定に動作し、しかも
高いスパイク電圧を発生させないので、パワー
MOS・FET７を充分に破壊から防止できる。な
お、ダイオード１５の蓄積キヤリアが十分でない
場合はダイオード１５と並列にコンデンサを接続
するとターンオフ時のフオール時間を調整でき
る。
第４図の回路動作機能を要約すると、次のとお
りである。
りである。
(1) オンゲート電流を供給するオン用スイツチ
（MOS・FET９）の導通期間は制御信号によ
り可変とし、一方、オフゲート電流を供給する
オフ用スイツチ（MOS・FET１０）の導通期
間は、パワーMOS・FET７のターンオフ時間
と同程度の一定値としてある。
（MOS・FET９）の導通期間は制御信号によ
り可変とし、一方、オフゲート電流を供給する
オフ用スイツチ（MOS・FET１０）の導通期
間は、パワーMOS・FET７のターンオフ時間
と同程度の一定値としてある。
(2) ダイオード１５の逆回復時間は、パワー
MOS・FET７のオフデイレイ時間と同程度の
ものとすることによつて、パワーMOS・FET
７のオフデイレイ時間は、本来のスイツチング
特性時間とし、フオール時間は、パワー
MOS・FET７のゲートＧ、ソースＳ間の抵抗
１４を適当な値にすることによつて、本来のス
イツチング特性時間より長くしてパワー
MOS・FET７のターンオフ時のdVDS／dtを小
さくして誘導負荷によるサージ電圧の発生をで
きるだけ小さくしている。
MOS・FET７のオフデイレイ時間と同程度の
ものとすることによつて、パワーMOS・FET
７のオフデイレイ時間は、本来のスイツチング
特性時間とし、フオール時間は、パワー
MOS・FET７のゲートＧ、ソースＳ間の抵抗
１４を適当な値にすることによつて、本来のス
イツチング特性時間より長くしてパワー
MOS・FET７のターンオフ時のdVDS／dtを小
さくして誘導負荷によるサージ電圧の発生をで
きるだけ小さくしている。
(3) また、ダイオード１５と並例にコンデンサを
接続することによつても前記と同等の作用効果
は奏する。
接続することによつても前記と同等の作用効果
は奏する。
(4) また、ダイオード１５の逆耐電圧および上記
(3)の並列接続用コンデンサの耐電圧をパワー
MOS・FET７の回路電圧より高くすることに
よつて、パワーMOS・FET７が破壊してドレ
インＤ、ゲートＧ間が導通した場合、高い電圧
が駆動回路２′に印加されてその構成素子の破
壊をまねくことをも防止している。
(3)の並列接続用コンデンサの耐電圧をパワー
MOS・FET７の回路電圧より高くすることに
よつて、パワーMOS・FET７が破壊してドレ
インＤ、ゲートＧ間が導通した場合、高い電圧
が駆動回路２′に印加されてその構成素子の破
壊をまねくことをも防止している。
以上の説明からも明らかなように本考案によれ
ば、パワーMOS・FETを高いスパイク電圧から
破壊防止できると共に、パワーMOS・FETの駆
動回路構成素子の破壊も防止できるという利点が
ある。
ば、パワーMOS・FETを高いスパイク電圧から
破壊防止できると共に、パワーMOS・FETの駆
動回路構成素子の破壊も防止できるという利点が
ある。
第１図は従来装置のブロツク図、第２図は改良
された溶接用電源装置の要部を示す回路図、第３
図は第２図に示した回路の動作を説明するための
タイムチヤート、第４図は本考案装置の一実施例
の要部を示す回路図、第５図は第４図に示した回
路の動作を説明するためのタイムチヤートであ
る。 １，４……整流器、２……インバータ、２′…
…駆動回路、３……溶接用変圧器、６……負荷、
７……パワーMOS・FET、９，１０……FET、
１１……パルストランス、１２〜１４……抵抗、
１５……ダイオード。
された溶接用電源装置の要部を示す回路図、第３
図は第２図に示した回路の動作を説明するための
タイムチヤート、第４図は本考案装置の一実施例
の要部を示す回路図、第５図は第４図に示した回
路の動作を説明するためのタイムチヤートであ
る。 １，４……整流器、２……インバータ、２′…
…駆動回路、３……溶接用変圧器、６……負荷、
７……パワーMOS・FET、９，１０……FET、
１１……パルストランス、１２〜１４……抵抗、
１５……ダイオード。
Claims (1)
- 半導体スイツチング素子のスイツチング動作に
よるパルス信号がインバータを構成するパワー
MOS・FETのスイツチング信号としてそのゲー
トに与えられることにより、このパワーMOS・
FETが入力直流電圧を所定の周波数の交流電圧
に変換し、これを溶接用トランスで変圧した後、
整流して負荷に与える溶接用電源装置において、
前記パワーMOS・FETのゲート回路に順方向に
ダイオードを挿入してなる溶接用電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14459483U JPS6052072U (ja) | 1983-09-20 | 1983-09-20 | 溶接用電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14459483U JPS6052072U (ja) | 1983-09-20 | 1983-09-20 | 溶接用電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6052072U JPS6052072U (ja) | 1985-04-12 |
| JPH0318053Y2 true JPH0318053Y2 (ja) | 1991-04-16 |
Family
ID=30322403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14459483U Granted JPS6052072U (ja) | 1983-09-20 | 1983-09-20 | 溶接用電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052072U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638985B2 (ja) * | 1988-03-28 | 1994-05-25 | 富士電機株式会社 | 携帯用エアープラズマ切断機 |
-
1983
- 1983-09-20 JP JP14459483U patent/JPS6052072U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6052072U (ja) | 1985-04-12 |
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