JPH0235844A - 制御システム - Google Patents
制御システムInfo
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- JPH0235844A JPH0235844A JP63184551A JP18455188A JPH0235844A JP H0235844 A JPH0235844 A JP H0235844A JP 63184551 A JP63184551 A JP 63184551A JP 18455188 A JP18455188 A JP 18455188A JP H0235844 A JPH0235844 A JP H0235844A
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- controlled
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- 238000004891 communication Methods 0.000 claims abstract description 31
- 238000013500 data storage Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Computer And Data Communications (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置（以下、ＣＰＵと略す）を備え
た制御装置と、この制御装置によって制御される複数の
被制御装置とからなる制御システムに関するものである
。
た制御装置と、この制御装置によって制御される複数の
被制御装置とからなる制御システムに関するものである
。
従来、制御装置と複数の被制御装置との間のデータ通信
が無手順で行われる場合には、複数の被制御装置を制御
装置に対してマルチドロップ接続することによって制御
システムを構成していた。
が無手順で行われる場合には、複数の被制御装置を制御
装置に対してマルチドロップ接続することによって制御
システムを構成していた。
このような従来の制御システムの一例を第２図に示す。
このシステムは、制御装置１とこの制御装置にマルチド
ロップ接続された複数の被制御装置２１〜２ｎとからな
り、制御装置１はＣＰＵＩＩと、このＣＰ Ｕｌｌと複
数の被制御装置２１〜２ｎとの間のデータ通信を中継す
る通信インターフェース１２とを備えている。
ロップ接続された複数の被制御装置２１〜２ｎとからな
り、制御装置１はＣＰＵＩＩと、このＣＰ Ｕｌｌと複
数の被制御装置２１〜２ｎとの間のデータ通信を中継す
る通信インターフェース１２とを備えている。
そして、ＣＰ Ｕｌｌが例えば被制御袋Ｗ２１を指定す
るアドレスデータを付加した制御データを出力すると、
通信インターフェース１２はそれを出力線１４を通じて
各被制御装置２１〜２ｎに出力する。被制御装置２１〜
２ｎではそれぞれの通信インターフェース２１１〜２ｎ
ｌが制御装置１からの制御データを受取り、そのアドレ
スデータを解析する。この場合、アドレスデータは被制
御装置２１を指定するため、通信インターフェース２２
１〜２ｎｌは受信した制御データを無視し、通信インタ
ーフェース２１１は、受信したアドレスデータが自装置
を指定するものであるため、制御データを受は取る。そ
して被制御装置２１はこの制御データにもとづいて所定
の処理を行う。処理終了後、被制御装置２１は通信イン
ターフェース２１１を通して処理結果や処理が終了した
ことを示す応答データを制御装置１に送信する。制御装
置１では、通信インターフェース１２がこの応答データ
を受信し、ＣＰ Ｕｌｌに転送する。
るアドレスデータを付加した制御データを出力すると、
通信インターフェース１２はそれを出力線１４を通じて
各被制御装置２１〜２ｎに出力する。被制御装置２１〜
２ｎではそれぞれの通信インターフェース２１１〜２ｎ
ｌが制御装置１からの制御データを受取り、そのアドレ
スデータを解析する。この場合、アドレスデータは被制
御装置２１を指定するため、通信インターフェース２２
１〜２ｎｌは受信した制御データを無視し、通信インタ
ーフェース２１１は、受信したアドレスデータが自装置
を指定するものであるため、制御データを受は取る。そ
して被制御装置２１はこの制御データにもとづいて所定
の処理を行う。処理終了後、被制御装置２１は通信イン
ターフェース２１１を通して処理結果や処理が終了した
ことを示す応答データを制御装置１に送信する。制御装
置１では、通信インターフェース１２がこの応答データ
を受信し、ＣＰ Ｕｌｌに転送する。
ＣＰＵＩＩはこの応答データを受は取って被制御装置２
１に対する制御を完了する。ＣＰ Ｕｌｌは次に被制御
装置２２を指定するアドレスデータを付加した制御デー
タを出力して被制御装置２２に対する制御を行い、さら
に被制御装置２ｎまで同様の手順により順次制御を実施
してすべての制御を完了する。
１に対する制御を完了する。ＣＰ Ｕｌｌは次に被制御
装置２２を指定するアドレスデータを付加した制御デー
タを出力して被制御装置２２に対する制御を行い、さら
に被制御装置２ｎまで同様の手順により順次制御を実施
してすべての制御を完了する。
このように従来の制御システムでは、各被制御装置に対
する制御を順番に行い、一つの被制御装置の制御が完了
した後、次の被制御装置の制御を行う。従って、一つの
被制御装置における処理時間をｍとすると、通信時間を
無視した場合、すべての被制御装置の制御を完了するの
に必要な時間はｎＸｍ （ｎは被制御装置の数）となり
、被制御装置の数が多い場合には全制御時間は非常に長
いものとなる。
する制御を順番に行い、一つの被制御装置の制御が完了
した後、次の被制御装置の制御を行う。従って、一つの
被制御装置における処理時間をｍとすると、通信時間を
無視した場合、すべての被制御装置の制御を完了するの
に必要な時間はｎＸｍ （ｎは被制御装置の数）となり
、被制御装置の数が多い場合には全制御時間は非常に長
いものとなる。
本発明の目的は、このような問題を解決し、全被制御装
置に対する制御を短時間で完了することが可能な制御シ
ステムを提供することにある。
置に対する制御を短時間で完了することが可能な制御シ
ステムを提供することにある。
本発明は、制御装置と複数の被制御装置とからなり、前
記制？ＩＩｌ装置は中央処理装置と、この中央処理装置
と前記複数の被制？′ｌＩｌ装置との間のデータ通信を
中継する通信インターフェースとを備えた湘Ｈ卸システ
ムにおいて、 前記通信インターフェースは、被制御装置からのデータ
を蓄積する受信データ蓄積部を備えたことを特徴とする
。
記制？ＩＩｌ装置は中央処理装置と、この中央処理装置
と前記複数の被制？′ｌＩｌ装置との間のデータ通信を
中継する通信インターフェースとを備えた湘Ｈ卸システ
ムにおいて、 前記通信インターフェースは、被制御装置からのデータ
を蓄積する受信データ蓄積部を備えたことを特徴とする
。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明による制御システムの一実施例を示すブ
ロック図である。図中、第２図に示したシステムの構成
要素と同一の機能を果たすものには同し符号を付した。
ロック図である。図中、第２図に示したシステムの構成
要素と同一の機能を果たすものには同し符号を付した。
この制御システムは、制御装置１０とこの制御装置にマ
ルチドロップ接続された複数の被制御装置２１〜２ｎと
からなり、制御装置１０はＣＰ Ｕｌｌと、このＣＰＵ
ＩＩと複数の被制御装置２１〜２ｎとの間のデータ通信
を中継する通信インターフェース１２０とを備えている
。そして通信インターフェース１２０はさらに各被制御
装置２１〜２ｎからのデータを蓄積するデータ蓄積部１
３を備え、このデータ蓄積部１３はそれぞれ入力線１５
１〜１５ｎにより各被制御装置２１〜２ｎと接続されて
いる。また通信インターフェース１２０は出力線１４に
より各被制御装置２１〜２ｎと接続されている。
ルチドロップ接続された複数の被制御装置２１〜２ｎと
からなり、制御装置１０はＣＰ Ｕｌｌと、このＣＰＵ
ＩＩと複数の被制御装置２１〜２ｎとの間のデータ通信
を中継する通信インターフェース１２０とを備えている
。そして通信インターフェース１２０はさらに各被制御
装置２１〜２ｎからのデータを蓄積するデータ蓄積部１
３を備え、このデータ蓄積部１３はそれぞれ入力線１５
１〜１５ｎにより各被制御装置２１〜２ｎと接続されて
いる。また通信インターフェース１２０は出力線１４に
より各被制御装置２１〜２ｎと接続されている。
次に動作を説明する。ＣＰＵＩＩは各被制御装置２１〜
２ｎを制御するため、まず被制御装置２１のアドレスデ
ータを付加した制御データを通信インターフェース１２
０を通じて出力線１４に送出する。ＣＰＵ１ｌは次に被
制御装置２２のアドレスデータを付加した制御データを
送出し、さらに被制御装置２ｎの制御データまで各被制
御装置の制御データを順次送出する。
２ｎを制御するため、まず被制御装置２１のアドレスデ
ータを付加した制御データを通信インターフェース１２
０を通じて出力線１４に送出する。ＣＰＵ１ｌは次に被
制御装置２２のアドレスデータを付加した制御データを
送出し、さらに被制御装置２ｎの制御データまで各被制
御装置の制御データを順次送出する。
一方、各被制御装置では、それぞれの通信インターフェ
ース２１１〜２ｎｌが上記制御データを受信し、アドレ
スデータにもとづいて自装置宛の制御データのみを取り
込む。各被制御コ■装置２１〜２ｎはこの制御データに
従って所定の処理を実行し、処理終了後、応答データを
通信インターフェース２１１〜２ｎｌから入力線１５１
〜１５ｎを通じて制御装置１０に送出する。制御装置１
０では、データ蓄積部１３が各被制御装置からの応答デ
ータを受信し、順次蓄積する。そして、ＣＰＵＩＩは、
データ蓄積部１３が蓄積したこれら応答データを順次取
り出し、それぞれに応じた処理を実行して制御を終了す
る。
ース２１１〜２ｎｌが上記制御データを受信し、アドレ
スデータにもとづいて自装置宛の制御データのみを取り
込む。各被制御コ■装置２１〜２ｎはこの制御データに
従って所定の処理を実行し、処理終了後、応答データを
通信インターフェース２１１〜２ｎｌから入力線１５１
〜１５ｎを通じて制御装置１０に送出する。制御装置１
０では、データ蓄積部１３が各被制御装置からの応答デ
ータを受信し、順次蓄積する。そして、ＣＰＵＩＩは、
データ蓄積部１３が蓄積したこれら応答データを順次取
り出し、それぞれに応じた処理を実行して制御を終了す
る。
この制御システムでは、各被制御装置２１〜２ｎにおけ
る処理時間をｍとし、制御装置１０と被制御装置との間
の通信時間が無視できるとすると、全被制御装置の制御
に必要な時間はｍとなり、従来の場合に比べ１／ｎ（ｎ
は被制御装置の数）に短縮される。
る処理時間をｍとし、制御装置１０と被制御装置との間
の通信時間が無視できるとすると、全被制御装置の制御
に必要な時間はｍとなり、従来の場合に比べ１／ｎ（ｎ
は被制御装置の数）に短縮される。
以上説明したように本発明の制御システムは、制御装置
と複数の被制御装置（ｎ台）とからなり、制御装置は中
央処理装置と、この中央処理装置と複数の被制御装置と
の間のデータ通信を中継する通信インターフェースとを
備えた制？１１１システムにおいて、通信インターフェ
ースは、被制御装置からのデータを蓄積する受信データ
蓄積部を備えている。
と複数の被制御装置（ｎ台）とからなり、制御装置は中
央処理装置と、この中央処理装置と複数の被制御装置と
の間のデータ通信を中継する通信インターフェースとを
備えた制？１１１システムにおいて、通信インターフェ
ースは、被制御装置からのデータを蓄積する受信データ
蓄積部を備えている。
従って本発明により、全被制御装置に対する制御をほぼ
同時に実施し、必要な制御時間を１／ｎに短縮すること
が可能となる。
同時に実施し、必要な制御時間を１／ｎに短縮すること
が可能となる。
第１図は本発明による制御システムの一実施例を示すブ
ロック図、 第２図は従来の制御システムの一例を示すブロック図で
ある。 １０・・・制御装置 １１・・・中央処理装置 １３・・・データ蓄積部 １４・・・出力線 ２１〜２ｎ・・・被制御装置 １５１〜１５ｎ・・・入力線
ロック図、 第２図は従来の制御システムの一例を示すブロック図で
ある。 １０・・・制御装置 １１・・・中央処理装置 １３・・・データ蓄積部 １４・・・出力線 ２１〜２ｎ・・・被制御装置 １５１〜１５ｎ・・・入力線
Claims (1)
- （１）制御装置と複数の被制御装置とからなり、前記制
御装置は中央処理装置と、この中央処理装置と前記複数
の被制御装置との間のデータ通信を中継する通信インタ
ーフェースとを備えた制御システムにおいて、 前記通信インターフェースは、被制御装置からのデータ
を蓄積する受信データ蓄積部を備えたことを特徴とする
制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184551A JPH0235844A (ja) | 1988-07-26 | 1988-07-26 | 制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184551A JPH0235844A (ja) | 1988-07-26 | 1988-07-26 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235844A true JPH0235844A (ja) | 1990-02-06 |
Family
ID=16155181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184551A Pending JPH0235844A (ja) | 1988-07-26 | 1988-07-26 | 制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0235844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127380A (en) * | 1988-05-30 | 1992-07-07 | Yamaha Hatsudoki Kabushiki Kaisha | Combustion chamber and valve operating mechanism for multi-valve engine |
-
1988
- 1988-07-26 JP JP63184551A patent/JPH0235844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127380A (en) * | 1988-05-30 | 1992-07-07 | Yamaha Hatsudoki Kabushiki Kaisha | Combustion chamber and valve operating mechanism for multi-valve engine |
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