JPH0236385A - ディジタル・パルス圧縮装置 - Google Patents
ディジタル・パルス圧縮装置Info
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- JPH0236385A JPH0236385A JP63186396A JP18639688A JPH0236385A JP H0236385 A JPH0236385 A JP H0236385A JP 63186396 A JP63186396 A JP 63186396A JP 18639688 A JP18639688 A JP 18639688A JP H0236385 A JPH0236385 A JP H0236385A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕゛
この発明は、パルス圧縮レーダ用に用いられるディジタ
ル・パルス圧縮装置に関するものである。
ル・パルス圧縮装置に関するものである。
一般に、パルス圧縮レーダは、リニアＦＭ波形やバーカ
ー・コードによる位相変調波形のように自己相関関数が
インパルスに近い波形をもつパルスを送受信し、受信処
理において受信信号と送信信号波形の相互相関をとるこ
とにより受信パルスを時間軸上で圧縮するとともに振幅
方向へ積み上げ、信号対雑音比の改善及び距離分解能の
向上を図るものである。この構成は、Ｍ、１．スコルニ
クレーダーハンドブック”マグロ−ヒル インターナシ
ョナルブックカンパニー２０−１〜２０−４頁（Ｍ、
Ｉ。
ー・コードによる位相変調波形のように自己相関関数が
インパルスに近い波形をもつパルスを送受信し、受信処
理において受信信号と送信信号波形の相互相関をとるこ
とにより受信パルスを時間軸上で圧縮するとともに振幅
方向へ積み上げ、信号対雑音比の改善及び距離分解能の
向上を図るものである。この構成は、Ｍ、１．スコルニ
クレーダーハンドブック”マグロ−ヒル インターナシ
ョナルブックカンパニー２０−１〜２０−４頁（Ｍ、
Ｉ。
５ｋｏｌｎｉｋ Ｒａｄａｒ Ｈａｎｄｂｏｏｋ’
ＭｃＧｒａｗ−Ｈｉｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｂｏｏｋ Ｃｏｍｐａｎｙ ｐｐ、２０−１〜２０−
４ ）で示されているようにマツチド・フィルタ回路で
構成され、従来パルス圧縮処理をディジタル回路で実現
する方法としては第３図に示すものがあった。
ＭｃＧｒａｗ−Ｈｉｌｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｂｏｏｋ Ｃｏｍｐａｎｙ ｐｐ、２０−１〜２０−
４ ）で示されているようにマツチド・フィルタ回路で
構成され、従来パルス圧縮処理をディジタル回路で実現
する方法としては第３図に示すものがあった。
第３図において、１は同期位相検波器、２はＡ／Ｄ変換
器、３は高速フーリエ変換回路（以下、ｒＦＦＴ回路」
という）、４は複素乗算器、５はフィルタ係数メモリ、
６は逆フーリエ変換回路（以下、ｒｌＦＦＴＪという）
である。
器、３は高速フーリエ変換回路（以下、ｒＦＦＴ回路」
という）、４は複素乗算器、５はフィルタ係数メモリ、
６は逆フーリエ変換回路（以下、ｒｌＦＦＴＪという）
である。
以下、この従来技術の動作について説明する。
同期位相検波器１及びＡ／Ｄ変換器２を経た時系列の受
信信号ｘ （ｔ）はＦＦＴ回路３によりフーリエ変換さ
れ、周波数スペクトラムＸ（ω）に変換される。一方、
フィルタ係数メモリ５は、予め送信信号の周波数スペク
トルの複素共役値Ｘ” （ω）を計算して記憶させて
あり、複素乗算器４により受信信号スペクトラムＸ（ω
）との積がとられる。
信信号ｘ （ｔ）はＦＦＴ回路３によりフーリエ変換さ
れ、周波数スペクトラムＸ（ω）に変換される。一方、
フィルタ係数メモリ５は、予め送信信号の周波数スペク
トルの複素共役値Ｘ” （ω）を計算して記憶させて
あり、複素乗算器４により受信信号スペクトラムＸ（ω
）との積がとられる。
この乗算結果は、ＩＦＦＴ回路６により逆フーリエ変換
されて再び時系列に戻され、出力ｙ （ｔ）となる。
されて再び時系列に戻され、出力ｙ （ｔ）となる。
上記の処理によりｙ（ｔｌは式（１）のように表すこと
ができる。
ができる。
式（１）をウィナ−ヒンチン（Ｗｉｅｎｅｒ−Ｋｈｉｎ
ｔｃｈｉｎｅ）の定理により書き直すと、式（２）とな
る。
ｔｃｈｉｎｅ）の定理により書き直すと、式（２）とな
る。
式（２）は受信信号の自己相関関数であるため、ｙ（１
）はインパルス状の波形として出力され、パルス圧縮動
作がなされることになる。
）はインパルス状の波形として出力され、パルス圧縮動
作がなされることになる。
なお、ＩＦ信号入力を同期位相検波器１でＣ０ＨＯとの
位相検波を行って直交ベクトルＩ／Ｑビデオに変換し、
Ａ／Ｄ変換器２で変換クロック毎にディジタル信号に変
換する動作については周知のことであり、説明を省略す
る。
位相検波を行って直交ベクトルＩ／Ｑビデオに変換し、
Ａ／Ｄ変換器２で変換クロック毎にディジタル信号に変
換する動作については周知のことであり、説明を省略す
る。
さらに、Ａ／Ｄ変換器２においては、変換クロックの周
期が実際上は有限の値であることから、変換時の周波数
特性歪みが存在し、別途得られたフィルタ係数との間に
不整合が生しることも周知のことである。
期が実際上は有限の値であることから、変換時の周波数
特性歪みが存在し、別途得られたフィルタ係数との間に
不整合が生しることも周知のことである。
従来のディジタル・パルス圧縮装置は、以上のように構
成されているので、送受信波形毎に、それに対応したフ
ィルタ係数をＲＯＭ等のフィルタ係数メモリ上に用意し
ておく必要があり、汎用性に欠けるとともに送受信波形
を多種使い分けるようなレーダにおいては、フィルタ係
数メモリを多数設けて切換え使用せねばならず、ハード
・ウェア規模の増大を招くという欠点があった。
成されているので、送受信波形毎に、それに対応したフ
ィルタ係数をＲＯＭ等のフィルタ係数メモリ上に用意し
ておく必要があり、汎用性に欠けるとともに送受信波形
を多種使い分けるようなレーダにおいては、フィルタ係
数メモリを多数設けて切換え使用せねばならず、ハード
・ウェア規模の増大を招くという欠点があった。
また、一般にディジタル・パルス圧縮装置では上述のよ
うにＩＦ倍信号同期位相検波器及びＡ／Ｄ変換器により
ベクトルＩ／Ｑビデオを経てディジタル信号に変換する
ことが不可欠であるが、上記従来装置ではこれらの変換
誤差を考慮したフィルタ係数の設定が困難であった。
うにＩＦ倍信号同期位相検波器及びＡ／Ｄ変換器により
ベクトルＩ／Ｑビデオを経てディジタル信号に変換する
ことが不可欠であるが、上記従来装置ではこれらの変換
誤差を考慮したフィルタ係数の設定が困難であった。
この発明は、上記のような問題点を解消するためになさ
れたものであり、任意の送受信波形に対し、Ａ／Ｄ変換
系の変換誤差を含めた形で適応できて汎用性のある、し
かも若干のハード・ウェア規模の増加で実現することの
できるディジタル・パルス圧縮装置を得ることを目的と
する。
れたものであり、任意の送受信波形に対し、Ａ／Ｄ変換
系の変換誤差を含めた形で適応できて汎用性のある、し
かも若干のハード・ウェア規模の増加で実現することの
できるディジタル・パルス圧縮装置を得ることを目的と
する。
この発明に係るディジタル・パルス圧縮装置は、先ず初
期設定として送信信号発生回路からの送信信号をパルス
圧縮回路の入力へ供給し、受信処理と同様にＡ／Ｄ変換
及びＦＦＴ回路でのフーリエ変換を行い、その周波数ス
ペクトラム出力をフィルタ係数メモリの方へ切換えて複
素共役をとった後、フィルタ係数メモリへ記憶させ、受
信処理時には、受信信号をパルス圧縮入力へ供給すると
ともに、ＦＦＴ回路出力を複素乗算器側へ切換えて上記
フィルタ係数メモリから読み出したフィルタ係数と乗算
し、さらにこれをＩＦＦＴ回路に通してパルス圧縮を行
うものである。
期設定として送信信号発生回路からの送信信号をパルス
圧縮回路の入力へ供給し、受信処理と同様にＡ／Ｄ変換
及びＦＦＴ回路でのフーリエ変換を行い、その周波数ス
ペクトラム出力をフィルタ係数メモリの方へ切換えて複
素共役をとった後、フィルタ係数メモリへ記憶させ、受
信処理時には、受信信号をパルス圧縮入力へ供給すると
ともに、ＦＦＴ回路出力を複素乗算器側へ切換えて上記
フィルタ係数メモリから読み出したフィルタ係数と乗算
し、さらにこれをＩＦＦＴ回路に通してパルス圧縮を行
うものである。
この発明においては、フィルタ係数用メモリの内容は、
上記のように既存のＡ／Ｄ変換系及びＦＦＴ回路を用い
て送信信号から生成されるので、Ａ／Ｄ変換系の変換誤
差を考慮した形で、送信信号波形の変化に適応すること
ができ、しかもかかる汎用性のあるディジタル・パルス
圧縮装置を若干のハード・ウェア規模の増加で得ること
ができる。
上記のように既存のＡ／Ｄ変換系及びＦＦＴ回路を用い
て送信信号から生成されるので、Ａ／Ｄ変換系の変換誤
差を考慮した形で、送信信号波形の変化に適応すること
ができ、しかもかかる汎用性のあるディジタル・パルス
圧縮装置を若干のハード・ウェア規模の増加で得ること
ができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるディジタル・パルス圧
縮装置を示し、図において、１は同期位相検波器、２は
Ａ／Ｄ変換器、３はＦＦＴ回路、４は複素乗算器、５は
フィルタ係数メモリ、６はＩＦＦＴ回路、７は送信信号
生成回路、８は送信信号と受信信号を切換えるアナログ
切換器、９はディジタル切換器、１０は複素共役回路で
ある。
縮装置を示し、図において、１は同期位相検波器、２は
Ａ／Ｄ変換器、３はＦＦＴ回路、４は複素乗算器、５は
フィルタ係数メモリ、６はＩＦＦＴ回路、７は送信信号
生成回路、８は送信信号と受信信号を切換えるアナログ
切換器、９はディジタル切換器、１０は複素共役回路で
ある。
本実施例においては第３図の従来回路に比し、ＩＦ切換
器８、ディジタル切換器９、及び複素共役回路１０が付
加されている。
器８、ディジタル切換器９、及び複素共役回路１０が付
加されている。
以下、第１図を用いて、本実施例の作用、動作について
説明する。
説明する。
初期設定時、アナログ切換器８は、送信信号生成回路７
の出力を通し、ＩＦ受信信号入力を遮断するように切換
えられている。又、ディジタル切換器９は複素共役回路
１ｏへ出力が得られるように切換えられており、送信信
号は同期位相検波器１及びＡ／Ｄ変換器２を経て、ディ
ジタル信号に変換されてＦＦＴ回路３でフーリエ変換さ
れて、周波数スペクトラムＸ（ω）に変換される。この
Ｘ（ω）はディジタル切換器９を経て、複素共役回路１
０へ導かれ、複素共役値Ｘ＊ （ω）に変換されてフィ
ルタ係数メモリ５に書き込まれる。
の出力を通し、ＩＦ受信信号入力を遮断するように切換
えられている。又、ディジタル切換器９は複素共役回路
１ｏへ出力が得られるように切換えられており、送信信
号は同期位相検波器１及びＡ／Ｄ変換器２を経て、ディ
ジタル信号に変換されてＦＦＴ回路３でフーリエ変換さ
れて、周波数スペクトラムＸ（ω）に変換される。この
Ｘ（ω）はディジタル切換器９を経て、複素共役回路１
０へ導かれ、複素共役値Ｘ＊ （ω）に変換されてフィ
ルタ係数メモリ５に書き込まれる。
次に、パルス圧縮動作時には、アナログ切換器８はＩＦ
受信信号入力を通し、送信信号を遮断するように切換え
られ、ディジタル切換器９は複素乗算器４へ出力が得ら
れるように切換えられており、ＩＦ信号入力は、ＦＦＴ
回路３までは上記と同様の処理がなされ、ディジタル切
換器９にて、複素乗算器４へＸ（ω）を出力する。一方
、フィルタ係数メモリ５は、初期設定により設定された
Ｘ” （ω）を読み出し、複素乗算器４でＸ（ω）・
Ｘ″（ω）の乗算を行って、ＩＦＦＴＦＦＴ回路６逆フ
ーリエ変換されて、時系列上のパルス圧縮出力を得る。
受信信号入力を通し、送信信号を遮断するように切換え
られ、ディジタル切換器９は複素乗算器４へ出力が得ら
れるように切換えられており、ＩＦ信号入力は、ＦＦＴ
回路３までは上記と同様の処理がなされ、ディジタル切
換器９にて、複素乗算器４へＸ（ω）を出力する。一方
、フィルタ係数メモリ５は、初期設定により設定された
Ｘ” （ω）を読み出し、複素乗算器４でＸ（ω）・
Ｘ″（ω）の乗算を行って、ＩＦＦＴＦＦＴ回路６逆フ
ーリエ変換されて、時系列上のパルス圧縮出力を得る。
次に、第２図は本発明の第２の実施例として、直交ベク
トルＩ／Ｑビデオでの送受信信号の切換えを行った例を
示す。
トルＩ／Ｑビデオでの送受信信号の切換えを行った例を
示す。
この第２の実施例は第１図の第１の実施例に対し、送信
信号波形を直交ベクトルＩ／Ｑビデオの段階で描出し、
Ａ／Ｄ変換器２人力で送受信号を切換えるようにした点
が相違する。
信号波形を直交ベクトルＩ／Ｑビデオの段階で描出し、
Ａ／Ｄ変換器２人力で送受信号を切換えるようにした点
が相違する。
水筒２の実施例においても、Ａ／Ｄ変換器２の変換誤差
を含むフィルタ係数が得られることから、上記第１の実
施例と同様の効果が得られる。
を含むフィルタ係数が得られることから、上記第１の実
施例と同様の効果が得られる。
なお、上記実施例では複素共役回路１０をディジタル切
換器９とフィルタ係数メモリ５０間に設けているが、フ
ィルタ係数メモリ５と複素乗算器４との間、又はディジ
タル切換器９と複素乗算器４との間に設けてもよく、上
記と同様の効果が得られることはいうまでもない。
換器９とフィルタ係数メモリ５０間に設けているが、フ
ィルタ係数メモリ５と複素乗算器４との間、又はディジ
タル切換器９と複素乗算器４との間に設けてもよく、上
記と同様の効果が得られることはいうまでもない。
また、複素共役回路１０で単に複素共役を行うのみでな
く、上述した レーダーハンドブック”に示されている
ようなレンジ・サイドローブ抑圧用ウェイティング係数
を乗じてもよく、本質的に上記と同様の効果が得られる
。
く、上述した レーダーハンドブック”に示されている
ようなレンジ・サイドローブ抑圧用ウェイティング係数
を乗じてもよく、本質的に上記と同様の効果が得られる
。
以上のように、この発明によれば、ディジタルパルス圧
縮装置の一部をなすＡ／Ｄ変換変換度ＦＦＴ回路を用い
てフィルタ係数を得るように構成したので、Ａ／Ｄ変換
変換度換誤差を含めた形で任意の送受信波形に適応でき
、汎用性のあるディジタル・パルス圧縮装置を若干のハ
ード・ウェア規模の増加で実現することができる効果が
ある。
縮装置の一部をなすＡ／Ｄ変換変換度ＦＦＴ回路を用い
てフィルタ係数を得るように構成したので、Ａ／Ｄ変換
変換度換誤差を含めた形で任意の送受信波形に適応でき
、汎用性のあるディジタル・パルス圧縮装置を若干のハ
ード・ウェア規模の増加で実現することができる効果が
ある。
第１図はこの発明の第１の実施例によるディジタル・パ
ルス圧縮装置を示す系統図、第２図はこの発明の第２の
実施例を示す系統図、第３図は従来のディジタル・パル
ス圧縮装置を示す系統図である。 図において、１は同期位相検波器、２はＡ／Ｄ変換器、
３はＦＦＴ回路、４は複素乗算器、５はフィルタ係数メ
モリ、６はＩＦＦＴ回路、７は送信信号生成回路、８は
アナログ切換器、９はディジタル切換器、 ０は複素共役回路である。 なお図中同一符号は同−又は相当部分を示す。
ルス圧縮装置を示す系統図、第２図はこの発明の第２の
実施例を示す系統図、第３図は従来のディジタル・パル
ス圧縮装置を示す系統図である。 図において、１は同期位相検波器、２はＡ／Ｄ変換器、
３はＦＦＴ回路、４は複素乗算器、５はフィルタ係数メ
モリ、６はＩＦＦＴ回路、７は送信信号生成回路、８は
アナログ切換器、９はディジタル切換器、 ０は複素共役回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）パルス・レーダにおけるディジタル・パルス圧縮
装置において、 中間周波数帯の送信信号と受信信号とを切り換えるアナ
ログ切換器と、 該アナログ切換器からのＩＦ帯の送信信号または受信信
号入力を直交ベクトルＩ／Ｑビデオに変換する同期位相
検波器と、 該直交ベクトルＩ／Ｑビデオをディジタル信号に変換す
るＡ／Ｄ変換器と、 その出力をフーリエ変換するＦＦＴ回路と、その出力を
複素共役回路側と複素乗算器側とに切り換えるディジタ
ル切換器と、 その出力の複素共役をとる複素共役回路と、その出力を
記憶するフィルタ係数メモリと、上記ディジタル切換器
からの出力に上記フィルタ係数メモリの出力を複素乗算
する複素乗算器と、その出力を逆フーリエ変換するＩＦ
ＦＴ回路とを備え、パルス圧縮波形を得ることを特徴と
するディジタル・パルス圧縮装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186396A JPH0690277B2 (ja) | 1988-07-26 | 1988-07-26 | ディジタル・パルス圧縮装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186396A JPH0690277B2 (ja) | 1988-07-26 | 1988-07-26 | ディジタル・パルス圧縮装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0236385A true JPH0236385A (ja) | 1990-02-06 |
| JPH0690277B2 JPH0690277B2 (ja) | 1994-11-14 |
Family
ID=16187669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186396A Expired - Fee Related JPH0690277B2 (ja) | 1988-07-26 | 1988-07-26 | ディジタル・パルス圧縮装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690277B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566268A (ja) * | 1991-09-06 | 1993-03-19 | Mitsubishi Electric Corp | デイジタル・パルス圧縮装置 |
| JP2008175552A (ja) * | 2007-01-16 | 2008-07-31 | Japan Radio Co Ltd | 圧縮係数生成器 |
| JP2008292343A (ja) * | 2007-05-25 | 2008-12-04 | Nec Engineering Ltd | Ｆｍ−ｃｗレーダー |
| JP2011191133A (ja) * | 2010-03-12 | 2011-09-29 | Toshiba Denpa Products Kk | レーダ受信信号のパルス圧縮装置 |
| US9571066B2 (en) | 2012-02-20 | 2017-02-14 | Nec Corporation | Digital filter circuit, digital filter processing method and digital filter processing program storage medium |
-
1988
- 1988-07-26 JP JP63186396A patent/JPH0690277B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566268A (ja) * | 1991-09-06 | 1993-03-19 | Mitsubishi Electric Corp | デイジタル・パルス圧縮装置 |
| JP2008175552A (ja) * | 2007-01-16 | 2008-07-31 | Japan Radio Co Ltd | 圧縮係数生成器 |
| JP2008292343A (ja) * | 2007-05-25 | 2008-12-04 | Nec Engineering Ltd | Ｆｍ−ｃｗレーダー |
| JP2011191133A (ja) * | 2010-03-12 | 2011-09-29 | Toshiba Denpa Products Kk | レーダ受信信号のパルス圧縮装置 |
| US9571066B2 (en) | 2012-02-20 | 2017-02-14 | Nec Corporation | Digital filter circuit, digital filter processing method and digital filter processing program storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690277B2 (ja) | 1994-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |