JPH0236459A - プロセシング・システム - Google Patents
プロセシング・システムInfo
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- JPH0236459A JPH0236459A JP1069397A JP6939789A JPH0236459A JP H0236459 A JPH0236459 A JP H0236459A JP 1069397 A JP1069397 A JP 1069397A JP 6939789 A JP6939789 A JP 6939789A JP H0236459 A JPH0236459 A JP H0236459A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
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- Multi Processors (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
著作権の一部放棄
本特許出願におけるすべての材料は、英国、米国および
その他の国々の著作権法に基く著作権による保護に服す
る。本出願の最初の存効な出願日を以て、本出願の材料
は未公開の材料として保護される。 しかしながら、この材料を複写することは、特許書類あ
るいは特許開示か英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
だれもがファクシミリ再生することに著作権者は異Ｍぶ
を唱えないという範囲内において、許可される。しかし
、その地点においては、著作権者はどのようなものであ
るかすべての著作権を留保する。 ［産業上の利用分野コ 本発明は、プロセシング・システムに関し、特に命令実
行の改良されたコンピュータ・システムおよびサブシス
テム、およびコンピュータを利用したデータ処理方式に
関するものである。 ［従来の技術］ マイクロコーディングしたアーキテクチャ高速で柔軟な
コンピュータ・アーキテクチャを開発するための非常に
重要なツールはマイクロコーディングである。詳しい説
明は、Ｊ 、 ＭｉｃｋおよびＪ 、 Ｂｒ１ｃｋ著、
Ｂｌｔ−５Ｌｉｃｅ ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＤ
ｅｓｉｇｎ （１９８０）を参照されたい。この文献
は引用することで本明細書の一部とする。マイクロコー
ディングしたアーキテクチャは非常に柔軟であるばかり
でなく、処理速度を非常に向上できる可能性も備えてい
る。 マイクロコーディングしたアーキテクチャでは、個々の
命令はかなり長い（たとえば、１００ビツトなど）。か
なり低レベルのロジックによって命令をデコードするこ
とにより、適切なフィールドが低レベルのデバイス（レ
ジスタ・フィールドやアドレスなど）に送出されるよう
にしている。 つまり、命令フィールドのビットの１．９数は通常、命
令の総数のｌｏｇ２より非常に大きくなる。このため、
デコード操作を非常に単純化できる。マイクロコーディ
ングしたアーキテクチャでは、アドレス演算を実行する
ためと最初のレベルのデコードを実行するためにシーケ
ンサを使用する。 （また、プログラム・シーケンシング（順序付け）機能
を実行するために、低レベルのロジックも使用できる。 ）シーケンサはコントロール・ストア（メモリ）から、
マイクロ命令をアクセスし、マイクロ命令のいろいろな
部分が追加デコード・ロジックに提供されたり、直接デ
バイスに渡される。１つの命令には多くのコマンド・フ
ィールドが含まれる可能性があるため（フィールドはす
べて同時に実行される）、非常に短いマイクロコード・
プログラムを作成できる。 個々の命令は非常に低レベルで、かなり長いため、プロ
グラムを格納するのに必要な記憶空間は非常に重要であ
る。また、マイクロコード・ルーチンをロードするため
に必要なデータ転送も重要となる。 マイクロコード・オーバーレイ プロセッサは通常、一定の量の書き込み可能コントロー
ル・ストレージ（”ｗｃｓ”）、だけしか使用できない
。したがって、−度にＷＣ３に格納しなければならない
ルーチンの数が非常に多い場合には、何らかのオーバー
レイが必要である。スタートアップ時にはマイクロコー
ドをロードするためにシリアル・ループを使用でとるが
、オーバーレイをロードするためにシリアル・ループを
使用することは実際的ではない。これは、ホストが命令
をロードできる速度が非常に遅いためである（たとえば
、ディスクのアクセスに応じて、１つの命令をロードす
るのに１００マイクロ秒から３ミリ秒かかることがある
）。 マイクロコードの圧縮 大量のマイクロコードを削減するためにこれまで採用さ
れてきた１つの方法は、“垂直”マイクロコードと呼ば
れる。この方式では、必要な記憶空間を削減するために
デコード・テーブルを使用する。このデコード・テーブ
ルを定義しておけば、各マイクロコード命令に、命令そ
のものよりはるかに短い固有の゛°名前”を与えること
ができる。（たとえば、命令の数が２５６以下の場合に
は、個々の命令の長さが数百ビットの場合でも、８ビツ
トの名前によって各命令を参照できる。）このような命
令の短い“名前”を垂直マイクロコードと呼び、実際の
実行可能なマイクロコード命令は、“水平“マイクロコ
ードと呼ぶ。 この方式では、完全な命令ではなく、命令フィールドを
エンコードするために検索（ルックアップ）テーブルを
使用することがある。このようにすれば、検索に必要な
メモリ空間を削減できる。 適切なフィールドの組み合わせに対して、追加ロジック
が必要である。しかし、垂直マイクロコード方式は一般
に採用されていない。これは、この方式の速度が非常に
遅いからである。 アドレス空間とアドレス計 大きいアドレス空間を持つ仮想メモリ・システムが増加
している中で、３２ビット以上のアドレス空間を取り扱
うことができる機能はコンピュータ・システムにとって
非常に重要になっている（４８ビット以上のアドレス空
間を備えたシステムも出現している）。しかし、データ
と命令に対して同じアドレス空間を使用するシステムで
は、これはプログラム・シーケンスに対して制約条件と
なる可能性がある。 非常に高いスループットが必要とされる場合には、通常
、マイクロコーディングしたシステムを使用する。した
がって、このようなシステムでは、特にプログラム・ア
ドレス計算の速度が重要である。しかし、大きいアドレ
ス空間を使用すると、リアルタイムでアドレスに対して
実行できる計算の範囲が大きく制限される。このような
制限は特に、高速フーリエ変換（ＦＦＴ）のようなアル
ゴリズムでは不便である。ＦＦＴは大量のデータ演算と
アドレス演算を必要とする。 ［発明の要約コ 本出願では、第１図に示すようなシステムをもとに、多
くの革新的教示について述べる。多くの革新的教示の中
で、ここでは、マルチプロセッサ・システムについて述
べる。マルチプロセッサ・システムでは、制御プロセッ
サが数値処理モジュールとの間のすべてのデータ転送を
制御し、この制御プロセッサは、主に、与えられたタイ
プのすべての操作（数値プロセッサによる操作）に対し
て同じマイクロコードを実行する。（たとえば、ベクト
ル加算、ベクトル減算、ベクトル乗算は、これらの操作
がすべて、２つのベクトルを３番目のベクトルにマツプ
するという点で、“同じ形式タイプの操作である。） ここでは、もう１つの革新的教示として、圧縮したマイ
クロコードのための新しいアーキテクチャについて述べ
る。バイパス・レジスタを使用することにより、命令を
書き込み可能コントロール・ストレージから呼び出すと
きに、マイクロコード命令フィールドの特定のビットを
、上位レベルのプロセッサから渡された他のビットと置
き換えることができる。 本発明は特に、一部のプログラムが、演算中心型操作を
各データ・セットに対して実行しなければならないよう
なシステムで有利であると確信する。 （以下、第１０１頁に続く） ［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。 （目次） 実施例、、、、、、、、、、、、、、、、、、、、、、
、、、、、、、、、、、１１２概要説明、、、、、、、
、、、、、、、、、、、、、、、、、、、、、、、ｌ１
２設計目標、、、、、、、、、、、、、、、、、、、、
、、、、、、、、１２１アルゴリズムの分割、、、、、
、、、、、、、、、、、、、１２２アーキテクチヤの説
明、、、、、、、、、、、、、、、、１２５ｃｐモジユ
ール１１０の概略 （第２Ａ図） 、、、、、、、：、、、、、、、、、
、、、、、、、１２６ＤＴＰモジユール１２０の概略 （第３Ａ図） 、、、、、、、、、、、、、、、、、
、、、、、、、１２８ＦＰモジユール１３０の概略 （第４八−４Ｃ図） 、、、、、、、、、、、、、、
、、、、、 １３１０ＣＭの概略 （第５図） 、、、
、、、、、、、、、、、１３４ＣＭＩ９０の概略、、、
、、、、、、、、、、、、、、、、、、、１３７外部イ
ンタフェースの概略、、、、、、、、、、１３９制御プ
ロセツサ（ｃｐ）モジュール１１０、、、．１４２整数
プロセッサ機構（ＩＰＩＩ）２４０．、、、、、、、、
、Ｉ５０アドレス生成機構（ＡＧ＞２３０、、、、、、
、、、、、．１５２シーケンサ２１０と関連支援ロジッ
ク 、１５５割込み、＝、、、、、、、、、、、、、
、、、、、、、、、、、、１５Ｂ浮動小数点プロセッサ
（一般） （＋６１）条件コード・ロジック、、、、、
、、、、、、、、、１６３マイクロ・アドレス・バス、
、、、、、、、、、＋６８定数フイールド、、、、、、
、、、、、、、、、、、、、、１７０書込み可能制御記
憶機構（ＷＯ２）、２２０．、、、、．１７１ＷＣＳイ
ンタフエース・レジスタ ２２２と２２３ 、、、、、、、、、、、、、、、、、
、、、、、、．１７２ＦＰ制御ロジツク、、、、、、、
、、、、、、、、、、、、、、、＋７５その他のロジッ
ク、、、、、、、、、、、、、、、、、、、、１７５モ
ード・レジスタ２０３ （１７５） ：ＣＤバス・デコ
ード・ロジック（１７８）クロック発生機構２５０、、
、、、、、、、、、、、、、．１７８デバツグ・ハード
ウェア、、、、、、、、、、、、、、１８４マイクロコ
一ド語の形式、、、、、、、、、、、、、、１８５デー
タ転送プロセツサ・モジュール１２０、．１９８データ
転送の制御１０９０１６１６１６．。、、、、−，２０
１整数プロセッサ機構：１４０、、、、、、、、、、、
、、．２０８シーケンサ３１０と関連支援ロジック、、
、、２０８割込み、、、、、、、、、、、、、、、、、
、、、、、、、、、、、２０８条件コード・ロジック、
、、、、、、、、、、、、、２１１マイクロ・アドレス
・バス３１１、、、、、．２１６定数／次アドレス・フ
ィールド、、、、、、２１６マルチウ工イ分岐、、、、
、、、、、、、、、、、、、、、、２１６書込み制御記
＋Ｑ機構（ＷＣ５） ３２０．、、、、、、、、．２２
０ＤＭＡコントローラ、、、、、、、、、、、、、、、
、、、、、２２１その他のロジック、、、、、、、、、
、、、、、、、、、、、２２１デコード（２２２）；ク
ロック発生 機構（２２４） デパック・ハードウェア、、、、、、、、、、、、、、
２２４マイクロコ一ド語の形式、、、、、、、、、、、
、、、２２５マイクロコード拡張バス、、、、、、、、
、、、、、、２３３数値プロセツサ・モジュール１３０
、、、、、、、．２３４浮勅小数点算術演算機構（ＦＰ
Ｕ） 、、、、、、、、２３８算術計算機構４４０と４
５０、、、、、、、、、、、．２３９スクラツチパツド
・メモリ１６１０．、、、、．２４４高速レジスタ・フ
ァイル４３０、、、、、、、．２４６２重バッファリン
グ、、、、、、、、、、、、、、、、、、２５２非レジ
スタ・ビットのセットアツプ 時間短縮、、、、、、、、、、、、、、、、、、、、、
、、、、、２５９キヤツシユ・バス・インタフェース と制御、、、、、、、、、、、、、、、、、、、、、、
、、、、、、、、２６２保持レジスタ４２０、、、、、
、、、、、、、、、、、、．２６２データ・キャッシュ
転送ロジック、、、、２６３局所転送パス制御ロジック
（２６４） 。 転送りロック発生機構４１２ （２６４） ；制御信号
（２６９） 転送の制約条件（缶詰構造） 、、、、、、、、２７３
保持レジスタ／転送りロック動作、、、、２７８ＦＰプ
ログラム制御、、、、、、、、、、、、、、、、、、、
、２７９マイクロ命令順序付け（２７９）。 スタック・レジスタ４７８ （２８１） 。 サブルーチンの動作（２８３） 、クロック発生機構４
８０ （２８３） 、マイクロコード短縮（２８８）
、マイクロコード（７） １ 列ロード（２８９） ；
ＦＰマイクロコード・ルーチン実行の始動（２９１）。 Ｆｒ’モジュールの選択（２９２）、制御レジスタ（２
９４） マイクロコード語の形式、、、、、、、、、、、、、、
３０１プログラムの渣れの例、、、、、、、、、、、、
、、、、３０９デバツグ、ハードウェア、、、、、、、
、、、、、、、３１０Ｃアプリケーション向きプロセッ
サ・ モジュール１３０°、、、、、、、、、、、、、、、、
、、、、、、、、３ＨＦＦＴ高速化モジユール、、、、
、、、、、、、、、、３１４データ・キャッシュ・メモ
リ・ モジュール１４０、、、、、、、、、、、、、、、、、
、、、、、、．３１６メモリ構成、、、、、、、、、、
、、、、、、、、、、、、、、、、３２３データ・ポー
ト、、、、、、、、、、、、、、、、、、、、、、３２
４ＣＰ転送ロジツク、、、、、、、、、、、、、、、、
、、、、、、３２６ＤＴＰ転送ロジツク５４０、、、、
、、、、、、、、、、、．３３３仲裁ロジツク５３５、
、、、、、、、、、、、、、、、、、、．３３４コマン
ド−メモリ１９０、、、、、、、、、、、、、、、、、
．３３Ｂホスト・インタフェース・ロジック１６０、．
３４Ｇ物理的バス線とのインタフェース、、、、、、３
４３バス・コントローラ６５０ （３４３） 。 マスク・モードとスレーブ・ モード（３４５）、データ・バッファ ６２０ （３４７） ： アドレス・バッファＶＭＥイ
ンタフェース・メモリ５６０、、、、、．３４７メモリ
・マツプ、、、、、、、−、、、、、、、、、、、、、
，３４７データＦｒＦ０６７０．、、、、、、、、、、
、、、、、、、、、、．３５０ＶＭＥ割込みロジック６
８０、、、、、、、、、、、、、．３５１ＤＭＡ：＋シ
トローラ６４０、、、、、、、、、、、、、、、．３５
１マイクロコード・ロード制御 ロジック６１０、、、、、、、、、、、、、、、、、、
、、、、、．３５４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）ニ ストロープ・バッファ（３５８） 。 状況レジスタ（３６０） ；ｗｃｓ制御レジスタ（３６
１）：ＷＣＳデータ・ レジスタ（３６６）；ＣＰマイクロ アドレス・レジスタ（３８７）。 ＤＴＰマイクロアドレス・ レジスタ（３６７） データ・パイプ・インタフェース ロジック１５０、、、、、、、、、、、、、、、、、、
、、、、、、、．３６９画像プロセッサ・インタフェー
ス１７０、、、．３７３直列ループ・インタフェース、
、、、、、、、、、、、３７６制御記憶機構とのループ
・ インタフェース、、、、、、、、、、、、、、、、、、
、、、、３７フループ制御、、、、、、、、、、、、、
、、、、、、、、、、、、、３７８ループ・トポロジ、
、、、、、、、、、、、、、、、、、、、３８１ホスト
とのループ・インタフェース、、、、３８６ＤＴＰマイ
クロコード拡張ループ、、、、、、、、３８６並列マイ
クロコード・ローディング、、、、、、３８７モジユー
ル拡張オプシヨン、、、、、、、、、、、、、、３９１
モジュール接続、、、、、、、、、、、、、、、、、、
、、、、３９２多重数値処理モジュール、、、、、、、
、、、、、、、３９４キヤツシユ・メモリ拡張、、、、
、、、、、、、、、、３９９物理的および電気的実装ボ
ード、、、、、、、、、、３９９ＰＡＬ実装、、、、、
、、、、、、、、、、、、、、、、、、、、、、、４０
５ＣＰ ＰＡＬ、、、、、、、、、、、、、、、、、、
、、、、、、、、、、４０８クロツク波形生成ＰＡＬ２
５０ （４０６） ；ＣＤバス・ソースＰへＬ （４０
８） ：（：Ｄバス宛先ＰＡＬ （４０９） 、符号／
ゼロ拡張ＰへＬ；２１６ （４１０） 、マルヂウエイ
分岐アドレス指定１’ＡＬ２１７ （４１１）データ人
力条件コード選択１’ＡＬ（４１２）ＤＴＰ と Ｉ
／Ｆ ＰＡＬ 、、、、、、、、、−、、、、、、
、、イ１２ＶＭＥアドレス・デコードＰＡＬ （４１３
） ：ＤＭＡ ＦＩＦＯ状況とクロック制御ＰＡＬ（４
１３） ；ＶＭＥ読取りと書込みデコードＰＡＬ６１１
（４１４）、ＶＭＥ スレーブ・アクセス・タイミング
ＰへＬ（４１４）；信号ループ制御ＰＡＬ（４１５） ＤＣＭ とＤＣＭ Ｉ／Ｆ ＰＡＬ 、、、、、、、、
、、、、、、、、４１８０ＣＭアドレス・デコードＰＡ
Ｌ（４１８）。 ＤＣＭ保持レジスタ制御ＰＡＬ（４１９）；ＤＣＭ書込
みフラグ・レジスタ ＰＡＬ（４２１） ：ＦＰ書込みマスクＰＡＬ（４２３
）ＦＰ ＰＡＬ、、、、、、、、、、、、、、、、、、
、、、、、、、、、、４２３ＷＣＳロード・イネーブル
ＰＡＬ （４２３）；ホスト−ソース・モジュール 選択ＰＡＬ （４２：ｌ） 、ＣＰモジュール選択ＰＡ
Ｌ （４２５） ；ＦＰ−ＷＣ５制御ＰＡＬ （４２６
１；ハンドシェーク・ロジックＰＡＬ（４２８） 。 割込み捕捉１’ＡＬ（イ３２）；マイクロアドレスとク
ロック制御 １’ＡＬ（４３２） ：直列／並列ロード選択ＰＡＬ
（４３３） ；ＣＰ書込みデコードＰへＬ（４３４）
；ＣＰ読取りデコードＰＡＬ（４３５） ；保持レジス
タ制御Ｐ糺４６１ （４３６） ：保留レジスタ開始ア
ドレスＰＡＬ（４３９） ； レジスタ・ファイルＷＥ
制御（４３９）、レジスタ・ファイル・アドレス修ｆ！
１ｊＰＡＬ （４４０） ；レジスタ・ファイル・アド
レス 増分機構（４４１）、データ有効性制御ＰＡＬ（４４２
） ；マイクロ命令アドレス選択ＰＡＬ（４４２） ；
＾ＬＵ問題状況ＰＡＬ （４４３） 。 スタック制御ＰＡ１３９１０ （４４４） ：レジスタ
・ファイル・アドレス 修飾子ＰＡＬ （４４５） ；結実用バス制御ＰＡＬ
（４４７） ：ＶＭＥ割込、；５Ｌ ＰＡＬ （４４８
） 。 ＤＭＡ／ＶＭＥ スーＩＦ−−トーマＥｚン（４４９）
；ＤＭＡアドレス制御（４５２）、割込み縁捕捉（４５
２）。 ＧＩＰマイクロコード・デコード （４５：ＩＡ） ；Ｇｌｌ’割込みマスク（４５３Ｂ）
：Ｇｌｆ’割込みステート・マシン（４５４）ホスト
・コンピュータ、、、、、、、、、、、、、、、、、、
４５４ホストとのバス・インタフェース 、、、、４５
６画像プロセッサ・サブシステム、、、、、、、、４５
７システムの動作、、、、、、、、、、、、、、、、、
、、、、、、、４５９サンプル動作の実現、、、、、、
、、、、、、、、、、、、４５９物理メモリ・モデル （（：Ｐ／ＤＴＰ間のやりとり） 、、、、、、、、、
、、、、、４６１仮想メモリ・モデル、、、、、、、、
、、、’、、、、、、、４７０ｃｐとＦＰ間のやりとり
、、、、、、、、、、、、、、、、、、４７１１１ソフ
トウ工ア階層、、、、、、、、、、、、、、、、、、、
、４８４アプリケーシヨンとライブラリ・ ソフトウェア、、、、、、、、、、、、、、、、、、、
、、、４８５装置ドライバ、、、、、、、、、、、、、
、、、、、、、、、４８７マイクロコード監視ルーチン
、、、、、、、、４８９マイクロコード転送ルーチン（
ＤＴＰ） 、、４９１マイクロコード転送ルーチン（Ｃ
Ｐ） 、、−４９２マイクロコード計算ルーチン（ＦＰ
） 、、、、４９３短縮マイクロコード、、、、、、、
、、、、、、、、、、、４９５マルヂウ工イ分岐、、、
、、、、、、、、、、、、、、、、、４９６離敗フーリ
エ変換実装、、、、、、、、、、、、、、、、、、４９
７多重ＦＰモジュール付きＦＦＴ 、、、、、、、、、
、、、５０３バタフライ計算スルーブツト（５０４）
。 転送バンド幅（５０５） ヒストグラム・アルゴリズム実装、、、、、、、、５０
９プレビユー・モードのパイプライン方式％式％ 本出願の数多くの新規な開示技術について、本発明の好
適実施例に特に関連づけて説明するが、これらの新規開
示技術は、ホスト・コンピュータの指示を受けて稼動し
て高速数値計算を処理するサブシステムの特有の問題に
応用できる利点がある。（この種のサブシステムは一般
に「高速化ボード」と呼ばれている。）しかし、本実施
例は、本明細書に記載されている新規開示技術の多数の
有利な用途の１つの例にすぎないことは勿論である。例
えば、本明細書に開示されている各種アーキテクチャ上
の新規技術は、広範囲にわたるコンピュータ・システム
に任意選択的に応用が可能である。−船釣に、本明細書
に記載されている内容は特許請求の範囲に記載の様々な
発明の範囲を必ずしも限定するものではない、さらに、
記載内容によっては、本発明の特徴事項に通用される。 ものと適用されないものとがある。 概要説明 以下では、第１図に示すものと同じシステムの実施例（
または第９八、１Ｏ１４１、または４３図に示す代替実
施例）に特に関連づけて本発明を説明することにする。 これらの実施例の特徴事項は本発明の必須事項のすべて
であるとは限らず、好適実施例を説明するために便宜的
に示したものである。 第１図は、数値処理システムのアーキテクチャを示した
概念図であり、通常大型コンピュータ・システムのサブ
システムとして使用されるものである。第１図に示すよ
うなシステムは一般に「高速化ボード」と呼ばれている
。これらは通常サブシステムとして使用されている。つ
まり、監視プロセッサから高水準コマンドがこの高速化
サブシステムに与えられる。例えば、監視プロセッサは
高速化サブシステムにベクトル加算、行列反転、高速フ
ーリエ変ｔｌ（ＦＦＴ）の実行を命令することができる
。高速化サブシステムはこの命令を受けて監視プロセッ
サが指定した記憶位置からデータを取り出し、数値処理
操作を実行し、その結果を監視プロセッサに返却する。 第１図は、３つの異なるプロセッサ・モジュールからな
り、そのすべてが異なるタスクを同時並行に実行できる
アーキテクチャを示している。これらの３モジユールと
は、制御プロセッサ（ｃｐ）モジュール１１Ｏ，データ
転送プロセッサ（ＤＴＰ）モジュール１２０ 、数値処
理モジュール１３０である。 （この数値処理モジュールは浮動小数点処理モジュール
であることが好ましく、従ってこのモジュールは”ＦＰ
”モジュールと呼ばれることが多い。数値処理モジュー
ルは、以下で説明するように、他にも各種タイプのもの
が使用可能である。）数値処理モジュール１３０は他の
２つのプロセッサと非同期に、つまり、完全に独立した
クロックで稼動する。さらに、外部インタフェース１５
０．１６０，１７０，１８０にも相当量のロジックが備
わっている。 データ・キャッシュ・メモリ１４０の構造と、システム
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ１４０は広幅キャッシュ・バス１
４４を経由して浮動小数点プロセッサ！３０に結ばれて
いる。好適実施例では、キャッシュ・バス１４４は、デ
ータ用に予約された２５６木の物理線から構成されてい
る。 これらの３種類のプロセッサ・モジュールはタスク割振
りを容易にする。タスク割振りは基本的には次のように
行なわれる。 データ転送プロセッサは、外部インタフェースを通して
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。 制御プロセッサ１１０はアドレス計算を行ない、数値処
理モジュール１３０との間で送受されるすべてのデータ
転送を制御する。 数値処理モジュール１３０はデータ計算を行なう。 このタスク割振りを効率よく、高速にサポートするシス
テムを設計するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれば、これらの問題が解決され、驚異的な成果が得ら
れる。 かかるアーキテクチャの実現を容易にするために、第１
図の実施例では、注目すべきハードウェア機構がいくつ
か設けられている。第１は、制御プロセッサ１１０に、
アドレス計算操作のための強力な機能をもたせたことで
ある。好適実施例では、第２図に概要を示すように、こ
のプロセッサはシーケンサだけでなく、アドレス生成ロ
ジックと算術論理演算機構（ユニット） （ＡＬＩＩ）
も備えている。 データ転送プロセッサ１２０は外部インタフェース・コ
ントローラの動作を監視する。好適実施例では、外部イ
ンタフェース・コントローラは実際には３つ設けられて
いる。つまり、ＶＭＥバス・インタフェース１６０と、
２個のバックブレーン・バスに対する制御装置である。 （一方のバックブレーン・バスは「データ・バイブＪで
あり、高速化ボード間を高バンド幅リンクで結ぶもので
ある。もう一方はｒＧＩＰバス」であり、画像や図形デ
ータの伝送を最適化するものである。）これらの３つの
バス・インタフェースの各々は、独自の制御ロジックと
好ましくはコントローラを備えている。例えば、ＶＭＥ
バス・インタフェースはブロック・データ転送を高速化
するために、直接メモリ・アクセス（ＤＭＡ）コントロ
ーラを備えている。 しかし、データ転送プロセッサ１２０はこれらのインタ
フェースを高度に監視する機能を備えている。上記アー
キテクチャの最も重要な部分はキャッシュ・メモリ１４
０である。このキャッシュ・メモリは幅が広（（２５６
ビツト幅）、大容量であり（少なくとも２メガバイト）
、高速であるが（現構成ではアクセス時間が１００ナノ
秒であり、より高速化することが好ましい）、それだけ
でなく３つのボートを備えて効率化を図っている。この
メモリは物理的には２ポートだけにするのが好ましく、
制御プロセッサ１１０とデータ転送プロセッサ１２０間
の仲裁はそれぞれのマイクロコード命令方式で行なわれ
る。 さらに注目すべきことは、キ・ヤッシュ・メモリ１４０
の３ボートが全く異な１ことである。−船釣に、大部分
の数値処理サブシステムでは、キャッシュ・メモリと数
値処理構成機構（ユニット）間のバンド幅か非常に重要
になっている。従って、好適実施例では、数値プロセッ
サにつノＪがるボートは制御プロセッサとデータ転送プ
ロセッサにつながるボートよりも幅が広くなっている（
従って、バンド幅が広くなっている）。好適実施例では
、後者のボートはわずか３２ビツト幅である。さらに、
完全並列レジタ群が３２ビツト・ボートで使用されてい
るので、これらのボートに対するすべてのアクセスはキ
ャッシュ・メモリ１４０からは完全に並列、つまり、２
５６ビツト並列読取りまたは書込みとして見えるように
なっている。 数値処理モジュール１３０とのインタフェースは、複数
のモジュール１３０がすべて１つの制御プロセッサの制
御を受けて並列に使用でき、すべてが（好ましくは）１
つのデータ・キャッシュ・メモリ１４Ｇをアクセスでき
るように定義されている。キャッシュ・バスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。 制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０間のインタフェースにも、キャッシュを効率
よく利用できる重要な機能を備えている。好適実施例で
は、重要な機能のいくつかは、このやりとりの利点を向
上するために使用されている。第１は、多重プログラミ
ング・プロセッサでは普通に行なわれていることである
が、制御プロセッサ１１０とデータ転送プロセッサ１２
Ｇが共に可変継続時間命令を使用していることである。 つまり、ある種の命令タイプは、他の命令タイプよりも
サイクル時間を大幅に長くする必要がある。 例えば、８ｉ端な例として、ノー・オペレーション命令
や無条件ブランチは、乗算命令よりもＣＰＵ時間を大幅
に少なくする必要がある。従って、可変継続時間クロッ
クを使用してプロセッサの制御を行ない、実行中の命令
をクロック発生装置にチエツクさせて、クロック時間間
隔の継続時間をそのチエツク結果に応じて高速に調整す
ることが一般化されている。 本好適実施例では、制御プロセッサ１１０とデータ転送
プロセッサ１２０は共に共用可変継”経時間クロックに
よりクロックがとられる。従って、制御プロセッサ１１
０とデータ転送プロセッサは、たとえ別々の命令ストリ
ームを同時に実行中であっても、同期して稼動するよう
にイネーブルされる。 制御プロセッサ１１０にキャッシュ・メモリ１４０への
アクセス優先権が与えられている。つまり、データ転送
プロセッサｌｚＯは、制御プロセッサ１１０が先にキャ
ッシュをアクセスしていないことを確かめてからキャッ
シュをアクセスする必要がある。しかし、ロックアウト
を防止するために、データ転送プロセッサ１２０は割込
み信号を出して、制御プロセッサ１１０が少なくとも１
サイクルの間キャッシュ・ポートの制御権を解放するよ
うに指示することができる。 これらの３１！！類のプロセッサ・モジュールは、以下
の説明で略語を用いて引用することがある。 例えば、データ転送プロセッサ・モジュール１２０で実
行されるマイクロコードはＤＴＰマイクロコードと呼ぶ
場合がある。同様に、制御プロセッサ１１０で実行され
るマイクロコードはＣＰマイクロコードと、数値処理モ
ジュール１３０で実行されるマイクロコードはＦｌ’マ
イクロコードと呼ぶ場合がある。これらの略語は他の機
能についても用いられている。 設計目標 本好適実施例のサブシステムは、小型化され、低コスト
であるが、高度の浮動小数点数値処理性能をもつ設計に
なっている。 このサブシステムを使用するために２つのシステムが目
４票となっている。このサブシステムは、広範囲にわた
る汎用ホスト・コンピュータで浮動小数点高速化機構（
ユニット）として使用するのに適している（特に、ＵＮ
ＩＸエンジンと互換性をもたせることが望ましい）。 また、第１図の高速化システムは、特殊画像処理システ
ムで利用すると大きな利点が得られるように意図されて
いる。この種のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒＧＩＰシステム」と
呼ばれる図形画像処理システムがある。（ＧＩＰシステ
ムは広範囲にわたる°図形画像アプリケーションで高ス
ループツトが得られるようにするいくつかの機能を備え
ている。）第１．９八、１Ｏ２４３図などに示されてい
るような高速化サブシステムを備えたこの種のシステム
は、３次元図形アルプリズムを実行させる上で特に利点
がある。 アルゴリズムの分割 以下で、は、第１図のアーキテクチャについてさらに詳
しく説明するが、その前に、この多重プロセッサ構成が
どのように使用されるかについて説明することにする。 上述したように、大部分のアルゴリズムは４つの独立部
分、つまり、制御、データ入力、アドレス計算、および
データ計算に分けることができる。 これらを個別タスクとして扱い、３つのプロセッサにマ
ツピングするようなアーキテクチャにすることが好まし
い。制御とアドレス計算は制御プロセッサ（ｃｐ）モジ
ュール１１０が取り扱い、データ入出力タスクはデータ
転送プロセッサ（ＤＴＰ）モジュール１２０が取り扱い
、データ計算は浮動小数点プロセッサ（ＦＰ）モジュー
ル１３０が取り扱う。 アルゴリズムをｊｔＸＪ ？卸プロセッサ・モジュール
１１０ とＦｌ’間でどのように分割されるかは、いく
つかの特定アルゴリズム実装例を示して、以下に詳しく
説明する。１つの好例は、ｉ３１図を参照して上述する
高速フーリエ変ＪＴｈ（ＦＦＴ）実装によるものである
が、このＦＦＴアルゴリズムはプログラミング効率が悪
いことでよく知られている。 この例では、ＦＦＴアルゴリズムは、データ・サンプル
とフェーズ係数のアドレス計算を制御プロセッサ・モジ
ュール１１０に割り当て、バタフライ計算を浮動小数点
プロセッサ・モジュール１３０に割り当てることによっ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０間で分割されている。 ＦＦＴソフトウェアのうちＣＰモジュール１１０で実行
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているので、そのソフトウェア部
分はテーブル内の必要とする位置も、ステージとバタフ
ライ数の関数として計算する。アドレスが計算で求まる
と、データと係数が取り出されて、浮動小数点プロセッ
サ・モジュール１３０に渡される。浮動小数点プロセッ
サ・モジュール１３０がバタフライ計算を完了すると、
ｆｆｄＪ 御プロセッサ・モジュール１１０はその結果
を読み取り、格納してから次のバタフライのアドレス計
算を繰り返すことになる。ン主目すべきことは、制御プ
ロセッサ・モジュール１１０は、実際に行なわれている
バタフライ計算を追跡する必要がなく、データを同期点
で浮動小数点プロセッサ・モジュール１３０とやりとり
するだけでよいことである。また、このソフトウェアは
、アドレスを計算するだけでなく、キャッシュ・メモリ
と数値プロセッサ間の実際のデータ転送を制御すること
もン主目すべきである。 ＦＦＴソフトウェアのうち浮動小数点プロセッサ・モジ
ュール１３０で実行される部分は、各連続ステージでデ
ータ・セットのバタフライ計算を行なうように直、線的
にコーディングされた単純命令列によってバタフライ９
１算を行なう。各ステージでの正確なデータと係数を得
るために必要な複雑なアドレス計算はで知しない。従っ
て、データ計算のためのコートは、データ転送操作と無
関係に書くことかできる。事実、浮動小数点プロセッサ
・モジュール１３０に別の設計を採用したい場合（例え
ば、異なる浮動小数点チップ・セットを使用したり、Ｆ
ＦＴにより適した低レベル・データ通路アーキテクチャ
を使用したりする目的で）は、このソフトウェア部分（
比較的単純化されている）を変更するだけでよい。 ＣＰとＦＰソフトウェアの実行は並列に行なわれ、アル
ゴリズム実行速度が低速部分によって決まるようにバイ
ブライン化されている。 アーキテクチャの説明 第１図のサブシステムの主要部分のいくつかについて、
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい。もっと詳しい説明はその
あとで行なう。 ＣＴＩモジュール１１０の概略（第２八図）制御プロセ
ッサ（ＣＰ）モジュール１１０は、３２ビット整数プロ
セッサ機構（ユニット）（Ｉｒ’１Ｊ）２４０、マイク
ロコード・シーケンサ２１０、 アドレス生成機構（ユ
ニット） （八Ｇ）２３０、その他マイクロプログラム
・メモリ、クロック発生装Ｍ、ハス制御といった機構（
ユニット）から構成されている。 好適実施例では、整数プロセッサ機構２４０はＷｅｉｔ
ｅｋ ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇ Ｄａｖｉｃｅｓ社製八〇５Ｐ−１へ０１を使
用し、アドレス生成機構２３０はＡｎａｌｏｇ Ｄｅｖ
ｉｃｅｓ社製ＡＤＳＰ−１４０１を使用している。当業
者ならば容易に理解されるように、これらに代えてその
他の各種構成要素を使用することも、他のブロックに同
等の機能をこれらに代えて組み入れることも可能である
。 ＄ｌＪ御プロセッサ・モジュール１１０は次の２つの主
要タスクを受は持つ。 まず、ホストからのコマンドを解釈し、ＤＴＰモジュー
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセンサ・モジュール１３０を初期°化する
ことによって、ボードの動作を制御することである（高
位レベル）。 次に、データ・キャッシュ・メモリのアドレスを生成し
、データ・キャッシュ・メモリとＦＰモジュール１３０
間のデータ転送と経路を制御することである。この活動
は通常高位レベル制御操作が完了したあと、実際の数値
処理過程で反復的に行なわれる。ループ制御はシーケン
サが取り扱い、アドレス生成機構とＩＰＵがアドレス生
成のために排他的に使用できるようになっている。 他のブロックとの連絡は３２ビツト幅データ・バス（Ｃ
Ｄバス１１２ ）を通して行なわれ、ｊｌｉｌＪ御プロ
セッサ・モジュール１１０はこのバスを通して、データ
・キャッシュ・メモリ１４０、コマンド・メモリ１９０
、およびＦＰモジュール１３０の制御レジスタに対する
読み書きを行なう、制御プロセッサ・モジュール１１０
はホストによって（ＶＭＥインタフェース１８Ｇを通し
て）、浮動小数点プロセッサ・モジュール１３０によっ
て、あるいはデータ転送プロセッサ・モジュール１２０
によって割込みをかけることが可能である。正常動作で
は（つまり、プログラム開発やデバッグと切り施「され
た）、データ転送プロセッサ・モジュール１２０だけが
割込み発生源となる。 ＤＴ＋’モジュール１２０の概略（第３八図）データ転
送プロセッサ（ＤＴＰ）モジュール１２０は同じ３２ビ
ツト・プロセッサとシーケンサを使用しているので、プ
ログラマから見たとき同じように見える。顕著に異なる
のはバス制御とインタフェース制御である。制御プロセ
ッサ・モジュール１１（ｌと異なる特徴がもう１つある
。それは、データ転送プロセッサ・モジュール１２０に
は、マイククロコード拡弓長ボートがあり、アットオン
・ボード（大容量メモリ・カードやネットワーク・カー
ドなど）の制御が可能になっていることである。 データ転送プロセッサ・モジュール１２０は次の２つの
タスクを受は持つ。 まず、データ・キャッシュ・メモリと外部インタフェー
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・モジュール１１０（またはホスト）から
コマンドを受けて行なわれる。） 次は、外部インタフェースからのコマンドをコマンド・
メモリ＋９０に保管されているコマンド待ち行列に転送
し、あとで制御プロセッサ・モジュールが処理できるよ
うにすることである。外部インタフェースはいずれもコ
マンドを出すことができるが、初期状態では、ＶＭＥイ
ンタフェースが主要コマンド発生源であるものと予想さ
れる。適当なソフトウェアでコマンド・リストをデータ
・キャッシュ・メモリ（またはコマンド・メモリ）に入
れておき、あとでマクロとして呼び出される（この手法
は「ベクトル連鎖」とも呼ばれている）。デバッグ環境
では、データ転送プロセッサ・モジュール１２０はデバ
ッグ・モニタ（ホスト側で稼動）とデータ転送プロセッ
サ・モジュール１２０や制御プロセッサ・モジュール１
１０や浮動小数点プロセッサ・モジュール１３０でデバ
ッグ中のマイクロコード間の主要インタフェースとなる
。 また、このデータ転送プロセッサ・モジュールを通して
デパック・モニタはＶＭＩＥアドレス空間にマツピング
されていない各種メモリをアクセスすることができる。 外部インタフェース、データ・キャッシュ・メモリ、コ
マンド・メモリ、ＶＭＥインタフェース・メモリ、およ
びデータ転送プロセッサ・モジュール１２０間のデータ
とコマンドの転送は３２ビツト幅ＴＯバス１２２を経由
して行なわれる。外部インタフェース１５０，１６０．
１７０はＦＩＦＯ（先入れ先出し）でバッファに入れら
れ、アテンションが必要になフたとき、つまりある種の
データを受は取ったり、なにもなくなりつつあるとき、
データ転送プロセッサ・モジュール１２０に割込みをか
ける。別の割込み発生源としては、ホスト（ＶＭＥイン
タフェース経由）と、制御プロセッサ・モジュール１１
０がある。 データ転送プロセッサ・モジュール１２０によるデータ
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジュール１１０が使用していないサイクルに制限さ
れる。（ＣＰモジュール１１０は浮動小数点プロセッサ
・モジュール１３０への転送時や自身のためにメモリを
使用していることがある。）データ転送プロセッサ・モ
ジュール１２０が長時間アクセス待ちに置かれた場合は
、制御プロセッサ・モジュールに割込みをかけて、サイ
クルをスチールすることができる。 ＦＰモジュール１３０の概略（第４八−４Ｃ図）浮動小
数点プロセッサ・モジュール１３０は別ボートに置かれ
ており、このボードは主ベース・ボードに差し込むこと
によって使用される。浮動小数点プロセッサ・モジュー
ル１３０の動作は次の２つの部分に分かれて行なわれる
。 （ａ） マイクロコード浮動小数点機構（ユニット）。 この部分は浮動小数点計算を受は持つ。この機構は１つ
の目標、つまり、可能な限り高速に動作して、浮動小数
点ハードウェア機構の性能を引き出す設計になっている
。これらの設計目標を達成するために、非常に単純化さ
れたアーキテクチャが採用されている。つまり、浮動小
数点乗算機構、浮動小数点ΔＬＵ （算術論理演算機
構）、高１１ｆｆｌボート・レジスタ・ファイル、単純
化された高速シーケンサから構成されている。さらに、
スクラッチバッド・メモリが内部データ通路と密結合さ
れ、参照テーブルを保管し、ヒストグラム記憶域を提供
する。浮動小数点算術演算機構は２つの読取りボートと
１つの書込みボートを通してレジスタ・ファイルとのイ
ンタフェースとなる。 もう１つの書込みボートは読取りボートの一方と結ばれ
て、データ・シャツフルと複写機能を提供する。最終ボ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。 （ｂ）データ・キャッシュ・メモリ・インタフェース。 ＦＰモジュールのこの部分は、データ・キャッシュ・メ
モリ上レジスタ・ファイルの両方向ボート間のインタフ
ェースとなる。レジスタ・ファイルとデータ・キャッシ
ュ・メモリ間には両方向レジスタ群があり、データ転送
のバイブラインとなり、データ多重化と経路指定を取り
扱う。 転送制御は転送ロジックで生成される。このインタフェ
ースの多くの部分は、物理的にはＦｌ’モジュール１３
０ と同じ場所に首かれているが、ＣＰモジュール１１
０と共にクロックかとられるので、ＦＰモジュール１３
０の一部というよりも、拡張ＣＰモジュール１１０と一
般に呼ばれている。 高度多重ボート高速レジスタ・ファイルは、制御プロセ
ッサ・モジュール１１０と浮動小数点プロセッサ・モジ
ュール間のクリーンなインタフェースとなる点で重要な
要素である。このレジスタ・ファイルの一方の側は制御
プロセッサ・モジュール１１０と同期して動作し、他方
の側は浮動小数点プロセッサ・モジュール１３０と同期
して動作する。このようにクロック境界を設けたので、
境界の一方の側に変更を加えても他側が影響されること
がない。この結果、より高速の、あるいはもっと多くの
統合浮動小数点チップ・セットへの移行が容易になり、
従って、浮動小数点機構の独立性を保つことができる。 浮動小数点プロセッサ・モジュール１３０（またはアル
ゴリズムに合わせて変更されたモジュール１３０’）は
、最高４つまでこの種のサブシスデムに組み入れること
が可能である。第９八図と第１Ｏ図にそのいくつかの例
が示されている。 ＤＣＭの概略（第５図） データ・キャッシュ・メモリ１４０は高バンド幅多重ポ
ート・メモリである。このメモリとそのインタフェース
のアーキテクチャは、本好適実施例のシステム全体の性
能を大幅に向上させる利点をもっている。高バンド幅が
必要とされるのは、浮動小数点プロセッサ・モジュール
１３０が単純なベクトル計算を実行中のとき、浮動小数
点プロセッサ・モジュール１３０にデータを常時提供す
るためである（そして、その結果を除去するためである
）。例えば、ベクトル「加算」操作には、計算毎に数字
を３回転送する必要がある。浮動小数点プロセッサ・モ
ジュール１３０が２０Ｍｆｌｏｐｓの計算速度に耐えら
れる場合は、それに歩調を合わせるために要求されるメ
モリのバンド幅は毎秒２４０Ｍバイトとなる。 データ・キャッシュ・メモリは６４にｘ ３２ビツト・
メモリからなるメモリ・バンクを備え、２Ｍバイトのオ
ンボード記憶機構を搭載している。これは遠隔メモリ拡
張ボード４３１Ｏをキャッシュ・バス１４４に付加する
ことにより拡張可能である。（物理的には、このメそす
拡張モジュールは浮動小数点プロセッサ・モジュール１
３０の各種モジュールと同じコネクタに差し込まれる。 ）このメモリ拡張モジュールは、オンボード・データ・
キャッシュ・メモリと同じバンド幅になっているので、
追加の１２Ｍバイト・メモリを２Ｍバイト単位で拡張す
るように構成することが可能である。２重容量メモリ・
モジュールを使用すると、オンボード記憶機構を４Ｍバ
イトまで、オフボード記憶機構を２４Ｍバイトまで増加
できる。 データ・キャッシュ・メモリには３つのボートがあり、
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０へのデータ転送はすべてＣＰマイ
クロコードによって制御されるので、多くの点で、メモ
リを２重ボートだけをもつものとして扱うことが可能と
されていた。 浮動小数点プロセッサ・モジュール１３０と制御プロセ
ッサ・モジュール１１０に対するデータ転送は入出力転
送より優先されているので、データ転送プロセッサ・モ
ジュール＋２０はメモリ・サイクルに空きが出るまで待
たされることになる。データ転送プロセッサ・モジュー
ル１２０の待ち時間が長い場合は、制御プロセッサ・モ
ジュール１１０に割込みをかけて、メモリへのアクセス
権を獲得することができる。このことは、制御プロセッ
サ・モジュール１１０がランダム・アクセスを行なって
いない限り、問題となることはない。その場合でも、ブ
ロック人出力転送では、データ転送プロセサ・モジュー
ル１２Ｇは別のデータ・ブロックを要求する必要が起こ
る前に、メモリ・アクセスご、とにデータを転送するた
めに８サイクルが必要になる。 妥当なサイクル時間メモリ装置で高メモリ・バンド幅を
得るために、広幅メモリ・アーキテクチャが採用された
。メモリは２４ビツト幅であるので、１回のアクセス・
サイクルで、３２バイト（８Ｆ語）が転送される。メモ
リのサイクル期間が１００ ｎｓであれば、メモリ・バ
ンド幅はブロック転送では毎秒３２０Ｍバイト５ランダ
ムＦ語のアクセスでは毎秒４０Ｍバイトである。 データ・キャッシュ・メモリは、ＦＰモジュール１３０
用のマイクロコード・オーバーレイを保管しておくため
にも使用できる。これらは、浮動小数点プロセッサ・モ
ジュール１３０のマイクロコードがＷＣＳサイズを越え
たとき、ＦＰモジュールの書込み可能制御記１（！機構
との間で受は渡しされる。この並行ロード機能によるＷ
Ｃ５の再ロードは、ホスト制御による通常のシリアル・
ロードよりもはるかに高速に行なわれる。事実、この機
能はマイクロコードを動的にページングができるだけの
高速になっている。 ＣＭ １９０の概略 コマンド・メモリは小容量（２Ｋ）の３２ビツト幅メモ
リでり、制御プロセッサ・モジュール１１０とデータ転
送プロセッサ・モジュール１２０間の２つのボートをも
っている。コマンド、制御および状況データはこのメモ
リに保管されているソフトウェア待ち行列またはＦＩＦ
Ｏスタックを通して、制御プロセッサ・モジュール１１
０とＤＴＰの間で受は渡しされる。 このメモリの半分は制御プロセッサ・モジュール１１０
と浮動小数点プロセッサ・モジュール１３０の状態情報
（一部のコマンド構造と共に）を保存しておくために、
マイクロコード・デバッグ・モニタ用として予約されて
いる。 （以下余白） 外部インタフェースの概略 好適実施例では、効率のよいインタフェースをいくつか
備えている。その中で最も重要なのがホスト・インタフ
ェース（Ｖ）４Ｅインタフエースとも呼ばれる）である
。ＶＭＥインタフェースは好適実施例によるサブシステ
ムとＶＭＥバスとを結ぶインタフェースであり、ＶＭＥ
バス規格改訂版Ｃ１に規定されている電気的仕様とプロ
トコル仕様に準拠している。 ＶＭＥインタフェースは、ＶＭＥホストがマイクロコー
ドをアップロードしているとき、制御または状況レジス
タをアクセスしているとき、ＶＭＥインタフェース・メ
モリ（ＶＩＭ）をアクセスしているとぎ、あるいはデー
タＦＩＦＯをアクセスしているときはスレーブ・モード
で動作する。スレーブ・モードのインタフェースはバイ
トまたは語アクセスをサポートせず、３２ビット並列ア
クセスだけをサポートする。しかし、制御および状況レ
ジスタは１６ビツト幅であるので、１６ビツトのホスト
は本好適実施例のサブシステムを制御できる。 ＶＭＥインタフェースは、局所ＤＭＡの制御を受けてデ
ータＦＩＦＯとＶＭＥメモリ間でデータを転送するとき
は、マスク・そ−ドで動作する。ＤＭＡの活動は、デー
タ中云送プロセッサ・モジュール１２０が割込みサイク
ルをＶＭＥバス上で開始することによりこのモジュール
によって制御され、モニタされる。 データ・バイブ・インタフェースは、高ハアト幅バック
ブレーン・バスと結ばれる設計になっている。（物理的
には、これはリボン・ケーブルを使用するだけで構成に
含めることができる。）このバスを使用すると、私用サ
ブシステム間の通信が行なえるので便利である６つまり
、インタフェース・ロジックは２つの受信ボートと１つ
の送信ボートを備えているので、この種のバスを複数短
距離局所バスとして使用して、幅広いデータ流れアーキ
テクチャを実現することができる。このバス上のデータ
転送はＦＩＦＯでバッファリングされるので（受信端側
）、データ転送を高速にかつ低オーバヘッドで行なうこ
とができる。複数のサブシステムを並列にも直列にも（
例えば、バイブラインで）接続できるので、高性能のシ
ステムを筒４ｉに実現することができる。 １つの例として、高性能の実時間３次元図形システムを
、２つの高速化サブシステムと画像プロセッサをバイブ
ライン構成にすることによって構築することができる。 最初の高速化サブシステムはフレームｎで多角形を変形
してクリッピングし、２番目の高速化サブシステムはフ
レームｎ−１で多角形を描画順に分類しく隠蔽表面除去
のため）、画像プロセッサはフレームｎ−２で多角形を
描画する。 ＤＴＰマイクロコード拡張インタフェースは仮想的にＤ
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡弓長したものである。これはＧＩＰマイクロコー
ド拡張バスと完全に互換性（物理的および電気的に）が
あるので、ＧＩＰ用に設計され、この種のインタフェー
スを使用するどの拡張カートでも使用できる。外部大容
量メモリ・システムとネットワーク・カードはこのイン
タフェース・ボート＆￥山で未実施例のサブシステムと
？１５はれる。 画像データ・ハス・インタフェース１７０（またはｒ
ＧＴ［’インタフェース」）は、特に図形と画像データ
用に最適化された別のバスに結ばれる。このインタフェ
ースは、ＧＩＰマイクロコード拡弓長バスとも接続でき
るので、未実施例のサブシステム上のいくつかのインタ
フェース・ロジックをＧＩＰマイクロコードで制御する
ことができる。これにより、ＧＩＰと未実施例のサブシ
ステム間は両方向１６ビツト幅のＦＩＦＯで結ばれるの
で、コマンドとデータをＦＩＦＯ経由で送ることができ
る。このインタフェースの各側は他方の側に割込みをか
けることができる。 制御プロセッサ（ｃｐ）モジュール１１０制御プロセツ
サは、３２ビット整数プロセッサ機構（ユニット） （
ＩＰＵ）２４０に搭載された３２ビツト・マイクロコー
ド・プロセッサであり、本好適実施例では、Ｗｅｉｔｅ
ｋ ＸＬ８１３７が使用されている。Ｉ Ｐ ＋１２４
０は１６ビツト・アドレス生成機構（八Ｇ）２３Ｑ
（木実施例ではＡｎａｌｏｇ Ｄｅｖｉｃｅｓ社へ０５
１” １４１０を使用）および１６ビツト・シーケンサ
２１０（本実施例ではＡｎａｌｏｇＤｅｖｉｃｅｓ社八
［ｌＳＰ １４０１を使へ）によってサボー）・される
。制御プロセッサ内の主データ通路はＣＯババス１２で
ある。 第２八図は本好適実施例における制御プロセッサ＋１０
の構造を概要図で示したものである。書込み可能制御記
憶機構（ＷＣ５）２２０は、マイクロ命令列を納めてい
るメモリである。シーケンサ２１０からマイクロ命令ア
ドレス・コマンドが出されて、制御記憶機構２２０から
マイクロ命令が取り出される。 この方法で制御記憶機構から取り出される命令の流れを
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設けること
が好ましい。レジスタ２２２に格納された出力はデコー
ダ２６０に人力される。レジスタ２２２と２２３は共に
直列シャドウ・レジスタとして構成され、直列ループ２
２５とのインタフェースとなる。マイクロアドレスの流
れの一部をライン２１１Ａから得て、浮動小数点モジュ
ール１３０に通知するようにするのか好ましい。この方
法をとると、以下に述へるような利点が得られる。 また、ライン２２１上の流れを両方向にするのが好まし
い。つまり、このラインは書込み可能制御記憶機構から
マイクロ命令を読み出すために使用できるだけでなく、
ある種の場合には、命令を逆に制御記憶機構に書き込む
ためにも使用できる。 その利点については下達するが、これは重要な機能であ
る。 マイクロコード出力２２１は入力としてデコーダ２６０
に送られる。従来の方法では、このデコーダは最小限の
低レベル・デコード・ロジックを使用して、マイク命令
のフィールドを分割して、必要時にそれらをデコード化
している。本実施例のマイクロ命令形式は第２Ｂ図に示
されているが、これについては以下で詳しく説明する予
定である。デコーダ２６０の出力２６１はアドレス生成
機構２３０、整数処理機構２４０、シーケンサ２１０と
いった主要機能ブロックのすべてに送られる。これらの
ラインはいろいろな個所につながっているので、個別的
には示していない。 シーケンサ２１０は、リンク・レジスタ（トランシーバ
） ２１４を経由してＩＰυ２４０から送られてくる入
力とシーケンサ局所バス２１５を経由してアドレス生成
機構２３０から送られてくる人力だけでなく、他のいく
つかの入力も受は取る。 さまざまな割込み線はマルチプレクサ２１３を通して多
重化され、これらの割込みにより、シーケンサ２１０の
プログラム・カウンタ動作がさまざまに変更される。割
込みをそれぞれに応じて処理するシーケンサ・ハードウ
ェアはよく知られている。 別のマルチプレクサ（２１２で示されている）は各種条
件コード信号から１つを選択して、シーケンサ２１０に
人力するために使用される。これらの条件コード信号は
、詳細は後述するように、シーケンサ２１００ロジツク
の中でいろいろな使い方をされている。 バッファ２１７は、マイクロ命令のフィールドで指定さ
れている定数を送るために使用される。 ざらに、別の入出力がいくつか書込み制御記憶機構２２
０とマイクロ命令バス２２１ に示されている。書込み
イネーブル線は、例えばホストからといったように、外
部から制御される。さらに、２ウエイ・インタフェース
２１１Ｂを通して、ホストはマイクロアドレス・バス２
１１に対して読み書きを行なう。この機能は診断に利用
できるだＣづでなく、マイクロ命令を制御記憶機構に書
き込むときにも利用できる（後述する）。 クロック発生装置２５０は制御プロセッサ目Ｏとデータ
転送プロセッサ１２０の両方からサイクル継続時間人力
を受は取る。現クロック・サイクルの継続時間は、ＣＰ
とＤＴＰモジュールから受は取った最も継続時間の長い
指定子から即時に選択される。これは、プログラマブル
・ロジック・アレイ（ＰＡＬ）を用いて実装するのが好
ましい。デコーダ２６０の場合と同様に、クロック発生
装置２５０の出力はいろいろな個所に送られるので、個
々には示していない。 第２Ｂ図は本好適実施例におけるマイクロ命令フイール
ドの割当てを示したものである。ＣＰ Ｊ＋２．張ロジ
ックにおりるフィールドの割当ても示されている。この
拡張レジスタの動作については以下で詳しく説明する。 なお、ここで注意しておきたいことは、この拡張フィー
ルド内のマイクロ命令の追加ビットと、基本ＷＣ５２２
０内の各命令のこれらの追加フィールドをＷＣ５拡張機
構およびこれらのマイクロ命令フィールドをデコードし
て実行するロジックはすべてサブシステム内の各数値処
理モジュール１３０またはアルゴリズム高速化機構にも
同じものがあることである。従って、第１０図の実施例
には、３つのＷＣ５拡張機構が設けられるので、ＣＰマ
イクロコード・フィールド全体は１９２ビツトになる。 基本命令内の個々の命令フィールドは整数処理機構２４
０（３２ビツト）、アドレス生成機構２３０ （ｔｏビ
ット）、およびシーケンサ２１０（７ビツト）用に割り
１辰られている。拡張フィールド（これは各ＷＣ５拡張
機構に保管される）では、フィールドはレジスタ選択、
条件選択、および転送制御用に割り振られている。こね
らのビットの用法については、あとて詳しく説明する。 他の命令フィールドは従来のマイクロコード・アーキテ
クチャで採用されている方法で割り振られる。例えば、
あるビットは中断点まできたことを示すために使用され
、いくつかのビットは命令タイプを簡単に記述するため
に使用され、２ビツトはクロック制御をコード化するた
めに（上述したように、可変ｍ経時間クロックを可能に
する目的で）使用される。 アドレス・レジスタ２３０はオフ・ザ・シェルフ・アド
レス生成機構である。計算をこの機構で行なえるので、
制御ブロセッザ１１０の高速アドレス計算能力が向上す
る。 さらに、整数処理機構（ＴＰｔｌ） ２４０は算術演算
機能を更に向上させる。ＩＰＩＪはＣＤバス１１２から
読み書きができると共に、アドレスをＣＡババス出力す
ることもできる（レジスタ２４１を通して）。これらの
アドレスは、第１図に示すように、キャッシュ・メモリ
１４０とコマンド・メモリ１２０に対するアドレス情報
となるものである。 木好適実施例において整数対エツ機構２４０で使用され
る実際の構成要＊は高度の算術演算ａｌ能を備えており
、この中には、乗算をハードウェアで行なう機能も含ま
れている。従って、機構２３０ と２４０を一緒に使用
すると、算術演算機構の多くをアドレス生成−のために
利用することができる。更に、シーケンサ２１０がマイ
クロ命令アドレス生成機能も実行するロジックをいくつ
か備えていることは勿論である。 アドレス生成機構２３０からの出力２３１はバッファに
入れられ、ＣＤバス１１２に送り返される。シーケンサ
２１０は整数処理機構２４０の出力を読み取ることがで
きるが（リンク・レジスタ２１４を通して） 、 ＩＰ
Ｕ ２４０にコマンドでＣＤバス１１２を駆動させるこ
ともできる。キャッシュ・メモリ１４０、ＦＰモジュー
ル１３０、またはコマンド・メモリ１９０もこれらの結
果がこのバスに送り出された時点で、その結果をアクセ
スすることができる。 レジスタ２０３（第２八図の左上に図示）は使用顕度の
低いいくつかの制御信号を格納する。これらの制御信号
には、診断用信号、ＬＥＤ制御信号などがある。 整数プロセッサ機構（ＩＰＩＩ） ２４０ＩＰＵ ２４
０は、４ボート・レジスタ・ファイル１１１０、八ＬＬ
１１１２０、フィールド・マージオ及構１１３０および
乗算／除算機構１１４０から構成されている。これらの
構成機構を簡略図で示したのが第１１図である。２つの
外部データ通路は同図にＤおよびＡＤババス１０１．１
１０２で示されている。制御プロセッサ・モジュール１
１０では、へＤバス１１０２はレジスタ２４１を通して
接続され、各種メモリへのアドレス・バスとして使用さ
れる。Ｄバス１１０１はＣＤバス１１２に直結されてい
る。 ｌＰｔ１２４０の４つのボート・レジスタ・ファイル１
１１０により、４番目のボート経由によるレジスタへの
書込みに加えて、ｒ＋、 −ｒ２÷「３といった演算が
１サイクルで行なえる。ＡＬＵ １１２０は通常の算術
および論理演算機能のほかに、優先コード化とビットま
たはバイト反転命令を備えている。フィールド・マージ
機構１１３０は多重ビット・シフトと回転、可変ビット
・フィールド抽出、保管とマージ機能を備えている。乗
算／除算機構１１４０はＩＰＵ２４０の他の部分から独
立して稼動する。この機構がいったん乗算または除算操
作を開始したあとは、他の乗算／除算以外の命令はいず
れもＡＬＵ １１２０またはフィールド・マージ機構１
１３０に実行させることかできる。乗算は３２ ｘ ３
２符号付き（８サイクル）で行なわれ、除算は６４ ｘ
３２ビット符号なしく２０サイクル）で行なわれる。 レジスタ２４１はＩＰ［ｌ ２４０の外部にあり、Ｃ＾
ババス１１ とのインタフェースで使用される。これに
より、メモリをアクセスするときバイブライン遅延が生
じる。（このレジスタが必要なのは、ここで使用されて
いる特定部分では、へ〇バスはサイクルが開始してから
７５−９０ｎｓ経過するまでは有効にならないためであ
る。） ＩＰＵ ２４０ じＣ“バス１１０３上の）に対するマ
イクロコード命令入力は内部的に格納されるので（レジ
スタ１１５１） 、マイクロコード命令は直接に書込み
制御記憶機構（ＷＣＳ）から取り出される。 アドレス生成機構（八Ｇ） ２３０ 木好適実施例で使用されるアドレス生成機構２３０の構
成は第１２図にその概要が示されている。 主要要素としては、１６ビツト幅のＡＬＵ １２１０．
３０個の内部レジスタ（これらのレジスタを機能別に分
けると、１６個のアドレス・レジスタ１２２２．４個の
オフセット・レジスタ１２２４．４個の比較レジスタ１
２２６、および４個の初期設定レジスタ１２２８に分類
される）がある。他にも、アドレス比較機構１２３０と
ビット反転機構１２４０がある。内部バス１２５０はデ
ータの経路指定を行ない、”Ｙ”バス１２７０はアドレ
ス出力２３１を行ない、この出力はＣＤバス１１２にフ
ィードバックされる（出力バッファ−２３２がイネーブ
ルされたとき）。”Ｄ”バス１２６０はシーケンサ・デ
ータ・バス２１５に人出力を行なうように結ばれており
、バス２１５はリンク・レジスタ／トランシーバ２１４
によってＣＤバスから分離されている。 実際の装置は命令デコーダとその他のタイミングおよび
接合ロジック（図示せず）も備えている。 これらの機ｒ＋ヒにより、アドレス生成機構２３０は１
サイクルで次のことが行なえる。 １６ビツト・アドレスを出力すること。 メモリ・アドレスにオフセットを加えることによりメモ
リ・アドレスを修飾すること。 アドレス値がいつ事前設定境界に稼動または境界を越え
たかを検出し、条件付きでアドレス値を再号期設定する
こと。 この最後のステップは循環バッファやモジュール・アド
レス指定を取り入れる上で特に有用である。 アドレス生成機構２３０はｌＰｔ１２４０がもつアドレ
ス生成機能を補強するものである。しかし、アドレス生
成機構２３０で使用される特定チップは直接に動作する
場合、１６ビツト・アドレスしか生成できない。（倍精
度アドレスは２サイクルを必要とするが、２個のチップ
をカスケード接続することも可能である。）本好適実施
例では、アドレス生成機構２３０の１６ビツト・アドレ
ス出力はｌＰｔ１２４０に渡され、そこでそのアドレス
出力がベース・アドレスに加えられ、３２ビツトまで拡
張される。 アドレス生成機構のレジスタは１６ビツト幅Ｄボー１〜
を通してアクセスされる。このボートはシーケンサと同
じ局所部分２１５ とリンク・レジスタ２目に接続され
ている。 アドレスはＹボート１２７０ （第２Ａ図にライン２３
１で示されている）から送出される。アドレスはＣＤバ
スと結ばれる前に、３状態バツフア２３２に渡される。 アドレス生成機構のＤかＹのどちらかが読み取られると
き（つまり、ＣＤバスを駆動するように要求されるとき
）、１６ビツト値はバス幅（３２ビツト）までゼロで拡
張または符号で拡張することができる。これを実行する
ロジックは、あとで詳しく説明する符号／ゼロ拡張ＰＡ
Ｌ ２１６内に置かれている。ゼロ拡張または符号拡張
はＣＰマイクロコードから直接に制御される。（この機
能は、１６ビツト幅ボートのいずれかがＣＤバスを駆動
するために選択されたとき使用可能になる。） アドレス生成機構２３０の命令セットは次のように分類
されている。 ルーピング レジスタ転送 論理およびシフト（桁送り）１葉作 制御操作 その他の操作 アドレス生成機構の人力となるマイクロコード命令は内
部レジスタに格納され、ＷＣＳ ２２０から直接に取り
出されるようになっている。 ジ−ケン−１）２２０ と関連支援ロジック本好適実施
例では、シーケンサ２１０は八ＤＳＰ１４０１を採用し
ている。この特定の八〇ＳＰを実装したシーケンサの主
要要素は第１３図に示されている。 これは、１６ビツト加算機構１３１Ｏ１６４Ｘ ６４ビ
ットＲＡＭ ＋３２０、割込みロジック１３３０、割込
みベクトル記憶機構ｌｌ０１および４個のループ・カウ
ンタが含まわる。 内部ＲＡＭｌ３２０は次の３通りの使い方が可能である
。 １つはレジスタ・スタックとしてである。スタックとし
て使用すると、サブルーチンに入ったとぎ最高４個まで
の７１−レスをスタックに入れでおくことができる。こ
れらのアＩ・レスは関係命令内の２ビツト・フィールド
によってアクセス可能である。 次はサブルーチン・スタックどしてである。このスタッ
クはサブル−チンのシンケージとに４込みのための通常
戻りアドレスの記ｔ９域となるものである。これは、状
況レジスタやカウンタなどの他のパラメータを格納する
ためにも使用できる。 最後は間接アトｌメス記憶域としてである。これは使用
開度の高いアドレスの格納用に予約しておくことができ
る。これらはＤボートの下位６ビツトを用いてアクセス
される。 スタック制限レジスタ１３２１はスタ・、・り域が他の
スタック域を１之した二つ、スタ・・！り・オーバフロ
ー・やアンダフローが起こるのを防止するものである。 これらのどれかが起こると、内部割込みが起こり、エラ
ー状態にフラッグが付けられたり、スタックはオンチッ
プ゛に拡弓長される（スタック・ベージング）。 ｉ ｏ （Ｈ，ＩＪの否先割込みが用意されている。そ
のうち０２ｆｉは装Ｇｊｔ内部のもので、スタック・エ
ラーとカウンタ アンダフローに対するものである。８
１１７１は外１１１へである。割込み検出、し〕・・ス
スタツグおよびマスキングはすべてロジック１３３０に
よりオンチップでＪＡ理され、対応するベクトルが割込
みベクトル・ファイル１３４０から取り出される。 命令セットは非常に豊富であり、ジャンプ、サブルーチ
ン呼出し、戻りなど幅広く揃っている。これらの命令の
大部分は絶対アドレス、相対アドレス、または間接アド
レスを使用して目標アドレスを指定できる。これらは選
択した条件の１つによって修飾可能である。 無条件。命令を常に実行する。 フラグなし。条件コード人力（ＦＬＡＧと呼ぶ）が偽で
あれば、命令を実行し、そうでなければ続行する（通常
失敗命令） フラグ。条件コード人力が真であれば、命令を実行し、
そうてなければ続行する（通常失敗命令）。 符号。命令の実行は状況レジスタ内の符号ヒラ１−によ
って左ノｉされる。 スタック！「ｌ埋、状況レジスタ操作、カウンタｌ：：
作、および割込み制御を行なう命令も用哲されている。 マイクロコード命令人力は内部レジスクシご格納され、
マイクロコード命令はＷＣＳ （レジスタ格納なし）
から直接に取り出される。 シーケンサ支援ロジックには、割込み、条件つきコード
選択、マイクロアドレス・バス、定数／次アドレス・フ
ィールドの４種類がある。 割込み 本好適実施例でシーケンサ２１０用に使用されているチ
ップは４個の割込み入力ビンがあるだけである。従って
、使用可能な割込み数を８個に拡張するために外部マル
チプレクサ２１３が使用されている。割込みは主に連絡
用とデバッグ・ツールをサポートするために使用される
。 割込み発生源（最も優先度の高い順）は次の通りである
。 クロー・ロジック デバッグ環境内では、名目的には、モニタ・タスクとユ
ーザ・タスクの２タスクが稼動している。クロー・ロジ
ック（ｃｌａｗ Ｉｏｇｉｃ）は、モニタ・タスクを１
スデツプ進めることなく、ユーザ・タスクだけを１ステ
ツプ進めるものである。クロー・ロジックはユーザ・タ
スクの中のある命令が実行されると、モニタ・タスクに
「制御を返却させる」。ユーザ・タスクに制御を返却さ
せる命令はクロー割込みを要求する。これは１サイクル
だけ遅れているので、ユーザ・タスクの最初の命令が実
行されると割込みが引き起される。従って、ユーザ・タ
スクの次の（つまり、２番目の）命令が実行されるまえ
に、制御がモニタ・タスクに返却される。 中断点 この割込みレベルはマイクロコード・ビットと直接関係
があるので、割込みが起こるとこのビットがセットされ
る。この仕組を利用すると、中断点を設ける上で便利で
ある。中断点ビットがセットされた命令が実行されると
、制御は中断点処理ルーチンに渡される。中断点はいく
つでも設定が可能である。 ＶＭＥバス ＶＭＥバス割込みは通常デバッグ・モニタをサポートす
る目的だけに使用されるので、正常動作時には使用され
ない。 浮動小数点プロセッサ（中断点） 浮動小数点プロセッサ・モジュール１３０がそのＷＣ５
にセットされている中断点の１つを見つけると、ＦＰク
ロックは停止される。ＦＰモジュールはこのことをこの
割込みを通して、制御プロセッサ・モジュール１１０に
通知する。 ＤＴＰメモリ・アクセス この割込みは、制御プロセッサ・モジュールにデータ・
キャッシュ・メモリへのアクセスを一時的に中止させる
ために使用される。これによりデータ転送プロセッサ・
モジュール１２０はキャッシュ１４０にアクセスができ
るようになる。 ＤＴＰ （コマンド） このΣ１］込みは、ＣＩ’コマンドＦＩＦＯ（コマンド
・メモリ！９０内の）にコマンドがあることをデータ巾
云送プロセッサが制御プロセッサ・モジュール１１０に
知らせるために使用される。申傘 ＤＴＩ’ （データ転送０了） この割込みはデータ転送要求が完了したことを制御プロ
セッサ・モジエールに知らせるためにデータ転送プロセ
ッサ・モジュール１２０によって使用される。傘傘 浮動小数点プロセッサ（一般） この割込みは、ＣＰＷＡＩＴ、ＦＰＷＡＩＴが状態を変
えたり、エラーが起こったり（エラー・タイプはソフト
ウェアで定義できる）、浮動小数点プロセッサ・モジュ
ール１３０に中断点が現れると、引き起される。活動事
象は、ＦＰモジュール１３０上にあって、制御プロセッ
サ・モジュール１１０がロードできるマスク・レジスタ
によって選択される。この割込みは今は使用されず、将
来の使用に備えて予約されている。複数のＦＰモジュー
ル１３０を使用するシステムでは、４個のＦｌ’がこの
割込みを共用する予定である。従って、割込みサービス
・ルーチンは、これらのＦＰに正しくサービスするため
にはとのＦＰが割込みを引き起したかを知っている必要
がある。中 注意：中印の付いた割込みは通常の条件コート・ロジッ
クでもテストできるので、これらをポーリングした方が
好都合の場合には、そうすることが可能である６ 傘＊印の付いた割込みの場合は、割込み状態を引き起し
たことは、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することかできる。これは割込み
が使用されない場合には、ポーリングすることが可能で
ある。 マルチプレクサ２１３を使用して割込み数を拡張するた
めには、４皿の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要がある。４
個の高優先度割込みであることを認識するためには、マ
イクロコード・クロックの立上がり縁より２５ｎｓ前に
割込みを引き起す必要がある。低優先度割込みの場合は
、この時間制御恨は立下がり縁よりＩ ５ ｎ ｓ前に
する必要がある。 割込みを引ぎ起ずには、対応する！′、ｌＪ込み入力は
Ｉクロック期間の間高レベルに保持される。ノ＼−ドウ
エアによる割込み認知サイクルは必要ないので、割込み
生成ハードウェア機構は非常にＡ１純化される。 条件コード・ロジック シーケンサはＦＬＡＧと呼ばれる１つの条件コード入力
端をもっており、テスト可能な状況信号はすべて多重化
されてこのビンに人力される。これは内部レジスタに格
納され、通常のセットア・ノブ時間はＩＲＯにマスク（
カウンタ・アンダフロー割込み）がかけられているとき
は１． Ｏｎ ｓであり、イネーブルされたとぎは２６
ｎｓである６ＦＬＡＧ入力端の極性はシーケンサ内部で
変えることができる。 第４０Ａ図に示すように、ＨＡＧ入力端の状態をシーケ
ンサ２１０の外部で保存しておくためにいくつかの追加
ロジックを使用することが好ましい。そうすれば、シー
ケンサ２１０の内部状態を割込みが起ぎたあとで完全に
復元することかできる、。 ＰＡＬ ４０２１はシーケンサ２１０（または３１Ｏ）
の内部で内部フリップ７０ツブ）０２０をエミュレート
するために使用される。このｌ’Ａ１．は従って、［疑
似レジスタＪとして動作するだけである。この必要が起
こるのは、第４０Ｔｉ図に示すような条件のときである
。 割込みが発生すると、シーケンサは割込み処理ルーチン
に制御を渡す。このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているだけである。割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦｌ、ＡＧ大入力してシーケンサに渡
す、これにより、フリップフロップ４０２０の内部状態
が復元される。 この結果、命令の流れは割込みが起こらなかった場合と
同じ順序で継続する。これは、割込みに続く命令が条件
付きブランチである場合は特に重要である。内部状態を
正しく復元すれば、この条件１″づきブランチは正しく
実行されることになる。 勿論、このロジックは、シーケンサによっては必要でな
い場合があるか、本好適実施例で使用されている。にう
な特定シーケンサでは使用した方が好都合である。 テスト可能状況信号には、次のものがある。 ＩＩ’ｌｌ ２１１０条件コード出カニこれは、現命令
の状況を中継するものである。どの条件がこのビン上で
ＩＰＵ出力によって指示されるかは、マイクロコード命
令によって定義されている。 マイクロコード・ループ これはＶＭＥインタフェース
制御レジスタの中の状況ビットであり、診断ソフトウェ
アで使用すると便利である。 書込みフラッグＯと１：この２信号はデーターキャッシ
ュ・メモリ書込みロジックの内部状態をアクセスしやす
くするもので、デバッグ・モニタ内の状、態格納と復元
マイクロコードによってのみ使用される。 保留状態：これは、割込みから戻るときテストされ、ジ
ャンプによって割込み処理ルーチンに移った場合でもと
の条ｒ４１づきジャンプその他か正１）〈実行さ才する
ようにする。 ＦＰ状況侶号ＣＰＷＡＩＴ：これは、Ｆ［’がその計算
を終えて、追加データを待っているときクリアされる。 ＦＰ状況信号ＦＴ’Ｗ屓Ｔ・これは、制御プロセッサ・
モジュール１１０がその４算を終えて、追加データを待
っているときクリアされる。 ＦＩ’状況信号バンク選択：これは、レジスタ・ファイ
ルが２重バッファ（論理）モードで使用されているとき
、ＦＰレジスタ・ファイルのどちらの半分が制御プロセ
ッサ・モジュール１１０に割り振られているかを知らせ
る。 ＦＰ状況信号：直列ループ、これはＦＰ上の浮動小数点
チップを通して実行される直列ループの終りから抽出さ
れる。この直列ループとのインタフェースを通して、制
御プロセッサ・モジュール１１０はこれらの装置の内部
状況を抽出する（挿入）ことができる。 ＦＰ状況信号：ＣＰ待ち割込みとＦＰ待ち割込み。これ
らの２つの状況ビットはそれぞれの信号が高から低に移
るとセットされる（マスキングが可能な場合）。４８号
ＦＰＷＡＩＴとＣＰＷＡ［Ｔは、ｃｐが割込み発生源を
突ぎ止める前に再び高に戻ることがあるので、直接にテ
ストされる。 ＦＩ’状況信号・ＦＰ中断点。これは、デバッグ目的だ
けに使用され、ＦＰが中断点までくるとセットされる。 ＦＰ状況信号：ＦＰエラー。これは、エラーが浮動小数
点プロセッサ・モジュール１３０で起こると、セットさ
れる。これは将来の使用に備えて設けられたものである
。 ＦＰ状況信号はシーケンサに向う共通線を共用し、実際
にテストされる状況信号はＣＰ拡張マイクロコード部分
によって選択される。 ＩＰ［Ｉ ２４０からの条件出力は１ｏｏｎｓでサイク
ルするときは、遅れて有効になるのでシーケンサのセッ
トアツプ時間に間に合わない（特にマルチプレッサによ
って遅延されるので）。この条件をテストするときは、
クロックを１２５ｎｓに延長する必要がある。 ”ｆｏｒ １ｏｏｐ”はシーケンサ内部のカウンタの１
つを使用すると、コーディングしやくなり、ＩＰＵ２４
０はアドレス計算から解放される。ｌ：ｏｒ−１ｏｏｐ
ｓはＩＰＵ２４０を用いて行なうこともできるが、そう
すると、サイクル時間が長くなるので余分なオーバヘッ
ドが生じることになる。 条件コードは８：１マルチプレクサ２１２を通して多重
化されてシーケンサの”ＦＬＡＧ“入力端に人力される
。シーケンサは選択した条件コート信号の極性を内部レ
ジスタに格納して、その選択を行なう。 マイクロアドレス・バス マイクロアドレス・バス２１１と２１１Ａは、通常プロ
グラム実行時にはシーケンサ２１０から、マイクロコー
ドのロード時にはＶＭＥバスから駆動させることができ
る。ＶＭＥバスはマイクロアドレス・バスの内容を読み
取って、シーケンサがどのアドレスにあるかを確かめる
こともできる。これは、シーケンサ動作と非同期に行な
われ、主に診断て使用される。 マイクロアドレス２１１は、制御ブロモ・ンサ・モジュ
ール１１０のＷＣ５の３２ビツトが各ＦＰモモジュール
上置かれているので、Ｆｌ”モジュール（拡張部分２１
１八で示されている）上にも結ばれている。マイクロア
ドレス・バス拡張部分はＦＰ ＷＣ５をｙｉＡ勤するた
めにも使用できる。この機能は次の２つの理由で便利で
ある。 １ ） ＦＰマイクロコードがダウン・ロードされると
きホストからアドレスを与えることができる。 ２）ＦＰマイクロコードを制御プロセッサ・モジュール
と同期させて実行させるときに使用できるので、制御プ
ロセッサ・モジュール内のシーケンサ２１０のアドレス
が内部生成アドレスの代わりに使用できる。（この機能
は本好適実施例では採用されていないが、いつでも利用
できる方法である。） （以下余白） 定数フィールド マイクロ命令の１６ビツト幅定数フィールドは主にシー
ケンサにアドレスを与えるために使用されるが、アドレ
ス生成機構の定数を保持するために使用することもでき
る。 シーケンサ２１０は両方向で私用局所バス（シーケンサ
・データ・バス２１５）と結ばれている。これにより、
ジャンプなどをＣＯババス１２を使用する処置と並行に
行なうことができる。シーケンサ・データ・バスは両方
向リンク・レジスタ／トランシーバ２１４を経由してＣ
Ｏババス１２ とリンクされている。クロックのタイミ
ングとリンク・レジスタ２１４に対する「フィードスル
ー」制御は、送り元と宛先はすべて要求条件が異なるの
で、転送経路と方向に応じて変化する。アドレス生成機
構のデータ入力端は、アドレス生成機構２３０がシーケ
ンサと同じタイミング条件でこのバスで転送を行なう一
必要があるので、このインタフェースのシーケンサ側に
接続されていることに注目すべきである。 この構成により、次のような経路指定が可能である。 定数フィール（〜 〉シーケンサ（ジャンプ）定数フィ
ールド−＞ＣＤハス（レジスタ・ロード）シーケンサ−
＞ＣＤバス（診断） ＣＤハス−）シーケンサ（計算によるジャンプ）定数フ
ィール］・−〉アドレス生成機構アドレス生成機構−ン
ＣＤバス（診断）ＣＤバス−〉アドレス生成機構（計算
によるアドレス） 書込み可能制御記（、！機構（ＷＣ５’）２２０木好適
実施例では、ＷＣＳメモリ・バンクはマイクロコードＳ
ＩＬモジュールを使用している。これらは８Ｋ ｘ ３
２ビツト・メモリを備えており、これと共に、マイクロ
コードのロートと診断のための直列シャドウ・レジスタ
２２２ と２２３を備えている。（これらのシャドウ・
レジスタの動作は以下で詳しく説明する予定である。）
このモジュールは２つの種類、つまり、出力がレジスタ
に格納されるものと、レジスタに格納されないものとが
ある。ＩＰＵ ？ＩＯ、アドレス生成機構２３０、およ
びシーケンサ２１０はそれぞれ独自に内部バイブライン
・レジスタを持っているので、ＷＯ２からの非レジスタ
格納出力を使用する。 ン主目すべきことは、制御フ゛ロセッサ・モジュールの
ＷＯ２は実際には分散されていることである。 図示の基本ＷＣＳ部分２２０（これは物理的にベース・
ボード上に置かれている）のほかに、さらにＷＣ５２２
０の拡張部分が１つまたは２つ以上ある。これらの拡張
部分はマイクロアドレス・ストリーム２１１Ａを受は入
れ、物理的に各ＦＰモモジュール上置かれている。基本
ＷＣ５２２０に格納されている命令セットは各アドレス
に９５ビツトの命令を収容している。ＷＣＳ拡張部分４
９０は各々基本ＷＣ５２２０と同じアドレス範囲にまた
がっているが、ＷＣ３拡張部分の各々（数値プロセッサ
・モジュールの各々にある）は各アドレスに追加の３２
ビツト命令を収容している。 ＷＣＳインタフェース・レジスタ２２２ と２２３ホス
ト（ＶＭＥインタフェース１６０を通して稼動する）が
制御記ｆＱ機構のすへてに対して読み書きを行なうとき
使用−ｒる直列ループの動作について以Ｆ詳しく説明す
る。ここでは、ハードウェア構成と接続関係について説
明する。 上述したように、レジスタ２２２はレジスタ格納マイク
ロ命令出力をデコーダ２６０に対して、および他の多く
のロジックとメモリ構成要素に提供する。内部レジスタ
に出力を格納する構成要素の場合には、非レジスタ格納
出力も提供される。（例えば、ＴＰＵ ２４０は内部命
令パイプライン・レジスタをもっている。また、高度の
内部デコード・ロジックも備えている。ｌＰｔ１２４０
はデコーダ２６０からある種のレジスタ格納制御ビット
、例えば、出力イネーブル信号も受は取ることに注目す
べきである。） レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スルーフットが得られ
るだけでなく、直列アクセス・モードももっている。直
列アクセス・モートは上述する直列ループとのインタフ
ェースのために使用される。 他方の直列シャ（−ウ・レジスタ２２３は非レジスタ格
納出力のシャドウとなるものである。完全な命令に対応
する直列出力を得るためには（要求時に）（または、逆
に命令２２１の全幅を制御記ｆＱ機構２２０に書き戻す
ためには）、すべてのピッｌ−・フィールドをアクセス
する必要がある。 勿論、上述したように接続すると、データ・インタフェ
ースだけでＷＯ２２２０と結ぶことができる。つまり、
レジスタ２２２ と２２３ にはＷＯ２２２０内の記憶
位置の内容が見えるが、データと明示的に結び付いたア
ドレスは見えない。アドレス・インタフェースは両方向
接続２１１Ｂで示されているように、別個の２方向イン
タフエースである。これはＣＰマイクロアドレス・バス
であり、ＶＭＥインタフェース内のマイクロコード・ロ
ード制御ロジックと結ばれている。これと同じハスは、
ＤＴＰ制御記ｔ、ρ機構を除くシステム内のすへての制
御記憶機構とのマイクロアドレス・インタフェースとな
っている。ＤＴＰ制御記憶機構内のマイクロアドレス線
はＶＭＥインタフェース内の別のレジスタ／バッファ対
に結ばれ゛ている。 Ｆｒ’制御ロジック アーキテクチャのもう１つの特徴は、制御プロセッサー
モジュールが単に監視プロセッサであるだけでなく、浮
動小数点プロセッサ・モジュールとの間で受は渡しされ
るすべてのデータ転送を直接に制御することである。こ
のロジックの大部分ばＦｌ’ｌクモジュール上かれてい
るが、その制御は制御プロセッサ・モジュール１１０の
マイクロコードによって行なわれ、Ｃｌ１ｌバスとのイ
ンタフェースとなっている。このロジックはあとで詳し
く説明するが、そこではＦＰモジュールのデータ操作に
ついて検討する予定である。 モード・レジスタ２０３はマイクロコード・ビットを専
用するほど重要でない使用開度の低い制御信号の値を保
持する。モード・ビットには次のものがある。 読取り保持レジスタ５６１を通る流れまたはレジスタ制
御。 書込み保持レジスタ５６１を通る流れまたはレジスタ制
御（第５図に５１＋１として示されているレジスタは実
際には２重になっており、１個の読取りレジスタと１個
の書込みレジスタからなっている）。 保持レジスタ５６０に対するループバック・モード。 ２個のＬＥＤ制御信号。 モジュール選択（３ビツト）：このアトスレは複数個の
ＦＰモジュール１３０やアルゴリズム高速化機構１３０
°の間で選択される。 ＣＤバス・デコード・ロジック デコーダ２６０の機能の１つは、マイクロコードＣＤソ
ース・フィールドをデコードして、ＣＤバスを駆動でき
る装置の出力イネーブルを制御することである。また、
ＣＤ宛先フィールドをデコードして、クロック・ストロ
ーブと書込みイネーブル信号（これらはクロック発生機
構からの書込みゲートイ３号によって修飾されるンを発
生ずることも機能の１つである。ＣＤバス上のボートの
大部分は読み書きができるので、ＩＰｌｌ ２４０にあ
る疑似レジスタは必要ない。（ＣＤソースと宛先の一部
はデコーダ２６０にあるデコード・ロジックによってで
なく、ＣＰ拡張ロジック４１０にあるデコード・ロジッ
クによって制御されることにン主目すべきである。） ＣＤバス・ソースと宛先として可能なものとして、Ｉ［
’ＬＩ ２４０、コマンド・メモリ、データ・キャッシ
ュ・メモリ保持レジスタ５６〇八、モード・レジスタ（
８ビツト）、転送制御レジスタ＊牟−ＦＰ制御しジスタ
中＊−開始アドレス・レジスタ◆傘申、命令レジスタ（
８ビツト）、状況レジスタ（ソースのみ）傘、アドレス
生成機構アドレス・ボート傘傘 アドレス生成機構デー
タ・ボート傘傘、シーケンサ・データ・ポート中一定数
／次アドレス・フィールド（ソースのみ）傘＊がある。 幸印の付いたレジスタはＦＰモモジュール上置かれてい
るＣＰ拡張ロジックの一部である。これらのレジスタは
、ｗｃｓ を張部分４９０に格納されている拡りＩＧＣ
Ｐマイクロコー１〜内のフィールドによって選択される
。選択されたモジュールだけがデータ転送に応答して、
データを送受する。中中印の付いたソースは下位１６ビ
ツトを駆動させるだけである。これらのビットの１つか
選択されると、符号／ゼロ拡張ＰＡＬ ２＋５も活動化
されるので、データは３２ビツトのバス幅まで符号また
はゼロで拡張される。 ソースと宛先はそれぞれ１つだけが選択可能であり、こ
れらは異なっていなければならない。 ｌＰｔ１２４０へのデータ転送はＩＰｔ！ ２４０の命
令フィールドの制御の下で行なわれるので、ＣＤデータ
はそれが別の宛先にロードされているときと同時にＣＤ
バスから取り出すことができる。 クロック発生機構２５０ クロック発生機構２５０は制御プロセッサ・モジュール
１１０ （およびデータ転送プロセッサ・モジュール
１２０）を通して使用される基本クロックイ２号を発生
する。この機構は、制御プロセッサ１１０とデータ転送
プロセッサ１２０の両方からサイクルＫｎ １４時間人
力を受は取る。現クロック・サイクルの継続時間は、Ｃ
Ｉ’とＤ１’Ｐモジュールから受り取った２つの入力の
うち長い方の継続時間に従って、即時に選択される。 この発生機構はプログラマブル・ロジック・アレイ（Ｐ
ＡＬ） に実装することが好ましい。このＰＡＬはあ
らかしめ定義された４つの波形列の１つを生成する。こ
れらの４つの波形列は期間が異なっている。つまり、人
力クロック期間の４．５．６．７倍になっている。これ
は、本実施例のように、４０ＭＨｚオシレ〜りが使用さ
れるときは、１００，１２５゜１５０、および１７５ｎ
ｓに変喚される。 ４つのクロック出力が生成される。これらのクロックは
、タイム２クロツクを除き、すべてサイクル継続人力に
応じて同じｆａ続待時間もつ。これらには、マイクロコ
ード・クロック、パイプライン・クロック、書込みイネ
ーブル−ゲート信号、タイム２クロツクがある。 マイクロコード・クロックは２サイクル（オシレータの
）の間常に高レベルにあり、そのあと２．３．４または
５サイクルの間（これはサイクル長人力によって選択さ
れる）低レベルにｔ２る。 マイクロコード・クロックはシーケンサ、整数処理機構
、アドレス生成機構、レジスタなどを同期させて稼動さ
せるものである。 パイプライン・クロックはマイクロコード・クロックと
波形が同じであるが、マイクロコード・クロックはパイ
プライン・クロックを動作させたままにして、マイクロ
コードのロード時にディスエーブルさせることが可能で
ある。 書込みイネーブル・ゲート信号はマイクロコード・クロ
ックが高になフた１サイクルのあと低になるが、マイク
ロコード・クロックが低に戻る１サイクル前に高に戻る
。 この信号はメモリのすべてとレジスタの一部に対する書
込みイネーブルのタイミングをとるものである。 タイプ２クロツクは、マイクロコード・クロックの動作
周波数の２倍の周波数で動作し、その立上がり縁はマイ
クロコード・クロックの縁と同じタイミングで現れる。 これは特殊クロックであり整数プロセッサ機構２４０
と３４０だけで使用される。ＩＩ’Ｕはそれぞれの（内
部）乗算／除算ロジックのクロックをとるためにこのク
ロックを使用して、これらの多重サイクル機能で要する
時間を短縮する。 クロックのサイクル期間の長さは命令毎に調節され、各
命令に割り当てられる時間がその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のサイクル継続時間はマイクロコード・
アセンブラに計算させて、命令の一部に含めることが好
ましい。こうすると、サイクル期間の長さが固定してい
る場合よりも性能が向上する。サイクル期間の長さが固
定している場合は、すべての命令が最も遅い命令と同じ
時間かかってしまうからである。木好適実施例では、サ
イクル期間の長さは１００．１２５．１５０および１７
５ｎｓがサポートされているが、殆どの命令は最短のサ
イクル期間の長さを使用するようになっている。 クロック・サイクルは「待ち信号Ｊによって延長するこ
とも可能である。この待ち信号は、例えば、メモリが使
用中であったり、オフボードにあってそれらのアクセス
時間を追加のバッファリングのために延長する必要があ
るために、メモリか通宝のアクセス■侍間に応じられな
いとき使用される。例えば、２ボートを備えたＶＭＥイ
ンタフェース−メモリはアドレスの衝突が起こると、一
方のボートが待たされることになる。データ・キャッシ
ュ・メモリ１４０はＦＰモジュールと同じコネクタを使
用するメモリ・ボードに搭載されたキャッシュ・メモリ
拡張モジュールで拡張可能である（第４３図に図示）。 しかし、使用するメモリのタイプによっては、キャッシ
ュ拡張モジュールへのアクセスが基本キャッシュ１４０
へのアクセスより遅くなる場合がある。かかる場合には
、待ち状態をクロック発生機構に入力すれば、サイクル
期間の長さは自動的に延長される。この機能を使用すれ
ば、はるかに低速で安価なメモリを拡張モジュール４３
１Ｏで使用でき、しかも性能の低下をわずかに抑えるこ
とができる。 ホストはＶＭＥバス・インタフェースを通してクロック
発生機４Ｍを制御できる。この制御により、ホストはク
ロック発生機構２５０を自走させるか、停止させるかを
選択できる。停止状態にあるときは、ホストはクロック
を１ステツプだけ進めることかでざる。制御プロセッサ
・モジュール１１０とデータ転送プロツセッサ・モジュ
ール１２０は共に１ステツプだけ一緒に進められる。 クロック発生機構に最後に入力される制御は、バイブラ
イン・クロック（これは正常動作する）を除くすべての
クロックを禁止する制御である。 これは、ＷＯ２のロード（または読取り）時に使用され
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・モジュール１２
０の内部状態が壊されることがない。これの使用例とし
ては、マイクロコード・デバッグ・セツションで中断点
がＷＯ２に設定された場合がある。 デバッグ・ハードウェア 制御プロセッセ・モジュール１１０に含まれるデバッグ
・ハードウェアの殆どはすでに本明細書の各所で触れた
通りである。以下では、主要機能を要約する。 ホストは、読取り時と書込み時にマイクロアドレス・パ
ス２１１の制御権を受は取ることができる。 ホストはＷＯ２２２０をロードし、再びそれを読み戻す
ことができる。 制御プロセッサ・モジュール１１０はＶＭＥ発生割込み
（つまり、ホストからの割込み）を高優先度割込みとし
て受は取る。 ハードウェアによる中断点がサポートされており、中断
点は無制限にいつでも設定できる。 クロー・ロジックにより、ユーザのタスクはモニタ・タ
スクを１ステップ進めないで！ステップ進むことができ
る。 すべてのレジスタは読み書きであるので、多くの通常デ
ータ流れを診断時に反転させることができる。 クロック制御人力によりマイクロコードをｌステップ進
めることができる。 すべての割込みは選択的にイネーブル（割込み可能）ま
たはディスエーブル（割込み禁止）させることができる
。 重要なロジック群の内部状態がアクセスできるので、制
御プロセッサ・モジュール１１０ハードウエアの状態を
完全な形で格納し復元することができる。 マイクロコード語の形式 第２Ｂ図は、ＦＰモモジュール上置かれているＷＣ５２
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。幸印のついた項目はＷＯ２
から直接に取り出され、これらが制御する製雪内部にバ
イブライン化されている。他の項目はＷ（：５２２０の
出力側のレジスタに格納される。 中傘印の付いたフィールドは物理的にはＦＰモモジュー
ル上ＷＣ５拡張部分に保管されているが、ＣＰマイクロ
コード語の一部になっている。これらのマイクロコード
による処置の大部分はモジュール選択ロジックによって
修ｆｉｉｌｉされるので、ＦＰモジュールが選択されな
かった場合はなにも作用しない。 利用できるマイクロコード・ビットの総数は導入された
ＦＰモジュール当たり９６ビツトに追加の３２ビツトを
加えたビット数である。これらのビットは大部分が使用
されるが、いくつかのビットは予備ビットとして用意さ
れている。 ＩＰＵ演ｈ−コード（３２）申このフィールドはｌＰｔ
１２４［１整数プロセツサのデータ経路指定と算術また
は論理演算を制御する。フィールド内のビット割振りは
コーディングされる。すべての命令は下位２４ビツトが
コーディングされる。上位８ビツトはデータをＩＰｌ
２４０のレジスタ・ファイルに転送するときだけ使用さ
れる。（このフィールドの詳細はｌＰｔ１に関するメー
カのデータ資料に記載されている。） シーケンサ演算コード（７）＊このフィールドはＡＤＳ
Ｐ １４０１による次のアドレス生成を制御する。 （このフィールドの詳細はその部分のメーカのデ夕資才
４に記）敗されている。） 定数／次アドレス・フィールド（１６）傘このフィール
ドは主にシーケンスにアドレス情報を与えるために使用
されるが、１６ビツト定数値をデータ・バス上に送り出
すためにも使用できる。そのあと、これはこのバス上の
任意のレジスタにロードできる。 アドレス生成機構演算コード（＋０） 傘このフィール
ドはＡＤＳＰ １４１０アドレス生成機構を制御する。 （このフィールドの詳細はこの部分のメーカのデータ資
料に記載されている。） サイクル長さ（２）このビットは選択された命令とデー
タの経路指定に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（１）◆このビ・ソトは
データ・キャッシュ・メモリへのアクセスが自身で使用
するために、あるいはＦＰどの間でデータをやりとりす
るために、制御ブロセ・ンサ・モジュールから要求され
ると、活動化する。アクセス・フラグはバイブライン化
されていないので、データ中云送フ゛ロセンサ・そジコ
、−ル１２０からのデータ・キャッシュ要求との仲裁は
要求が出されたサイクルの開始面に解決される。 データ・キャッシュ書込みイネーブル（１）このビット
はデータ・キャッシュ・メモリでの書込みサイクルを発
生させる。 データ・キャッシュ書込みオール（１）このビットは通
常の書込みイネーブル・ゲート操作を無視して、データ
・キャッシュ・メモリ内の語の選択的更新を可能にし、
それらをすべて強制的に書き出させる。 データ・キャッシュ・ボート選択（１） このビットは
ＦＰモジュールの保持レジスタまたは制御プロセッサ・
モジュール１１０の保持レジスタのどちらかを、データ
・キャッシュ中云送のソースまたは宛先として選択する
。 データ・キャッシュ・メモリ長さ（３）これらのビット
はＦｌ’保持レジスタから取り出して、データ・キャッ
シュ・メモリに書き込まれる語の個数を指定する。保持
レジスタ内の最初の語はデータ・キャッシュ・メモリ・
アドレスの最下位３ヒツトで指定される。 条件コート通訳（３）このフィールドは条件付き命令の
実行時にシーケンサによってテストされる次に示した条
件コードの１つを選択する。条件コドとは、ＴＰＩＩ
２４０条件コート出力、ＦＰ状況（別のフィールドによ
って選択された実際の状況）、ＦＰ中断点、マイクロコ
ード・ループ、フラグ（２項目）、保留状況である。 ＣＤバス・ソース（３）このフィールドは以下に挙げた
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ＩＰＵ ２４０、コマンド・
メモリ１９０、データ・キャッシュ・メモリの保持レジ
スタ５６１の１つ一千−ド・レジスタ、ＦＰモジュール
◆、アドレス生成機構アドレス・ボート、アドレス生成
機構データ・ボート、シーケンサ・データ・ボート、定
数／次アドレス・フィールドである。（＊ソースとして
使用する特定レジスタまたはバッファが別のフィールド
で指定されることを意味する。） ＣＤバス宛先（３）このフィールドは以下に挙げたレジ
スタ、バッファまたは装Ｍの１つをＣＤバス上のデータ
の宛先として選択する。つまり、コマンド・メモリ、デ
ータ・キャッシュ・メモリ保持レジスタ、モード・レジ
スタ、ＦＰモジュール（ソースとして使用する特定モジ
ュールは別のフィールドで指定される）、アドレス生成
機構アドレス・ボート、アドレス生成機構データ・ボー
ト、シーケンサ・データ・ボートである。 ＩＰＵ ２４０が含まれていないのは、これはＣＤバス
上のデータをいつでも「取得」できるからである（この
機能はＩＰＩＩ命令フィールドによって制御される）。 アドレス・レジスタ制御（２）これらの制御ビットの一
方はアドレス・レジスタのローディングをイネーブルし
、他方のビットは診断とデバッグ・モニタが使用できる
ようにレジスタの読み戻しをイネーブルする。 モジュール連携（３）最上位ビット（同報選択）は残り
の２ビツト（モジュールＩＤ）をどのように解釈するか
を制御する。同報選択がＯのときは、モジュール（１０
）はデータ・キャッシュ・メモリかＣＤバスのどちらか
とのデータ転送に応答させる単一モジュールを選択する
。同報選択が１のときは、モジュールＩＤはどちらのグ
ループのＦＰ（またはアルゴリズム高速化機構）をデー
タ転送に応答させるかを選択する。これにより、同じデ
ータを複数の宛先に同時に転送できるので、個々の書き
込みよりも高速化される。これはモジュールへ転送する
ときだけ有効であることに注意されたい。 というのは、複数の転送をモジュールから行なうと、デ
ータ・バスで競合が起こるからである。 モジュール選択モード（１）選択するモジュールがマイ
クロコード・モジュール・フィールドによって定義され
ているか、モード・レジスタによって定義されているか
を指定する。これにより、モジュールをサイクル単位で
も、あるいはグローバルにも選択できる。グローバル法
は存在するＦＰモジュールのいずれかで作業が行なえる
とき使用され、制御プロセッサ・モジュール１１０は転
送／計算サイクルを開始する前に使用すべきＦＰを選択
する。グローバル機能が使用可能でない場合は、個々の
ＦＰモジュールに対応して異なる制御プロセッサ・モジ
ュール１１０のルーチンが存在することになる。 中断点（１） （傘中デバッグ専用幸◆）命令に中断
点を設けるためにデバッグ・モニタによって設定される
。命令の実行中に割込みが起こると、その命令の実行が
終ったあと、制御権がデバッグ・モニタ・マイクロコー
ドに渡される。 クロー（１）（中中デバッグ専用中中）ユーザ・タスク
を１ステツプ進めるとき、クロー・ロジックを始動する
ように設定される。次の命令の実行中に割込みが起こる
と、あるユーザータスクの命令が実行されたあと、制御
権がデバッグ・モニタ・マイクロコードに渡される。こ
れにより、ユーザ・タスクはクロックを物理的にオン、
オフに切り替えなくても、１ステツプ進めることができ
る。 割込みＤＴＰ （１）これは、１６ビツト幅レジスタま
たは装Ｍｈ＜読み取られるときのみ効力をもつ。この信
号はデータがゼロ拡張されているか（ビット１Ｂ−３１
がゼロにセット）、符号拡張されているか（ビット１６
−３１がビット１５と同じにセット）を選択する。 保留状況（１） このビットは、通常はシーケンサ２１
０内部のＦＬＡＧレジスタの状態に従って更新される疑
似状況レジスタの更新を禁止する。通常、この疑似ビッ
トは内部レジスタの状態に従うが、割込みサービス中は
、この疑似ビットは更新されることから禁止される。こ
れにより、ＦＬＡＧし・タスクは割込みルーチンから出
たとき、正しく復元されることになる。 ＦＰ条件コード選択（３）＊中これらのビットは制御プ
ロセッサ・モジュール１１０のシーケンサにつながる共
通条件コード線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する。選択できるものには、ｃｐ
ｗ屓Ｔ、 ＦＰＷＡＩＴ、バンク選択、直列ループ、ｃ
ｐ待ち割込み、ＦＰ待ち割込み、ＦＰ中断点、ＦＰエラ
ーがある。 一ル上の内部レジスタ４４４のどれをＣＤバス経由で読
み書きするかを選択する（下位１６ビツトのみ）。レジ
スタとバッファには、転送制御レジスタ、ＦＰ制御レジ
スタ、開始アドレス・レジスタ、命令レジスタ（８ビツ
ト）、状況レジスタ（ソースのみ）がある。 レジスタ方向（１）傘φこのビットはレジスタを読取る
か、書き込むかを選択する。 ＦＰ中断点クリア（１）◆傘このビットはＦＰ中断点を
クリアして、ＦＰクロックが動作するようにする。 開始アドレス・ジャンプ（１）傘傘このビットはＦＰシ
ーケンサに開始アドレス・レジスタ（制御プロセッサ・
モジュール１１０によ）てロードされた）を次に実行す
る命令のアドレスとして使用させる。これは「ワンショ
ット」動作で行なわれるので、ＦＰが開始アドレスにあ
る命令の実行を終えると、ＦＰシーケンサはその通常動
作モードに戻る。 転送制御（２０）＊中このフィールドは保持レジスタ４
２０（ＦＰモモジュール上）とＦＰモジュールの高速レ
ジスタ・ファイル４３０間のデータ転送を制御する。こ
こでは各サブフィールドが簡単に説明されているが、こ
れは転送メカニズム全体が明らかになれば、それらの使
い方か分かるはずであるからである。 方向（１） このビットは保持レジスタ４２０とレジ
スタ・ファイル４３０間の転送方向を判定する。方向は
保持レジスタからレジスタ・ファイルへと、レジスタ・
ファイルから保持レジスタへのどちらかである。 転送イネーブル（１） このビットは他のマイクロコー
ド・ビットとレジスタ格納ＩＩＪ御ビット（転送制御レ
ジスタ内の）で定義されている通りに、転送サイクルを
開始する。 レジスタ・ファイル・アドレス（６）ここで指定される
アドレスはデータがそこから読み書きされるレジスタ・
ファイル内の最初の語のアドレスである。 レジスタ・ファイル・アドレス修価子（２）これらはレ
ジスタ・ファイル・アドレスをどのように修師して、物
理的、論理的またはプレビュー・アドレス指定モート（
これらはすべて、レジスタ・ファイルを制御プロセッサ
・モジュール１１０とＦＰ間でどのように弁用させるか
と係わりがある）をとり入れるかを指定する。 保持レジスタ開始アドレス（３）これは転送で最初に使
用する保持レジスタを指定する。 保持レジスタ開始アドレス・モード（２）保持レジスタ
開始アドレスは次の３ソースのいずれかから取り出され
るように指定できる。 １、前述したＣＰマイクロコード・フィールドから。 ２、ＦＰモジュールの転送レジスタに保持されているフ
ィールドから。 ３、キャッシュへの最後のアクセスで使用されたアドレ
スの最下位３ビツトから。 ハンドシェイク・モード（３）ハントシェイク・モード
は制御プロセッサ・モジュール１１０とＦＰとのハンド
シェイクをＦＰＷＡＩＴとＣＰＷΔＩＴの仕組とバンク
選択を通して（Ｌｌ）御する。これらのモードのいくつ
かは通常のハンドシェイキング・プロシージャを無効に
するので、主要信号をデバッグ目的に初期設定したり、
セットしたりできる。モートにはＣＰＤＯＮＥセット、
レジスターファイル・スワップ要求、ＣＰＤＯＮＥセッ
トとスワップ要求、ＣＰＤＯＮＥクリア、テスト・モー
ド（診断だけに使用）、ノーオペレーションがある。 ２重書ぎ みイネーブル（１）２重書き込みイネーブル
は、長さや開始パラメータで要求するものを転送する代
わりに、２語をレジスタ・ファイルに転送させる。これ
により、有効なデータにはデータ有効主張フラグが付け
られ、無効データにはデータ有効拒否フラグが付けられ
る。これらのフラグはどのデータ項目が有効であるかを
確かめるために、ＦＰによってテストされる。 全保持レジスタ・クロックこのビットは、データをレジ
スタ・ファイルから保持レジスタに転送するとき、通常
の保持レジスタのクロック順序付けを無視する。このビ
ットが活動しているときは、すべてのレジスタは順次に
ではなく、−緒にクロックがとられて、レジスタ・ファ
イル・データが４コピーされてすべての保持レジスタに
格納ざｈる。 データ転送プロセッサ・モジュール１２０７５３図はデ
ータ転送プロセッサ・モジュール１２０のブロック図で
ある。同図に示すように、ＤＴＰモジュール１２０にア
ドレス生成機構２３０のような独立のアドレス生成機構
１１０が含まれていない点を除けば、制御プロセッサ・
モジュール１１０と非常によく似ている。各プロセッサ
内の特殊目的機能が使用されない場合は、原理的には、
同しマイクロコード（ソース・レベルの）を両プロセッ
サで実行させることが可能である。 データ転送プロセッサ・モジュール１２０は１６ビツト
・シーケンサ３１０で制御される３２ビット整数プロセ
ッサ機構（ＩＰＩＪ） ３４０をベースとした３２ピツ
ト・マイクロコード・プロセッサである。データ転送プ
ロセッサ・モジュール１２０内の主データ通路は転送デ
ータ・バス（ＴＤババス１２２である。 木実層側によるＤＴＰモジュール１２０構成部分の多く
は制御プロセッサ・モジュール！１０構成部分と非常に
よ（似ている。これら類似部分は同じ参照符号で示しで
ある。従って、シーケンサ３１０は書込み可能制御機構
３２０に対してマイクロ命令アドレス３１１の列を提供
する。シーケンサ３１０はレジスタ３１４を経由してＴ
Ｏババス２２ とのインタフェースになるだけでなく、
マルチプレクサ３１２を通して条件コートを受は取り、
マルチプレクサ３１３を通して割込みを受は取る。制御
記憶機構３２０からアクセスされたマイクロ命令は出力
３２１ として得られ、レジスタ格納出力もレジスタ３
３２を通して得られる。線３１１Ｂと２２５はホストか
らこの書込み可能制御記憶機構３２０へのアドレスとデ
ータのインタフェースとなる（これは下達する）。（線
３２４は直列アクセスで使用される書込みイネーブル線
である。）、直列／並列シフト・レジスタは非レジスタ
格納人力を受は取る装置の内部状態を格納するシャドウ
・レジスタである。１６ビツト・シーケンサ・バス３５
からも、１６ビツト人力がシーケンサ３１０に送られる
。この入力はバッファされた゛入力であり、これは例え
ば、リテラル値を人力するために使用できる。 マイクロ命令３２１はレジスタ格納人力としてデコード
・ロジック３６０に送られる（シャドウ・レジスタ３２
２経由で）。このデコード・ロジックの出力３６１は制
御入力して整数処理機構３４０、シーケンサ３１０、各
種インタフェース１５０．１６０．１７０に人力される
。特に、デコーダ３６０の出力はＴＤババス２２へのア
クセスを制御する。ＴＤババス２２は外部インタフェー
スと、キャッシュ・メモリ１４０とのデータ・インタフ
ェースとなっている。デコーダ２６０の場合と同様に、
デコーダ３６０の出力が別に示されていないのは、これ
らの出力が広範にわたるからである。 整数処理機構３４０は制御プロセッサの場合と同様に、
Ｗｅｉｔｅｋ ＸＬ８１３７を使用するのが好ましい。 （ただし、データ転送プロセッサでは、アドレス生成は
それ程重要でないので、アドレス生成機構を別に設ける
必要がない。）整数処理機構３４０はＴＩ）バス１２２
との２ウエイ・インタフェースをもっており、レジスタ
３４１を通してＴＡババス２１にアドレス出力を送り出
すこともできる。 データ転；スの制御 ソース・ボートと宛先ボートとの間でサイクルごとに１
転送ができるようにするためには、いくつかの要因を考
慮する必要がある。 １、転送のソースまたは宛先はＦＩＦＯでバッファリン
グされることがあるので、転送制御はＦＩＦＯ上の満杯
と空のフラグに応答する必要がある。、これらの信号の
タイミングをシーケンサへの条件コード人力のパイプラ
イン化と併用すると、転送が１つだけオーバランするこ
とがある。ＦＩＦＯへの転送の場合は、半満杯フラグが
使用されるので、これは問題でない。半満杯フラグを使
用すると、ＦＩＦＯに予備容量が十分にあるので、オー
バランした１語または２語を受は入れることができる。 ＦＩＦＯから読み取るときは、他の方式を使用する必
要がある。 ｅｍｐｔｙ＋１”フラグをもつＦＩＦＯ
を使用したり、ＦＩＦＯデータをパイプライン段で遅ら
せるオプションは本好適実施例では使用されていないが
、これはコスト上の理由とスペース要求量の理由による
ものである。 この起こり得る問題を解決するために、２つの方法が用
意されている。これらの２方法のどちらを使用するかは
、宛先がメモリであるか、ＦＩＦＯであるかによって決
まる。違いは、書込み操作がメモリでは元に戻せるが、
ＦＩＦＯではできないことである。つまり、ＦＩＦＯか
らメモリへのデータ転送がＦＩＦＯが空になったあとで
１語または２語に対して続けられると、エラー・データ
がメモリに書キ込まれることになる。しかし、このデー
タは正しいデータが使用可能になった時点で直ちに重ね
書きすることができる。 ａ、ＦＩＦｏを読み取るときは、読取り信号は論理的に
ＦＩＦＯ空信号によって修師される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない。これにより、ＦＩＦＯ読取りがオーバラン
しても問題は起こらない、 ＦＩＦＯは空のときは自身
を読取りから保護するが、この余分の制御が必要なのは
、オーバラン読取り時にＦＩＦＯの他側に書込みが行な
われるおそれがあり、そのためにデータが壊されるから
である。従って、データ巾云送フ゛ロセソサ・モジュー
ル＋２０がデータをメモリに転送するときは、ＦＩＦＯ
が空になると停止する。この時点でオーバランがすでに
起こっている。この場合は、ＤＴＰモジュール１２０が
アドレスを追跡できるので、データがＦＩＦＯで使用可
能になったとき、なにもなかったかのように転送が再開
される。 ｂ、ＦＩＦｏに書き込むときは、書込み操作は元に戻す
ことができない。従って、異なる方法が用いられている
。マイクロコードは、転送を始める前にソースＦＩＦＯ
（と宛先ＦＩＦＯ）からの状況をテストする。このモー
トでは、転送速度は低下する。しかし、ソースＦＩＦＯ
が半満杯以上になった場合は、マイクロコードは高速転
送子−トに切り替わる。この状態が起こったときは、ソ
ースＦＩＦＯの深さの半分までが空マークを通り過ぎな
いで読み出すことができる。従って、このモードでは、
ＤＴＰモジュール＋２０は状況検査のために停止しなく
ても、このサイズのブロフクを転送することができる。 受入れ側ＦＩＦＯの状況は、それが半満杯以下てなけれ
は、なお検査が必要である。低速転送モートと高速転送
モード間を切り替えるこれと同じ手法をメモリにも使用
することができることは勿論である。 ２シーケンサ３１０内の３ウ工イ分岐命令（ＢＲＡＮＣ
ＩＩと呼ばれる）を使用すると、転送された語数を記録
しておき、ＦＩＦＯ状況信号をテストすることができる
。この方法によると、条件付き経路でＩＰＵ ３４０を
使用しないで済むので、サイクル長さを短縮することが
できる。 ３データ・キャッシュ・メモリとの間のデータ転送を最
適化するために、ＴＤババス２２ とのデータ・インタ
フェースは、３２ビツト・レジスタが８個用意されてい
るレジスタ・バンク５６０Ｂ （第５図参照）にバッフ
ァされる。これにより、ＤＣＭから見たとき、読取りと
書込みを完全に並列に行なうことができる。この経路に
は２重バッファリングがないので、長い転送（〉８浮動
小数点語）は自動的に中断されることになる。データ転
送プロセッサ・モジュール１２０は従って、メモリ・サ
イクルか現、１するまて転送を一時中止することになる
。この中断は辻続転送が使用されないで、より多くのメ
モリ・アクセス・サイクルが必要であるとぎ、頻繁に行
なわれることになる。 ４、データ・キャッシュ・メモリの仲裁はＣＰモジュー
ルのサイクルの始まりで決定される。データ転送プロセ
ッサ・モジュール１２０が制御プロセッサ・モジュール
１１０と非同期に稼動していた場合（命令依存サイクル
時間を可能にするために）は、データ転送プロセッサ・
モジュール１２０は同期時間かｌ００ｎｓまで、さらに
アクセス時間が１００ｎｓまで待たされる場合がある（
アクセス時間は、１ｔｌ（Ｊ ｉ３ｎプロセッサ・モジ
ュール１１０に優先権があるので、さらに長くなる可能
性があり、［ｌＴＰモジュール１２０は空きメモリ・サ
イクルを待たなければならない。）さらに、シーケンサ
に対するマイクロコード命令とＦＬＡＧ人力をバイブラ
イン化すると、さらに別の遅延が起こり、その間ＤＴＰ
モジュールは転送が終ったかを確かめるためにループす
ることになる。 これらのｄ延を最小にするために、制御フロセンサ・モ
ジュール１１０とデータ転送プロセッサ・モジュール１
２０は同しマイクロコード・クロック発生機構を共用し
ている。両プロセッサはそれぞれの１！適サイクル時間
を要求し、クロック発生機構は最も長いサイクル時間を
選択する。これによってどちらかのプロセッサの平均速
度が大幅に低下しないのは、命令の大部分が最短サイク
ル時間で実行されるからである。ループ時の遅延を克服
するために、仲裁は非レジスタ格納マイクロコード要求
ビットを用いて行なわれる。 この解決手法の唯一の欠点は、ハードウェアによる単一
ステップを用いるときは、両プロセッサに影舌を与える
ことである。 ５、従って、ＦＩＦＯがソースまたは宛先であるときは
、ＦＩＦＯ状況信号（場合によっては、データ・キャッ
シュ・メモリ仲裁信号）を転送時にモニタする必要があ
る。こわらの４個の状況信号（ＦＩＦＯ満杯、ＦＩＦＯ
半満杯、ＦＩＦＯ空、キャッシュ・アクセス許可）が−
回のサイクル内でモニタできるようにするために、デー
タ転送プロセッサ・モジュール１２０は多重ウェイ分岐
機能をもっている。これにより、テストすべき状況がジ
ャンプ・アドレスに挿入されるので、ジャンプする先の
アドレスはそのサイクル時の状況によって決まる。３つ
のＦＩＦＯ状況状態は２ビツトにコード化され、仲裁信
号は３番目のビットを構成する。これにより、８ウ工イ
分岐が得られる。ＦＩＦＯ状況だけに関心があるときは
、仲裁信号はディスエーブルできるので、多重ウェイ分
岐は４ウエイに減らされる。 ６制御プロセツサ・モジュール１１０（またはＦＰモジ
ュール１３０）が各サイクルでデータ・キャッシュ・メ
モリ１４０を使用中のときデータ転送プロセッサ・モジ
ュール１２０がキャッシュ・メモリからロックアウトさ
れるのを防止するために、割込みが用意されている。デ
ータ転送プロセッサ・モジュールがアクセスを拒否され
ると、転送承認信号でループを開始する。この状態にお
けるタイムアウトは簡単にテストして調べることができ
る。タイムアウトが起こると、データ転送プロセッサ・
モジュール１２０は制御プロセッサ・モジュール！１０
に割込みをかけることができる。これによりデータ転送
プロセッサ・モジュール１２０はメモリ・アクセス・モ
ードから出て、再びデータ転送プロセッサ・モジュール
１２０はこのモードに入る。 整数プロセッサ機構３４０ ＩＰＵ ３４０は、本好適実施例では、すでに述へた制
御プロセッサーモジュールｌｌＯのＩＰＵ ２４０とほ
ぼ同じである。 シーケンサ３１０と関連支援ロジック シーケンサ３１０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール１１０のシーケンサ２１０
とほぼ同じである。 シーケンサ支援ロジックには、割込み、条件コード選択
、マイクロアドレス・バス、定数／次アドレス・フィー
ルドの４種類がある。 割込み シーケンサは４つの割込み人力ピンをもっているだけで
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３が使用される。割込みは主に連絡とデ
バッグ・ツールのサポートのために使用される。 割込み発生源（優先度順）は次の通っである。 クロー・ロジックと中断点：この割込みレベルはクロー
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ル１１０内のシーケンサ２１０の機能と関連づけて上述
した通りである。 ＶＭＥバス（デバッグ）：ＶＭＥバス割込みは通常デバ
ッグ・そニタをサポートする目的だけに使用されるので
、正常動作時には使用されない。 ＶＭＥバス（コマンド） この割込みレベルは、コマンドがコマンド・レジスタに
保管されるとセットされる。 制御プロセッサ（コマンド）：この割込みが起こると、
制御プロセッサ・モジュール１１０はコマンドがＤＴＰ
コマンドＦＩＦＯにあることをデータ転送プロセッサ・
モジュール１２０に通知することができる。傘傘 のデータを受は取ったか（入力ＦＩＦＯ） 、データが
なくなったので（出力ＦＩＦＯ） 、 ＶＭεインタフ
ェース内のデータＦＩＦＤにアテンションが必要である
ことをデータ転送プロセッサ・モジュール１２０に通知
するために使用される。◆ ＧＩＰインタ７ 、ｚ−ス： ＧＩＰ割込みはＧＩＰ
ＦＩＦＯ状況信号によって引き起される。＊ データ・パイプ・インタフェース：この割込みレベルは
、ある種のデータを受は取ったのでデータ・パイプ・イ
ンタフェース内のＦＩＦＯの１つにアテンションが必要
になフたとき、データ転送プロセッサ・モジュール１２
０に通知するために使用される。申 マイクロコード拡張インタフェース：この割込みは拡張
カード（例えば、大容量メモリ・カードやネットワーク
・カード）のいずれかで使用するために予約されている
。 注意：＊印の付いた割込みは通常の条件コード・ロジッ
クでテストできるので、それが望ましい場合はポーリン
グか可能である。 ・・印の付いた割込みの場合は、割込み状態を弓き起し
た事象は、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することができる。割込みを使用
しない場合は、これをポーリングすることが可能である
。 割込み数を拡張するためにマルチプレクサ３１３を使用
する場合は、４つの高優先度割込みレベルと４つの（Ｉ
ｌｊ ｆ！先度割込みとの間でタイミング条件が異なる
ことになる。高優先度割込みであることを認識するため
には、割込みをマイクロコード・クロックの立上がり縁
の２５ｎｓ前に引き起す必要がある。低優先度割込みの
場合は、その期限は立下がり縁の１５ｎｓ前である。 割込みを引き起すために、対応する割込み入力は１クロ
ック期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引き起すハードウ
ェアは非常に単純である。 条件フード・ロジック シーケンサはＦＬ八へと名付けた条件コード入力端を１
つもっているので、１−へてのテスト可能状況信号は多
重化されてこのビンに人力される。これは内部レジスタ
に格納され、通常セットアツプ時間はＩＲＱにマスクが
かけられているときは（カウンタ・アンダフロー割込み
） Ｉｏｎｓであり、イネーブルされたときは２６ｎｓ
である。ＦＬＡＧ入力端の極性はシーケンサ内部で変更
することが可能である。 （以下余白） ＤＴＰモジュールはＣＰモジュールと同様に、第４０Ａ
図に示すような疑似レジスタ・ロジックを備えている。 （これは割込み処理から戻るときの問題を避けるための
ものである。） テスト可能な状況信号には、次のものがある。 ＩＰｏ ３４０条件コード出力（ｃｏＮＤ） ：この信
号は現命令の状況を中継する。ＩＰＵ ３４０がこのビ
ンから出力する特定条件はマイクロ命令でコーディング
される。 マイクロコード・ループ：これはＶＭＥインタフェース
制御レジしタスの状況ビットであり、診断ソフトウェア
で使用されるものである。 以下に挙げたＦＩＦＯに対するＦＩＦＯ状況信号：デー
タ・パイプ人力＃１（半満杯と空）、データ・バイブ人
力＃２（半満杯と空）、データ・バイブ出力＃ｌ（満杯
）−データ・パイプ出力＃２（満杯）−シＭεデータ入
力（半満杯と空） 、 ＶＭＥデータ出力（半満杯と空
）、ＧＩＰインタフェース（入力）（半満杯と空）、Ｇ
ＩＰインタフェース（出力）（満杯、半満杯と空）。＊
印の付いた信号は別すブシステ１１上の受入れＦＩＩ’
Ｏから出されるものである。 データ・キャンシュ・メモリ・サイクル承認：これはデ
ータ・キャッシュ・メモリへのアクセスが許可されたこ
とを示す。 マイクロコード拡張インタフェース条件コード信号：こ
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８０によって使用される。 ＤＭＡバス・エラｍ：この状況ビットは、ＶＭＥバス上
のＤＭＡ転送がバス・エラー発生が原因で途中で打ち切
られたとき活動化する。このエラーが最も起こり得る原
因としては、存在しないメモリがアドレス指定された場
合がある。 書込みフラグ０と１：これらの２信号はデータ・キャッ
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードだけによって使用される。 保留状況：これは、割込みから戻るときテストされ、そ
の結果、条件付きジャンプなどが割込みサービス・ルー
チンへのジャンプによってディスエーブルされていても
、正しく実行される。 ＩＰｏ ３４０からのＧＯＮＯ出力は、１００ｎｓでサ
イクルするときは、シーケンサのセットアツプ時間に間
に合わない程遅れて有効化される（特に、マルチプレク
サによって遅延されたとき）。この条件をテストすると
きは、クロックを１２５ｎｓまで延長する必要がある。 ”ｆｃ）ｒ １ｏｏｐｓ”は、シーケンサ内部のカウン
タの１つを使用すると、とり入れやすくなり、ＩＰＵ３
４Ｇをアドレス計算から解放することができる。勿論Ｉ
ＰＵ ３４０を使用しても可能であるが、サイクル時間
が長くなり、それだけ余分のオーバヘッドが生じること
になる。 条件コードは２４：ｌマルチプレクサ３１２を通して多
重化されて、シーケンサ３１０のＦＬＡＧ入力端に入力
される。シーケンサは選択した条件コード信号の極性を
内部レジスタに格納して、それを選択する。 マイクロアドレス・バス１１１ マイクロアドレス・バス３１１は、２つのソースつまり
、正常プログラム実行時にはシーケンサ３１０から、マ
イクロコードのロード時にはＶＭＥバスから駆動させる
ことができる。 ＶＭＥバスはマイクロアドレス・バス
３１１の内容を読み取って、シーケンサ３１０がどのア
ドレスにあるかを確かめることもできる。これはシーケ
ンサ動作と非同期に行なわれ、主に診断で使用される。 このバスの拡張部分は３１１Ｂ線で示されているように
、ホスト・インタフェース・ロジック１６０に結ばれて
いる。 定数／次アドレス・フィールド これは、シーケンサ２１０に関連して上述したもとのは
全く異なる方法で使用される。ＤＴＰモジュール１２０
では、マルチウェイ分岐機能を向上するためにいくつか
の新規なロジックが使用されている。このロジック（お
よびマルチウェイ分岐でのその用法）について、以下説
明する。 マルチウェイ分岐 第３八図と第３Ｂ図に示す実施例では、マイクロコード
・システムにおけるマルチウェイ分岐に新規な機能がい
くつか追加されている。第３０図は、アドレス境界の制
約を受けることなくマルチウェイ分岐を行なうために本
好適実施例で採用されているマイクロコード動作を概略
図で示したものである。 第３八図から明らかなように、定数／次アドレス・フィ
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコード・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の人力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３１０によって実行されるマルチウェ
イ分岐ステップにおいて、代替宛先間の増分を変えるた
めに使用される）がある。 第３Ｂ図は詳細図である。マイクロ命令バス３１１から
の定数フィールド（１６ビツト）は分割されてＰへＬ
３１８とバッファ３１７に対する人力が得られる。共通
イネーブル信号は、マルチウェイ分岐操作が望ましいと
き、これらの両方を活動化するために使用される。（勿
論、シーケンサ・バス３１５は他にも用途が多数あるの
で、マルチウェイ分岐操作が必要になるのはまれである
。）さらに、定数／次アドレス・フィールドは、単純な
ジャンフ操作でもよく使用され、そのような場合には、
マルチウェイ分岐操作が必要になる。 第３０図は、マルチウェイ分岐ロジックの内部操作をさ
らに詳しく示している。条件選択／コード化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コード化して、分岐で使用でき
る３ビット信号を得るものである。 マルチウェイ分岐ロジックは以下で詳しく説明するよう
に、いくつかのマイクロ命令ビットで制御される。 この種のマルチウェイ分岐ロジックをモジュール１２０
のようなデータ転送プロセッサで使用すると、特に利点
、が得られる。その場合には、装置条件信号を選択／コ
ート化ロジック３０１Ｏに対する条件人力として使用で
きる。そうすれば、データ転送プロセッサはかなり複雑
なインタフェースに対して高度の制御を行なうことがで
きる。関心のある状況信号が現れると、マルチウェイ分
岐ロジックはその条件を処理するのに相応しいルーチン
に直ちに■３ることができる。マルチウェイ分岐機能に
より、シーケンサは複数の装置の条件を１回のサイクル
でテストすることができる。つまり、ＤＴＰモジュール
１２０は各サイクルごとにデータ中云送を行なうことが
できる。この結果、１つだけの条件コード（ＦＬ八へ）
入力端をもつシーケンサは複雑な制御を行なうこともで
きる。 本好適実施例では、選択／コード化ロジック３０１０に
対する人力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の様々な人力構成を使用
できることも勿論である。 シフト入力はシフトとマージ・ロジックに対するもので
ある。これは、マルチウェイ分岐の宛先間の増分を変え
ることを可能にする。 第３０図の右側はシーケンサ３１０か相対アドレス指定
機能をもつことを概略図で示したものである。この機能
をマルチウェイ分岐機能と併用すると、アドレス境界の
制約を無視できる。これはデータ転送プロセッサでは特
に利点がある。この種のプロセッサはデータ転送を小刻
みに行なえる能力が要求されるので、マルチウェイ分岐
命令を多数含めておくことが望ましい場合がある。アド
レス境界の制約がなくなったので、この種の命令を大量
に使用できる。 本好適実施例では、プログラム・カウンタがジャンプ宛
先に対する人力として使用されている。 これは、従来の多数のマルチウェイ分岐では、宛先ベー
ス・アドレスを別のソースから得ていたものと異なるも
のである。 書込み制御記＋！！機構（ＷＣ５） ３２０ＷＣ５はマ
イクロコードＳＩＬモジュールを用いて構成されている
。これらは８に×３２ビット・メモリであり、マイクロ
コードと診断機能をロートするための直列走査バ〜ｔブ
ライン・レジスタを備えている。このモジュールは２種
類のものが使用される。レジスタ格納出力と非レジスタ
格納出力である。ＩＰＬＩ ３４０ とシーケンサ３１
０は独自の内部バイブライン・レジスタをもっているの
で、非しタスタ格納版を使用する。 ＷＣＳインタフェース・レジスタ３２２と３２３は制御
プロセッサ・モジュールの個所で上述したＷＣＳインタ
フェース・レジスタ２２３と２２２と同じ働きをする。 ＤＭＡコントローラ ＤＴＰモジュール１２０の重要な機能は、ＶＭＥインタ
フェース１６０と、場合によっては、１つまたは２つ以
上の他のインタフェースにある１つまたは２つ以上のＤ
ＭＡコントローラを制御することである。この機能は、
それぞれのインタフェースと共に、以下で詳しく説明す
る予定である。 モート・レジスタ３０３は、使用頻度が低く、マィクロ
コ−１・・ヒントを専用させるたけのＪ１山・がないＨ
ｉｌ制御信号のイ
その他の国々の著作権法に基く著作権による保護に服す
る。本出願の最初の存効な出願日を以て、本出願の材料
は未公開の材料として保護される。 しかしながら、この材料を複写することは、特許書類あ
るいは特許開示か英国あるいはその他の国の公的な特許
出願書類あるいは記録において現れてくるものとして、
だれもがファクシミリ再生することに著作権者は異Ｍぶ
を唱えないという範囲内において、許可される。しかし
、その地点においては、著作権者はどのようなものであ
るかすべての著作権を留保する。 ［産業上の利用分野コ 本発明は、プロセシング・システムに関し、特に命令実
行の改良されたコンピュータ・システムおよびサブシス
テム、およびコンピュータを利用したデータ処理方式に
関するものである。 ［従来の技術］ マイクロコーディングしたアーキテクチャ高速で柔軟な
コンピュータ・アーキテクチャを開発するための非常に
重要なツールはマイクロコーディングである。詳しい説
明は、Ｊ 、 ＭｉｃｋおよびＪ 、 Ｂｒ１ｃｋ著、
Ｂｌｔ−５Ｌｉｃｅ ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＤ
ｅｓｉｇｎ （１９８０）を参照されたい。この文献
は引用することで本明細書の一部とする。マイクロコー
ディングしたアーキテクチャは非常に柔軟であるばかり
でなく、処理速度を非常に向上できる可能性も備えてい
る。 マイクロコーディングしたアーキテクチャでは、個々の
命令はかなり長い（たとえば、１００ビツトなど）。か
なり低レベルのロジックによって命令をデコードするこ
とにより、適切なフィールドが低レベルのデバイス（レ
ジスタ・フィールドやアドレスなど）に送出されるよう
にしている。 つまり、命令フィールドのビットの１．９数は通常、命
令の総数のｌｏｇ２より非常に大きくなる。このため、
デコード操作を非常に単純化できる。マイクロコーディ
ングしたアーキテクチャでは、アドレス演算を実行する
ためと最初のレベルのデコードを実行するためにシーケ
ンサを使用する。 （また、プログラム・シーケンシング（順序付け）機能
を実行するために、低レベルのロジックも使用できる。 ）シーケンサはコントロール・ストア（メモリ）から、
マイクロ命令をアクセスし、マイクロ命令のいろいろな
部分が追加デコード・ロジックに提供されたり、直接デ
バイスに渡される。１つの命令には多くのコマンド・フ
ィールドが含まれる可能性があるため（フィールドはす
べて同時に実行される）、非常に短いマイクロコード・
プログラムを作成できる。 個々の命令は非常に低レベルで、かなり長いため、プロ
グラムを格納するのに必要な記憶空間は非常に重要であ
る。また、マイクロコード・ルーチンをロードするため
に必要なデータ転送も重要となる。 マイクロコード・オーバーレイ プロセッサは通常、一定の量の書き込み可能コントロー
ル・ストレージ（”ｗｃｓ”）、だけしか使用できない
。したがって、−度にＷＣ３に格納しなければならない
ルーチンの数が非常に多い場合には、何らかのオーバー
レイが必要である。スタートアップ時にはマイクロコー
ドをロードするためにシリアル・ループを使用でとるが
、オーバーレイをロードするためにシリアル・ループを
使用することは実際的ではない。これは、ホストが命令
をロードできる速度が非常に遅いためである（たとえば
、ディスクのアクセスに応じて、１つの命令をロードす
るのに１００マイクロ秒から３ミリ秒かかることがある
）。 マイクロコードの圧縮 大量のマイクロコードを削減するためにこれまで採用さ
れてきた１つの方法は、“垂直”マイクロコードと呼ば
れる。この方式では、必要な記憶空間を削減するために
デコード・テーブルを使用する。このデコード・テーブ
ルを定義しておけば、各マイクロコード命令に、命令そ
のものよりはるかに短い固有の゛°名前”を与えること
ができる。（たとえば、命令の数が２５６以下の場合に
は、個々の命令の長さが数百ビットの場合でも、８ビツ
トの名前によって各命令を参照できる。）このような命
令の短い“名前”を垂直マイクロコードと呼び、実際の
実行可能なマイクロコード命令は、“水平“マイクロコ
ードと呼ぶ。 この方式では、完全な命令ではなく、命令フィールドを
エンコードするために検索（ルックアップ）テーブルを
使用することがある。このようにすれば、検索に必要な
メモリ空間を削減できる。 適切なフィールドの組み合わせに対して、追加ロジック
が必要である。しかし、垂直マイクロコード方式は一般
に採用されていない。これは、この方式の速度が非常に
遅いからである。 アドレス空間とアドレス計 大きいアドレス空間を持つ仮想メモリ・システムが増加
している中で、３２ビット以上のアドレス空間を取り扱
うことができる機能はコンピュータ・システムにとって
非常に重要になっている（４８ビット以上のアドレス空
間を備えたシステムも出現している）。しかし、データ
と命令に対して同じアドレス空間を使用するシステムで
は、これはプログラム・シーケンスに対して制約条件と
なる可能性がある。 非常に高いスループットが必要とされる場合には、通常
、マイクロコーディングしたシステムを使用する。した
がって、このようなシステムでは、特にプログラム・ア
ドレス計算の速度が重要である。しかし、大きいアドレ
ス空間を使用すると、リアルタイムでアドレスに対して
実行できる計算の範囲が大きく制限される。このような
制限は特に、高速フーリエ変換（ＦＦＴ）のようなアル
ゴリズムでは不便である。ＦＦＴは大量のデータ演算と
アドレス演算を必要とする。 ［発明の要約コ 本出願では、第１図に示すようなシステムをもとに、多
くの革新的教示について述べる。多くの革新的教示の中
で、ここでは、マルチプロセッサ・システムについて述
べる。マルチプロセッサ・システムでは、制御プロセッ
サが数値処理モジュールとの間のすべてのデータ転送を
制御し、この制御プロセッサは、主に、与えられたタイ
プのすべての操作（数値プロセッサによる操作）に対し
て同じマイクロコードを実行する。（たとえば、ベクト
ル加算、ベクトル減算、ベクトル乗算は、これらの操作
がすべて、２つのベクトルを３番目のベクトルにマツプ
するという点で、“同じ形式タイプの操作である。） ここでは、もう１つの革新的教示として、圧縮したマイ
クロコードのための新しいアーキテクチャについて述べ
る。バイパス・レジスタを使用することにより、命令を
書き込み可能コントロール・ストレージから呼び出すと
きに、マイクロコード命令フィールドの特定のビットを
、上位レベルのプロセッサから渡された他のビットと置
き換えることができる。 本発明は特に、一部のプログラムが、演算中心型操作を
各データ・セットに対して実行しなければならないよう
なシステムで有利であると確信する。 （以下、第１０１頁に続く） ［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。 （目次） 実施例、、、、、、、、、、、、、、、、、、、、、、
、、、、、、、、、、、１１２概要説明、、、、、、、
、、、、、、、、、、、、、、、、、、、、、、、ｌ１
２設計目標、、、、、、、、、、、、、、、、、、、、
、、、、、、、、１２１アルゴリズムの分割、、、、、
、、、、、、、、、、、、、１２２アーキテクチヤの説
明、、、、、、、、、、、、、、、、１２５ｃｐモジユ
ール１１０の概略 （第２Ａ図） 、、、、、、、：、、、、、、、、、
、、、、、、、１２６ＤＴＰモジユール１２０の概略 （第３Ａ図） 、、、、、、、、、、、、、、、、、
、、、、、、、１２８ＦＰモジユール１３０の概略 （第４八−４Ｃ図） 、、、、、、、、、、、、、、
、、、、、 １３１０ＣＭの概略 （第５図） 、、、
、、、、、、、、、、、１３４ＣＭＩ９０の概略、、、
、、、、、、、、、、、、、、、、、、、１３７外部イ
ンタフェースの概略、、、、、、、、、、１３９制御プ
ロセツサ（ｃｐ）モジュール１１０、、、．１４２整数
プロセッサ機構（ＩＰＩＩ）２４０．、、、、、、、、
、Ｉ５０アドレス生成機構（ＡＧ＞２３０、、、、、、
、、、、、．１５２シーケンサ２１０と関連支援ロジッ
ク 、１５５割込み、＝、、、、、、、、、、、、、
、、、、、、、、、、、、１５Ｂ浮動小数点プロセッサ
（一般） （＋６１）条件コード・ロジック、、、、、
、、、、、、、、、１６３マイクロ・アドレス・バス、
、、、、、、、、、＋６８定数フイールド、、、、、、
、、、、、、、、、、、、、、１７０書込み可能制御記
憶機構（ＷＯ２）、２２０．、、、、．１７１ＷＣＳイ
ンタフエース・レジスタ ２２２と２２３ 、、、、、、、、、、、、、、、、、
、、、、、、．１７２ＦＰ制御ロジツク、、、、、、、
、、、、、、、、、、、、、、、＋７５その他のロジッ
ク、、、、、、、、、、、、、、、、、、、、１７５モ
ード・レジスタ２０３ （１７５） ：ＣＤバス・デコ
ード・ロジック（１７８）クロック発生機構２５０、、
、、、、、、、、、、、、、．１７８デバツグ・ハード
ウェア、、、、、、、、、、、、、、１８４マイクロコ
一ド語の形式、、、、、、、、、、、、、、１８５デー
タ転送プロセツサ・モジュール１２０、．１９８データ
転送の制御１０９０１６１６１６．。、、、、−，２０
１整数プロセッサ機構：１４０、、、、、、、、、、、
、、．２０８シーケンサ３１０と関連支援ロジック、、
、、２０８割込み、、、、、、、、、、、、、、、、、
、、、、、、、、、、、２０８条件コード・ロジック、
、、、、、、、、、、、、、２１１マイクロ・アドレス
・バス３１１、、、、、．２１６定数／次アドレス・フ
ィールド、、、、、、２１６マルチウ工イ分岐、、、、
、、、、、、、、、、、、、、、、２１６書込み制御記
＋Ｑ機構（ＷＣ５） ３２０．、、、、、、、、．２２
０ＤＭＡコントローラ、、、、、、、、、、、、、、、
、、、、、２２１その他のロジック、、、、、、、、、
、、、、、、、、、、、２２１デコード（２２２）；ク
ロック発生 機構（２２４） デパック・ハードウェア、、、、、、、、、、、、、、
２２４マイクロコ一ド語の形式、、、、、、、、、、、
、、、２２５マイクロコード拡張バス、、、、、、、、
、、、、、、２３３数値プロセツサ・モジュール１３０
、、、、、、、．２３４浮勅小数点算術演算機構（ＦＰ
Ｕ） 、、、、、、、、２３８算術計算機構４４０と４
５０、、、、、、、、、、、．２３９スクラツチパツド
・メモリ１６１０．、、、、．２４４高速レジスタ・フ
ァイル４３０、、、、、、、．２４６２重バッファリン
グ、、、、、、、、、、、、、、、、、、２５２非レジ
スタ・ビットのセットアツプ 時間短縮、、、、、、、、、、、、、、、、、、、、、
、、、、、２５９キヤツシユ・バス・インタフェース と制御、、、、、、、、、、、、、、、、、、、、、、
、、、、、、、、２６２保持レジスタ４２０、、、、、
、、、、、、、、、、、、．２６２データ・キャッシュ
転送ロジック、、、、２６３局所転送パス制御ロジック
（２６４） 。 転送りロック発生機構４１２ （２６４） ；制御信号
（２６９） 転送の制約条件（缶詰構造） 、、、、、、、、２７３
保持レジスタ／転送りロック動作、、、、２７８ＦＰプ
ログラム制御、、、、、、、、、、、、、、、、、、、
、２７９マイクロ命令順序付け（２７９）。 スタック・レジスタ４７８ （２８１） 。 サブルーチンの動作（２８３） 、クロック発生機構４
８０ （２８３） 、マイクロコード短縮（２８８）
、マイクロコード（７） １ 列ロード（２８９） ；
ＦＰマイクロコード・ルーチン実行の始動（２９１）。 Ｆｒ’モジュールの選択（２９２）、制御レジスタ（２
９４） マイクロコード語の形式、、、、、、、、、、、、、、
３０１プログラムの渣れの例、、、、、、、、、、、、
、、、、３０９デバツグ、ハードウェア、、、、、、、
、、、、、、、３１０Ｃアプリケーション向きプロセッ
サ・ モジュール１３０°、、、、、、、、、、、、、、、、
、、、、、、、、３ＨＦＦＴ高速化モジユール、、、、
、、、、、、、、、、３１４データ・キャッシュ・メモ
リ・ モジュール１４０、、、、、、、、、、、、、、、、、
、、、、、、．３１６メモリ構成、、、、、、、、、、
、、、、、、、、、、、、、、、、３２３データ・ポー
ト、、、、、、、、、、、、、、、、、、、、、、３２
４ＣＰ転送ロジツク、、、、、、、、、、、、、、、、
、、、、、、３２６ＤＴＰ転送ロジツク５４０、、、、
、、、、、、、、、、、．３３３仲裁ロジツク５３５、
、、、、、、、、、、、、、、、、、、．３３４コマン
ド−メモリ１９０、、、、、、、、、、、、、、、、、
．３３Ｂホスト・インタフェース・ロジック１６０、．
３４Ｇ物理的バス線とのインタフェース、、、、、、３
４３バス・コントローラ６５０ （３４３） 。 マスク・モードとスレーブ・ モード（３４５）、データ・バッファ ６２０ （３４７） ： アドレス・バッファＶＭＥイ
ンタフェース・メモリ５６０、、、、、．３４７メモリ
・マツプ、、、、、、、−、、、、、、、、、、、、、
，３４７データＦｒＦ０６７０．、、、、、、、、、、
、、、、、、、、、、．３５０ＶＭＥ割込みロジック６
８０、、、、、、、、、、、、、．３５１ＤＭＡ：＋シ
トローラ６４０、、、、、、、、、、、、、、、．３５
１マイクロコード・ロード制御 ロジック６１０、、、、、、、、、、、、、、、、、、
、、、、、．３５４レジスタ・ブロック６１２、、、、
、、、、、、、、、．３５５制御レジスタ・ビット（３
５５）ニ ストロープ・バッファ（３５８） 。 状況レジスタ（３６０） ；ｗｃｓ制御レジスタ（３６
１）：ＷＣＳデータ・ レジスタ（３６６）；ＣＰマイクロ アドレス・レジスタ（３８７）。 ＤＴＰマイクロアドレス・ レジスタ（３６７） データ・パイプ・インタフェース ロジック１５０、、、、、、、、、、、、、、、、、、
、、、、、、、．３６９画像プロセッサ・インタフェー
ス１７０、、、．３７３直列ループ・インタフェース、
、、、、、、、、、、、３７６制御記憶機構とのループ
・ インタフェース、、、、、、、、、、、、、、、、、、
、、、、３７フループ制御、、、、、、、、、、、、、
、、、、、、、、、、、、、３７８ループ・トポロジ、
、、、、、、、、、、、、、、、、、、、３８１ホスト
とのループ・インタフェース、、、、３８６ＤＴＰマイ
クロコード拡張ループ、、、、、、、、３８６並列マイ
クロコード・ローディング、、、、、、３８７モジユー
ル拡張オプシヨン、、、、、、、、、、、、、、３９１
モジュール接続、、、、、、、、、、、、、、、、、、
、、、、３９２多重数値処理モジュール、、、、、、、
、、、、、、、３９４キヤツシユ・メモリ拡張、、、、
、、、、、、、、、、３９９物理的および電気的実装ボ
ード、、、、、、、、、、３９９ＰＡＬ実装、、、、、
、、、、、、、、、、、、、、、、、、、、、、、４０
５ＣＰ ＰＡＬ、、、、、、、、、、、、、、、、、、
、、、、、、、、、、４０８クロツク波形生成ＰＡＬ２
５０ （４０６） ；ＣＤバス・ソースＰへＬ （４０
８） ：（：Ｄバス宛先ＰＡＬ （４０９） 、符号／
ゼロ拡張ＰへＬ；２１６ （４１０） 、マルヂウエイ
分岐アドレス指定１’ＡＬ２１７ （４１１）データ人
力条件コード選択１’ＡＬ（４１２）ＤＴＰ と Ｉ
／Ｆ ＰＡＬ 、、、、、、、、、−、、、、、、
、、イ１２ＶＭＥアドレス・デコードＰＡＬ （４１３
） ：ＤＭＡ ＦＩＦＯ状況とクロック制御ＰＡＬ（４
１３） ；ＶＭＥ読取りと書込みデコードＰＡＬ６１１
（４１４）、ＶＭＥ スレーブ・アクセス・タイミング
ＰへＬ（４１４）；信号ループ制御ＰＡＬ（４１５） ＤＣＭ とＤＣＭ Ｉ／Ｆ ＰＡＬ 、、、、、、、、
、、、、、、、、４１８０ＣＭアドレス・デコードＰＡ
Ｌ（４１８）。 ＤＣＭ保持レジスタ制御ＰＡＬ（４１９）；ＤＣＭ書込
みフラグ・レジスタ ＰＡＬ（４２１） ：ＦＰ書込みマスクＰＡＬ（４２３
）ＦＰ ＰＡＬ、、、、、、、、、、、、、、、、、、
、、、、、、、、、、４２３ＷＣＳロード・イネーブル
ＰＡＬ （４２３）；ホスト−ソース・モジュール 選択ＰＡＬ （４２：ｌ） 、ＣＰモジュール選択ＰＡ
Ｌ （４２５） ；ＦＰ−ＷＣ５制御ＰＡＬ （４２６
１；ハンドシェーク・ロジックＰＡＬ（４２８） 。 割込み捕捉１’ＡＬ（イ３２）；マイクロアドレスとク
ロック制御 １’ＡＬ（４３２） ：直列／並列ロード選択ＰＡＬ
（４３３） ；ＣＰ書込みデコードＰへＬ（４３４）
；ＣＰ読取りデコードＰＡＬ（４３５） ；保持レジス
タ制御Ｐ糺４６１ （４３６） ：保留レジスタ開始ア
ドレスＰＡＬ（４３９） ； レジスタ・ファイルＷＥ
制御（４３９）、レジスタ・ファイル・アドレス修ｆ！
１ｊＰＡＬ （４４０） ；レジスタ・ファイル・アド
レス 増分機構（４４１）、データ有効性制御ＰＡＬ（４４２
） ；マイクロ命令アドレス選択ＰＡＬ（４４２） ；
＾ＬＵ問題状況ＰＡＬ （４４３） 。 スタック制御ＰＡ１３９１０ （４４４） ：レジスタ
・ファイル・アドレス 修飾子ＰＡＬ （４４５） ；結実用バス制御ＰＡＬ
（４４７） ：ＶＭＥ割込、；５Ｌ ＰＡＬ （４４８
） 。 ＤＭＡ／ＶＭＥ スーＩＦ−−トーマＥｚン（４４９）
；ＤＭＡアドレス制御（４５２）、割込み縁捕捉（４５
２）。 ＧＩＰマイクロコード・デコード （４５：ＩＡ） ；Ｇｌｌ’割込みマスク（４５３Ｂ）
：Ｇｌｆ’割込みステート・マシン（４５４）ホスト
・コンピュータ、、、、、、、、、、、、、、、、、、
４５４ホストとのバス・インタフェース 、、、、４５
６画像プロセッサ・サブシステム、、、、、、、、４５
７システムの動作、、、、、、、、、、、、、、、、、
、、、、、、、４５９サンプル動作の実現、、、、、、
、、、、、、、、、、、、４５９物理メモリ・モデル （（：Ｐ／ＤＴＰ間のやりとり） 、、、、、、、、、
、、、、、４６１仮想メモリ・モデル、、、、、、、、
、、、’、、、、、、、４７０ｃｐとＦＰ間のやりとり
、、、、、、、、、、、、、、、、、、４７１１１ソフ
トウ工ア階層、、、、、、、、、、、、、、、、、、、
、４８４アプリケーシヨンとライブラリ・ ソフトウェア、、、、、、、、、、、、、、、、、、、
、、、４８５装置ドライバ、、、、、、、、、、、、、
、、、、、、、、、４８７マイクロコード監視ルーチン
、、、、、、、、４８９マイクロコード転送ルーチン（
ＤＴＰ） 、、４９１マイクロコード転送ルーチン（Ｃ
Ｐ） 、、−４９２マイクロコード計算ルーチン（ＦＰ
） 、、、、４９３短縮マイクロコード、、、、、、、
、、、、、、、、、、、４９５マルヂウ工イ分岐、、、
、、、、、、、、、、、、、、、、、４９６離敗フーリ
エ変換実装、、、、、、、、、、、、、、、、、、４９
７多重ＦＰモジュール付きＦＦＴ 、、、、、、、、、
、、、５０３バタフライ計算スルーブツト（５０４）
。 転送バンド幅（５０５） ヒストグラム・アルゴリズム実装、、、、、、、、５０
９プレビユー・モードのパイプライン方式％式％ 本出願の数多くの新規な開示技術について、本発明の好
適実施例に特に関連づけて説明するが、これらの新規開
示技術は、ホスト・コンピュータの指示を受けて稼動し
て高速数値計算を処理するサブシステムの特有の問題に
応用できる利点がある。（この種のサブシステムは一般
に「高速化ボード」と呼ばれている。）しかし、本実施
例は、本明細書に記載されている新規開示技術の多数の
有利な用途の１つの例にすぎないことは勿論である。例
えば、本明細書に開示されている各種アーキテクチャ上
の新規技術は、広範囲にわたるコンピュータ・システム
に任意選択的に応用が可能である。−船釣に、本明細書
に記載されている内容は特許請求の範囲に記載の様々な
発明の範囲を必ずしも限定するものではない、さらに、
記載内容によっては、本発明の特徴事項に通用される。 ものと適用されないものとがある。 概要説明 以下では、第１図に示すものと同じシステムの実施例（
または第９八、１Ｏ１４１、または４３図に示す代替実
施例）に特に関連づけて本発明を説明することにする。 これらの実施例の特徴事項は本発明の必須事項のすべて
であるとは限らず、好適実施例を説明するために便宜的
に示したものである。 第１図は、数値処理システムのアーキテクチャを示した
概念図であり、通常大型コンピュータ・システムのサブ
システムとして使用されるものである。第１図に示すよ
うなシステムは一般に「高速化ボード」と呼ばれている
。これらは通常サブシステムとして使用されている。つ
まり、監視プロセッサから高水準コマンドがこの高速化
サブシステムに与えられる。例えば、監視プロセッサは
高速化サブシステムにベクトル加算、行列反転、高速フ
ーリエ変ｔｌ（ＦＦＴ）の実行を命令することができる
。高速化サブシステムはこの命令を受けて監視プロセッ
サが指定した記憶位置からデータを取り出し、数値処理
操作を実行し、その結果を監視プロセッサに返却する。 第１図は、３つの異なるプロセッサ・モジュールからな
り、そのすべてが異なるタスクを同時並行に実行できる
アーキテクチャを示している。これらの３モジユールと
は、制御プロセッサ（ｃｐ）モジュール１１Ｏ，データ
転送プロセッサ（ＤＴＰ）モジュール１２０ 、数値処
理モジュール１３０である。 （この数値処理モジュールは浮動小数点処理モジュール
であることが好ましく、従ってこのモジュールは”ＦＰ
”モジュールと呼ばれることが多い。数値処理モジュー
ルは、以下で説明するように、他にも各種タイプのもの
が使用可能である。）数値処理モジュール１３０は他の
２つのプロセッサと非同期に、つまり、完全に独立した
クロックで稼動する。さらに、外部インタフェース１５
０．１６０，１７０，１８０にも相当量のロジックが備
わっている。 データ・キャッシュ・メモリ１４０の構造と、システム
内の他のブロックとの関係は非常に重要である。データ
・キャッシュ・メモリ１４０は広幅キャッシュ・バス１
４４を経由して浮動小数点プロセッサ！３０に結ばれて
いる。好適実施例では、キャッシュ・バス１４４は、デ
ータ用に予約された２５６木の物理線から構成されてい
る。 これらの３種類のプロセッサ・モジュールはタスク割振
りを容易にする。タスク割振りは基本的には次のように
行なわれる。 データ転送プロセッサは、外部インタフェースを通して
外部世界とのインターフェースを管理すると共に、キャ
ッシュ・メモリと外部世界との間のデータ転送を取り扱
う。 制御プロセッサ１１０はアドレス計算を行ない、数値処
理モジュール１３０との間で送受されるすべてのデータ
転送を制御する。 数値処理モジュール１３０はデータ計算を行なう。 このタスク割振りを効率よく、高速にサポートするシス
テムを設計するためには、いくつかの重要なアーキテク
チャ上の問題を解決する必要がある。しかし、本発明に
よれば、これらの問題が解決され、驚異的な成果が得ら
れる。 かかるアーキテクチャの実現を容易にするために、第１
図の実施例では、注目すべきハードウェア機構がいくつ
か設けられている。第１は、制御プロセッサ１１０に、
アドレス計算操作のための強力な機能をもたせたことで
ある。好適実施例では、第２図に概要を示すように、こ
のプロセッサはシーケンサだけでなく、アドレス生成ロ
ジックと算術論理演算機構（ユニット） （ＡＬＩＩ）
も備えている。 データ転送プロセッサ１２０は外部インタフェース・コ
ントローラの動作を監視する。好適実施例では、外部イ
ンタフェース・コントローラは実際には３つ設けられて
いる。つまり、ＶＭＥバス・インタフェース１６０と、
２個のバックブレーン・バスに対する制御装置である。 （一方のバックブレーン・バスは「データ・バイブＪで
あり、高速化ボード間を高バンド幅リンクで結ぶもので
ある。もう一方はｒＧＩＰバス」であり、画像や図形デ
ータの伝送を最適化するものである。）これらの３つの
バス・インタフェースの各々は、独自の制御ロジックと
好ましくはコントローラを備えている。例えば、ＶＭＥ
バス・インタフェースはブロック・データ転送を高速化
するために、直接メモリ・アクセス（ＤＭＡ）コントロ
ーラを備えている。 しかし、データ転送プロセッサ１２０はこれらのインタ
フェースを高度に監視する機能を備えている。上記アー
キテクチャの最も重要な部分はキャッシュ・メモリ１４
０である。このキャッシュ・メモリは幅が広（（２５６
ビツト幅）、大容量であり（少なくとも２メガバイト）
、高速であるが（現構成ではアクセス時間が１００ナノ
秒であり、より高速化することが好ましい）、それだけ
でなく３つのボートを備えて効率化を図っている。この
メモリは物理的には２ポートだけにするのが好ましく、
制御プロセッサ１１０とデータ転送プロセッサ１２０間
の仲裁はそれぞれのマイクロコード命令方式で行なわれ
る。 さらに注目すべきことは、キ・ヤッシュ・メモリ１４０
の３ボートが全く異な１ことである。−船釣に、大部分
の数値処理サブシステムでは、キャッシュ・メモリと数
値処理構成機構（ユニット）間のバンド幅か非常に重要
になっている。従って、好適実施例では、数値プロセッ
サにつノＪがるボートは制御プロセッサとデータ転送プ
ロセッサにつながるボートよりも幅が広くなっている（
従って、バンド幅が広くなっている）。好適実施例では
、後者のボートはわずか３２ビツト幅である。さらに、
完全並列レジタ群が３２ビツト・ボートで使用されてい
るので、これらのボートに対するすべてのアクセスはキ
ャッシュ・メモリ１４０からは完全に並列、つまり、２
５６ビツト並列読取りまたは書込みとして見えるように
なっている。 数値処理モジュール１３０とのインタフェースは、複数
のモジュール１３０がすべて１つの制御プロセッサの制
御を受けて並列に使用でき、すべてが（好ましくは）１
つのデータ・キャッシュ・メモリ１４Ｇをアクセスでき
るように定義されている。キャッシュ・バスの幅を極端
に広くすることは、この複数モジュール機能を実現する
上で重要な要因となる。 制御プロセッサ１１０とデータ転送プロセッサ・モジュ
ール１２０間のインタフェースにも、キャッシュを効率
よく利用できる重要な機能を備えている。好適実施例で
は、重要な機能のいくつかは、このやりとりの利点を向
上するために使用されている。第１は、多重プログラミ
ング・プロセッサでは普通に行なわれていることである
が、制御プロセッサ１１０とデータ転送プロセッサ１２
Ｇが共に可変継続時間命令を使用していることである。 つまり、ある種の命令タイプは、他の命令タイプよりも
サイクル時間を大幅に長くする必要がある。 例えば、８ｉ端な例として、ノー・オペレーション命令
や無条件ブランチは、乗算命令よりもＣＰＵ時間を大幅
に少なくする必要がある。従って、可変継続時間クロッ
クを使用してプロセッサの制御を行ない、実行中の命令
をクロック発生装置にチエツクさせて、クロック時間間
隔の継続時間をそのチエツク結果に応じて高速に調整す
ることが一般化されている。 本好適実施例では、制御プロセッサ１１０とデータ転送
プロセッサ１２０は共に共用可変継”経時間クロックに
よりクロックがとられる。従って、制御プロセッサ１１
０とデータ転送プロセッサは、たとえ別々の命令ストリ
ームを同時に実行中であっても、同期して稼動するよう
にイネーブルされる。 制御プロセッサ１１０にキャッシュ・メモリ１４０への
アクセス優先権が与えられている。つまり、データ転送
プロセッサｌｚＯは、制御プロセッサ１１０が先にキャ
ッシュをアクセスしていないことを確かめてからキャッ
シュをアクセスする必要がある。しかし、ロックアウト
を防止するために、データ転送プロセッサ１２０は割込
み信号を出して、制御プロセッサ１１０が少なくとも１
サイクルの間キャッシュ・ポートの制御権を解放するよ
うに指示することができる。 これらの３１！！類のプロセッサ・モジュールは、以下
の説明で略語を用いて引用することがある。 例えば、データ転送プロセッサ・モジュール１２０で実
行されるマイクロコードはＤＴＰマイクロコードと呼ぶ
場合がある。同様に、制御プロセッサ１１０で実行され
るマイクロコードはＣＰマイクロコードと、数値処理モ
ジュール１３０で実行されるマイクロコードはＦｌ’マ
イクロコードと呼ぶ場合がある。これらの略語は他の機
能についても用いられている。 設計目標 本好適実施例のサブシステムは、小型化され、低コスト
であるが、高度の浮動小数点数値処理性能をもつ設計に
なっている。 このサブシステムを使用するために２つのシステムが目
４票となっている。このサブシステムは、広範囲にわた
る汎用ホスト・コンピュータで浮動小数点高速化機構（
ユニット）として使用するのに適している（特に、ＵＮ
ＩＸエンジンと互換性をもたせることが望ましい）。 また、第１図の高速化システムは、特殊画像処理システ
ムで利用すると大きな利点が得られるように意図されて
いる。この種のシステムの例としては、ベンチマーク・
チクノロシーズ社から提供され、ｒＧＩＰシステム」と
呼ばれる図形画像処理システムがある。（ＧＩＰシステ
ムは広範囲にわたる°図形画像アプリケーションで高ス
ループツトが得られるようにするいくつかの機能を備え
ている。）第１．９八、１Ｏ２４３図などに示されてい
るような高速化サブシステムを備えたこの種のシステム
は、３次元図形アルプリズムを実行させる上で特に利点
がある。 アルゴリズムの分割 以下で、は、第１図のアーキテクチャについてさらに詳
しく説明するが、その前に、この多重プロセッサ構成が
どのように使用されるかについて説明することにする。 上述したように、大部分のアルゴリズムは４つの独立部
分、つまり、制御、データ入力、アドレス計算、および
データ計算に分けることができる。 これらを個別タスクとして扱い、３つのプロセッサにマ
ツピングするようなアーキテクチャにすることが好まし
い。制御とアドレス計算は制御プロセッサ（ｃｐ）モジ
ュール１１０が取り扱い、データ入出力タスクはデータ
転送プロセッサ（ＤＴＰ）モジュール１２０が取り扱い
、データ計算は浮動小数点プロセッサ（ＦＰ）モジュー
ル１３０が取り扱う。 アルゴリズムをｊｔＸＪ ？卸プロセッサ・モジュール
１１０ とＦｌ’間でどのように分割されるかは、いく
つかの特定アルゴリズム実装例を示して、以下に詳しく
説明する。１つの好例は、ｉ３１図を参照して上述する
高速フーリエ変ＪＴｈ（ＦＦＴ）実装によるものである
が、このＦＦＴアルゴリズムはプログラミング効率が悪
いことでよく知られている。 この例では、ＦＦＴアルゴリズムは、データ・サンプル
とフェーズ係数のアドレス計算を制御プロセッサ・モジ
ュール１１０に割り当て、バタフライ計算を浮動小数点
プロセッサ・モジュール１３０に割り当てることによっ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０間で分割されている。 ＦＦＴソフトウェアのうちＣＰモジュール１１０で実行
される部分は、複素数データのアドレスをステージとバ
タフライ数の関数として計算する。複素数フェーズ係数
はテーブルに保持されているので、そのソフトウェア部
分はテーブル内の必要とする位置も、ステージとバタフ
ライ数の関数として計算する。アドレスが計算で求まる
と、データと係数が取り出されて、浮動小数点プロセッ
サ・モジュール１３０に渡される。浮動小数点プロセッ
サ・モジュール１３０がバタフライ計算を完了すると、
ｆｆｄＪ 御プロセッサ・モジュール１１０はその結果
を読み取り、格納してから次のバタフライのアドレス計
算を繰り返すことになる。ン主目すべきことは、制御プ
ロセッサ・モジュール１１０は、実際に行なわれている
バタフライ計算を追跡する必要がなく、データを同期点
で浮動小数点プロセッサ・モジュール１３０とやりとり
するだけでよいことである。また、このソフトウェアは
、アドレスを計算するだけでなく、キャッシュ・メモリ
と数値プロセッサ間の実際のデータ転送を制御すること
もン主目すべきである。 ＦＦＴソフトウェアのうち浮動小数点プロセッサ・モジ
ュール１３０で実行される部分は、各連続ステージでデ
ータ・セットのバタフライ計算を行なうように直、線的
にコーディングされた単純命令列によってバタフライ９
１算を行なう。各ステージでの正確なデータと係数を得
るために必要な複雑なアドレス計算はで知しない。従っ
て、データ計算のためのコートは、データ転送操作と無
関係に書くことかできる。事実、浮動小数点プロセッサ
・モジュール１３０に別の設計を採用したい場合（例え
ば、異なる浮動小数点チップ・セットを使用したり、Ｆ
ＦＴにより適した低レベル・データ通路アーキテクチャ
を使用したりする目的で）は、このソフトウェア部分（
比較的単純化されている）を変更するだけでよい。 ＣＰとＦＰソフトウェアの実行は並列に行なわれ、アル
ゴリズム実行速度が低速部分によって決まるようにバイ
ブライン化されている。 アーキテクチャの説明 第１図のサブシステムの主要部分のいくつかについて、
以下詳しく説明する。なお、ここでは、要約だけを説明
していることに注意されたい。もっと詳しい説明はその
あとで行なう。 ＣＴＩモジュール１１０の概略（第２八図）制御プロセ
ッサ（ＣＰ）モジュール１１０は、３２ビット整数プロ
セッサ機構（ユニット）（Ｉｒ’１Ｊ）２４０、マイク
ロコード・シーケンサ２１０、 アドレス生成機構（ユ
ニット） （八Ｇ）２３０、その他マイクロプログラム
・メモリ、クロック発生装Ｍ、ハス制御といった機構（
ユニット）から構成されている。 好適実施例では、整数プロセッサ機構２４０はＷｅｉｔ
ｅｋ ＸＬ８１３７を使用し、シーケンサ２１０はＡｎ
ａｌｏｇ Ｄａｖｉｃｅｓ社製八〇５Ｐ−１へ０１を使
用し、アドレス生成機構２３０はＡｎａｌｏｇ Ｄｅｖ
ｉｃｅｓ社製ＡＤＳＰ−１４０１を使用している。当業
者ならば容易に理解されるように、これらに代えてその
他の各種構成要素を使用することも、他のブロックに同
等の機能をこれらに代えて組み入れることも可能である
。 ＄ｌＪ御プロセッサ・モジュール１１０は次の２つの主
要タスクを受は持つ。 まず、ホストからのコマンドを解釈し、ＤＴＰモジュー
ル１２０に転送を要求し、データ計算を開始する前に浮
動小数点プロセンサ・モジュール１３０を初期°化する
ことによって、ボードの動作を制御することである（高
位レベル）。 次に、データ・キャッシュ・メモリのアドレスを生成し
、データ・キャッシュ・メモリとＦＰモジュール１３０
間のデータ転送と経路を制御することである。この活動
は通常高位レベル制御操作が完了したあと、実際の数値
処理過程で反復的に行なわれる。ループ制御はシーケン
サが取り扱い、アドレス生成機構とＩＰＵがアドレス生
成のために排他的に使用できるようになっている。 他のブロックとの連絡は３２ビツト幅データ・バス（Ｃ
Ｄバス１１２ ）を通して行なわれ、ｊｌｉｌＪ御プロ
セッサ・モジュール１１０はこのバスを通して、データ
・キャッシュ・メモリ１４０、コマンド・メモリ１９０
、およびＦＰモジュール１３０の制御レジスタに対する
読み書きを行なう、制御プロセッサ・モジュール１１０
はホストによって（ＶＭＥインタフェース１８Ｇを通し
て）、浮動小数点プロセッサ・モジュール１３０によっ
て、あるいはデータ転送プロセッサ・モジュール１２０
によって割込みをかけることが可能である。正常動作で
は（つまり、プログラム開発やデバッグと切り施「され
た）、データ転送プロセッサ・モジュール１２０だけが
割込み発生源となる。 ＤＴ＋’モジュール１２０の概略（第３八図）データ転
送プロセッサ（ＤＴＰ）モジュール１２０は同じ３２ビ
ツト・プロセッサとシーケンサを使用しているので、プ
ログラマから見たとき同じように見える。顕著に異なる
のはバス制御とインタフェース制御である。制御プロセ
ッサ・モジュール１１（ｌと異なる特徴がもう１つある
。それは、データ転送プロセッサ・モジュール１２０に
は、マイククロコード拡弓長ボートがあり、アットオン
・ボード（大容量メモリ・カードやネットワーク・カー
ドなど）の制御が可能になっていることである。 データ転送プロセッサ・モジュール１２０は次の２つの
タスクを受は持つ。 まず、データ・キャッシュ・メモリと外部インタフェー
ス間のデータ転送を制御することである。（これは、制
御プロセッサ・モジュール１１０（またはホスト）から
コマンドを受けて行なわれる。） 次は、外部インタフェースからのコマンドをコマンド・
メモリ＋９０に保管されているコマンド待ち行列に転送
し、あとで制御プロセッサ・モジュールが処理できるよ
うにすることである。外部インタフェースはいずれもコ
マンドを出すことができるが、初期状態では、ＶＭＥイ
ンタフェースが主要コマンド発生源であるものと予想さ
れる。適当なソフトウェアでコマンド・リストをデータ
・キャッシュ・メモリ（またはコマンド・メモリ）に入
れておき、あとでマクロとして呼び出される（この手法
は「ベクトル連鎖」とも呼ばれている）。デバッグ環境
では、データ転送プロセッサ・モジュール１２０はデバ
ッグ・モニタ（ホスト側で稼動）とデータ転送プロセッ
サ・モジュール１２０や制御プロセッサ・モジュール１
１０や浮動小数点プロセッサ・モジュール１３０でデバ
ッグ中のマイクロコード間の主要インタフェースとなる
。 また、このデータ転送プロセッサ・モジュールを通して
デパック・モニタはＶＭＩＥアドレス空間にマツピング
されていない各種メモリをアクセスすることができる。 外部インタフェース、データ・キャッシュ・メモリ、コ
マンド・メモリ、ＶＭＥインタフェース・メモリ、およ
びデータ転送プロセッサ・モジュール１２０間のデータ
とコマンドの転送は３２ビツト幅ＴＯバス１２２を経由
して行なわれる。外部インタフェース１５０，１６０．
１７０はＦＩＦＯ（先入れ先出し）でバッファに入れら
れ、アテンションが必要になフたとき、つまりある種の
データを受は取ったり、なにもなくなりつつあるとき、
データ転送プロセッサ・モジュール１２０に割込みをか
ける。別の割込み発生源としては、ホスト（ＶＭＥイン
タフェース経由）と、制御プロセッサ・モジュール１１
０がある。 データ転送プロセッサ・モジュール１２０によるデータ
・キャッシュ・メモリへのアクセスは、制御プロセッサ
・モジュール１１０が使用していないサイクルに制限さ
れる。（ＣＰモジュール１１０は浮動小数点プロセッサ
・モジュール１３０への転送時や自身のためにメモリを
使用していることがある。）データ転送プロセッサ・モ
ジュール１２０が長時間アクセス待ちに置かれた場合は
、制御プロセッサ・モジュールに割込みをかけて、サイ
クルをスチールすることができる。 ＦＰモジュール１３０の概略（第４八−４Ｃ図）浮動小
数点プロセッサ・モジュール１３０は別ボートに置かれ
ており、このボードは主ベース・ボードに差し込むこと
によって使用される。浮動小数点プロセッサ・モジュー
ル１３０の動作は次の２つの部分に分かれて行なわれる
。 （ａ） マイクロコード浮動小数点機構（ユニット）。 この部分は浮動小数点計算を受は持つ。この機構は１つ
の目標、つまり、可能な限り高速に動作して、浮動小数
点ハードウェア機構の性能を引き出す設計になっている
。これらの設計目標を達成するために、非常に単純化さ
れたアーキテクチャが採用されている。つまり、浮動小
数点乗算機構、浮動小数点ΔＬＵ （算術論理演算機
構）、高１１ｆｆｌボート・レジスタ・ファイル、単純
化された高速シーケンサから構成されている。さらに、
スクラッチバッド・メモリが内部データ通路と密結合さ
れ、参照テーブルを保管し、ヒストグラム記憶域を提供
する。浮動小数点算術演算機構は２つの読取りボートと
１つの書込みボートを通してレジスタ・ファイルとのイ
ンタフェースとなる。 もう１つの書込みボートは読取りボートの一方と結ばれ
て、データ・シャツフルと複写機能を提供する。最終ボ
ートは両方向であり、データをレジスタ・ファイルとや
りとりするために使用される。 （ｂ）データ・キャッシュ・メモリ・インタフェース。 ＦＰモジュールのこの部分は、データ・キャッシュ・メ
モリ上レジスタ・ファイルの両方向ボート間のインタフ
ェースとなる。レジスタ・ファイルとデータ・キャッシ
ュ・メモリ間には両方向レジスタ群があり、データ転送
のバイブラインとなり、データ多重化と経路指定を取り
扱う。 転送制御は転送ロジックで生成される。このインタフェ
ースの多くの部分は、物理的にはＦｌ’モジュール１３
０ と同じ場所に首かれているが、ＣＰモジュール１１
０と共にクロックかとられるので、ＦＰモジュール１３
０の一部というよりも、拡張ＣＰモジュール１１０と一
般に呼ばれている。 高度多重ボート高速レジスタ・ファイルは、制御プロセ
ッサ・モジュール１１０と浮動小数点プロセッサ・モジ
ュール間のクリーンなインタフェースとなる点で重要な
要素である。このレジスタ・ファイルの一方の側は制御
プロセッサ・モジュール１１０と同期して動作し、他方
の側は浮動小数点プロセッサ・モジュール１３０と同期
して動作する。このようにクロック境界を設けたので、
境界の一方の側に変更を加えても他側が影響されること
がない。この結果、より高速の、あるいはもっと多くの
統合浮動小数点チップ・セットへの移行が容易になり、
従って、浮動小数点機構の独立性を保つことができる。 浮動小数点プロセッサ・モジュール１３０（またはアル
ゴリズムに合わせて変更されたモジュール１３０’）は
、最高４つまでこの種のサブシスデムに組み入れること
が可能である。第９八図と第１Ｏ図にそのいくつかの例
が示されている。 ＤＣＭの概略（第５図） データ・キャッシュ・メモリ１４０は高バンド幅多重ポ
ート・メモリである。このメモリとそのインタフェース
のアーキテクチャは、本好適実施例のシステム全体の性
能を大幅に向上させる利点をもっている。高バンド幅が
必要とされるのは、浮動小数点プロセッサ・モジュール
１３０が単純なベクトル計算を実行中のとき、浮動小数
点プロセッサ・モジュール１３０にデータを常時提供す
るためである（そして、その結果を除去するためである
）。例えば、ベクトル「加算」操作には、計算毎に数字
を３回転送する必要がある。浮動小数点プロセッサ・モ
ジュール１３０が２０Ｍｆｌｏｐｓの計算速度に耐えら
れる場合は、それに歩調を合わせるために要求されるメ
モリのバンド幅は毎秒２４０Ｍバイトとなる。 データ・キャッシュ・メモリは６４にｘ ３２ビツト・
メモリからなるメモリ・バンクを備え、２Ｍバイトのオ
ンボード記憶機構を搭載している。これは遠隔メモリ拡
張ボード４３１Ｏをキャッシュ・バス１４４に付加する
ことにより拡張可能である。（物理的には、このメそす
拡張モジュールは浮動小数点プロセッサ・モジュール１
３０の各種モジュールと同じコネクタに差し込まれる。 ）このメモリ拡張モジュールは、オンボード・データ・
キャッシュ・メモリと同じバンド幅になっているので、
追加の１２Ｍバイト・メモリを２Ｍバイト単位で拡張す
るように構成することが可能である。２重容量メモリ・
モジュールを使用すると、オンボード記憶機構を４Ｍバ
イトまで、オフボード記憶機構を２４Ｍバイトまで増加
できる。 データ・キャッシュ・メモリには３つのボートがあり、
各々はプロセッサの各々につながっている。しかし、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０へのデータ転送はすべてＣＰマイ
クロコードによって制御されるので、多くの点で、メモ
リを２重ボートだけをもつものとして扱うことが可能と
されていた。 浮動小数点プロセッサ・モジュール１３０と制御プロセ
ッサ・モジュール１１０に対するデータ転送は入出力転
送より優先されているので、データ転送プロセッサ・モ
ジュール＋２０はメモリ・サイクルに空きが出るまで待
たされることになる。データ転送プロセッサ・モジュー
ル１２０の待ち時間が長い場合は、制御プロセッサ・モ
ジュール１１０に割込みをかけて、メモリへのアクセス
権を獲得することができる。このことは、制御プロセッ
サ・モジュール１１０がランダム・アクセスを行なって
いない限り、問題となることはない。その場合でも、ブ
ロック人出力転送では、データ転送プロセサ・モジュー
ル１２Ｇは別のデータ・ブロックを要求する必要が起こ
る前に、メモリ・アクセスご、とにデータを転送するた
めに８サイクルが必要になる。 妥当なサイクル時間メモリ装置で高メモリ・バンド幅を
得るために、広幅メモリ・アーキテクチャが採用された
。メモリは２４ビツト幅であるので、１回のアクセス・
サイクルで、３２バイト（８Ｆ語）が転送される。メモ
リのサイクル期間が１００ ｎｓであれば、メモリ・バ
ンド幅はブロック転送では毎秒３２０Ｍバイト５ランダ
ムＦ語のアクセスでは毎秒４０Ｍバイトである。 データ・キャッシュ・メモリは、ＦＰモジュール１３０
用のマイクロコード・オーバーレイを保管しておくため
にも使用できる。これらは、浮動小数点プロセッサ・モ
ジュール１３０のマイクロコードがＷＣＳサイズを越え
たとき、ＦＰモジュールの書込み可能制御記１（！機構
との間で受は渡しされる。この並行ロード機能によるＷ
Ｃ５の再ロードは、ホスト制御による通常のシリアル・
ロードよりもはるかに高速に行なわれる。事実、この機
能はマイクロコードを動的にページングができるだけの
高速になっている。 ＣＭ １９０の概略 コマンド・メモリは小容量（２Ｋ）の３２ビツト幅メモ
リでり、制御プロセッサ・モジュール１１０とデータ転
送プロセッサ・モジュール１２０間の２つのボートをも
っている。コマンド、制御および状況データはこのメモ
リに保管されているソフトウェア待ち行列またはＦＩＦ
Ｏスタックを通して、制御プロセッサ・モジュール１１
０とＤＴＰの間で受は渡しされる。 このメモリの半分は制御プロセッサ・モジュール１１０
と浮動小数点プロセッサ・モジュール１３０の状態情報
（一部のコマンド構造と共に）を保存しておくために、
マイクロコード・デバッグ・モニタ用として予約されて
いる。 （以下余白） 外部インタフェースの概略 好適実施例では、効率のよいインタフェースをいくつか
備えている。その中で最も重要なのがホスト・インタフ
ェース（Ｖ）４Ｅインタフエースとも呼ばれる）である
。ＶＭＥインタフェースは好適実施例によるサブシステ
ムとＶＭＥバスとを結ぶインタフェースであり、ＶＭＥ
バス規格改訂版Ｃ１に規定されている電気的仕様とプロ
トコル仕様に準拠している。 ＶＭＥインタフェースは、ＶＭＥホストがマイクロコー
ドをアップロードしているとき、制御または状況レジス
タをアクセスしているとき、ＶＭＥインタフェース・メ
モリ（ＶＩＭ）をアクセスしているとぎ、あるいはデー
タＦＩＦＯをアクセスしているときはスレーブ・モード
で動作する。スレーブ・モードのインタフェースはバイ
トまたは語アクセスをサポートせず、３２ビット並列ア
クセスだけをサポートする。しかし、制御および状況レ
ジスタは１６ビツト幅であるので、１６ビツトのホスト
は本好適実施例のサブシステムを制御できる。 ＶＭＥインタフェースは、局所ＤＭＡの制御を受けてデ
ータＦＩＦＯとＶＭＥメモリ間でデータを転送するとき
は、マスク・そ−ドで動作する。ＤＭＡの活動は、デー
タ中云送プロセッサ・モジュール１２０が割込みサイク
ルをＶＭＥバス上で開始することによりこのモジュール
によって制御され、モニタされる。 データ・バイブ・インタフェースは、高ハアト幅バック
ブレーン・バスと結ばれる設計になっている。（物理的
には、これはリボン・ケーブルを使用するだけで構成に
含めることができる。）このバスを使用すると、私用サ
ブシステム間の通信が行なえるので便利である６つまり
、インタフェース・ロジックは２つの受信ボートと１つ
の送信ボートを備えているので、この種のバスを複数短
距離局所バスとして使用して、幅広いデータ流れアーキ
テクチャを実現することができる。このバス上のデータ
転送はＦＩＦＯでバッファリングされるので（受信端側
）、データ転送を高速にかつ低オーバヘッドで行なうこ
とができる。複数のサブシステムを並列にも直列にも（
例えば、バイブラインで）接続できるので、高性能のシ
ステムを筒４ｉに実現することができる。 １つの例として、高性能の実時間３次元図形システムを
、２つの高速化サブシステムと画像プロセッサをバイブ
ライン構成にすることによって構築することができる。 最初の高速化サブシステムはフレームｎで多角形を変形
してクリッピングし、２番目の高速化サブシステムはフ
レームｎ−１で多角形を描画順に分類しく隠蔽表面除去
のため）、画像プロセッサはフレームｎ−２で多角形を
描画する。 ＤＴＰマイクロコード拡張インタフェースは仮想的にＤ
ＴＰモジュール１２０のマイクロアドレスとデータ・バ
スを拡弓長したものである。これはＧＩＰマイクロコー
ド拡張バスと完全に互換性（物理的および電気的に）が
あるので、ＧＩＰ用に設計され、この種のインタフェー
スを使用するどの拡張カートでも使用できる。外部大容
量メモリ・システムとネットワーク・カードはこのイン
タフェース・ボート＆￥山で未実施例のサブシステムと
？１５はれる。 画像データ・ハス・インタフェース１７０（またはｒ
ＧＴ［’インタフェース」）は、特に図形と画像データ
用に最適化された別のバスに結ばれる。このインタフェ
ースは、ＧＩＰマイクロコード拡弓長バスとも接続でき
るので、未実施例のサブシステム上のいくつかのインタ
フェース・ロジックをＧＩＰマイクロコードで制御する
ことができる。これにより、ＧＩＰと未実施例のサブシ
ステム間は両方向１６ビツト幅のＦＩＦＯで結ばれるの
で、コマンドとデータをＦＩＦＯ経由で送ることができ
る。このインタフェースの各側は他方の側に割込みをか
けることができる。 制御プロセッサ（ｃｐ）モジュール１１０制御プロセツ
サは、３２ビット整数プロセッサ機構（ユニット） （
ＩＰＵ）２４０に搭載された３２ビツト・マイクロコー
ド・プロセッサであり、本好適実施例では、Ｗｅｉｔｅ
ｋ ＸＬ８１３７が使用されている。Ｉ Ｐ ＋１２４
０は１６ビツト・アドレス生成機構（八Ｇ）２３Ｑ
（木実施例ではＡｎａｌｏｇ Ｄｅｖｉｃｅｓ社へ０５
１” １４１０を使用）および１６ビツト・シーケンサ
２１０（本実施例ではＡｎａｌｏｇＤｅｖｉｃｅｓ社八
［ｌＳＰ １４０１を使へ）によってサボー）・される
。制御プロセッサ内の主データ通路はＣＯババス１２で
ある。 第２八図は本好適実施例における制御プロセッサ＋１０
の構造を概要図で示したものである。書込み可能制御記
憶機構（ＷＣ５）２２０は、マイクロ命令列を納めてい
るメモリである。シーケンサ２１０からマイクロ命令ア
ドレス・コマンドが出されて、制御記憶機構２２０から
マイクロ命令が取り出される。 この方法で制御記憶機構から取り出される命令の流れを
示したのが２２１である。レジスタに格納されない出力
とレジスタ２２２に格納される出力の両方を設けること
が好ましい。レジスタ２２２に格納された出力はデコー
ダ２６０に人力される。レジスタ２２２と２２３は共に
直列シャドウ・レジスタとして構成され、直列ループ２
２５とのインタフェースとなる。マイクロアドレスの流
れの一部をライン２１１Ａから得て、浮動小数点モジュ
ール１３０に通知するようにするのか好ましい。この方
法をとると、以下に述へるような利点が得られる。 また、ライン２２１上の流れを両方向にするのが好まし
い。つまり、このラインは書込み可能制御記憶機構から
マイクロ命令を読み出すために使用できるだけでなく、
ある種の場合には、命令を逆に制御記憶機構に書き込む
ためにも使用できる。 その利点については下達するが、これは重要な機能であ
る。 マイクロコード出力２２１は入力としてデコーダ２６０
に送られる。従来の方法では、このデコーダは最小限の
低レベル・デコード・ロジックを使用して、マイク命令
のフィールドを分割して、必要時にそれらをデコード化
している。本実施例のマイクロ命令形式は第２Ｂ図に示
されているが、これについては以下で詳しく説明する予
定である。デコーダ２６０の出力２６１はアドレス生成
機構２３０、整数処理機構２４０、シーケンサ２１０と
いった主要機能ブロックのすべてに送られる。これらの
ラインはいろいろな個所につながっているので、個別的
には示していない。 シーケンサ２１０は、リンク・レジスタ（トランシーバ
） ２１４を経由してＩＰυ２４０から送られてくる入
力とシーケンサ局所バス２１５を経由してアドレス生成
機構２３０から送られてくる人力だけでなく、他のいく
つかの入力も受は取る。 さまざまな割込み線はマルチプレクサ２１３を通して多
重化され、これらの割込みにより、シーケンサ２１０の
プログラム・カウンタ動作がさまざまに変更される。割
込みをそれぞれに応じて処理するシーケンサ・ハードウ
ェアはよく知られている。 別のマルチプレクサ（２１２で示されている）は各種条
件コード信号から１つを選択して、シーケンサ２１０に
人力するために使用される。これらの条件コード信号は
、詳細は後述するように、シーケンサ２１００ロジツク
の中でいろいろな使い方をされている。 バッファ２１７は、マイクロ命令のフィールドで指定さ
れている定数を送るために使用される。 ざらに、別の入出力がいくつか書込み制御記憶機構２２
０とマイクロ命令バス２２１ に示されている。書込み
イネーブル線は、例えばホストからといったように、外
部から制御される。さらに、２ウエイ・インタフェース
２１１Ｂを通して、ホストはマイクロアドレス・バス２
１１に対して読み書きを行なう。この機能は診断に利用
できるだＣづでなく、マイクロ命令を制御記憶機構に書
き込むときにも利用できる（後述する）。 クロック発生装置２５０は制御プロセッサ目Ｏとデータ
転送プロセッサ１２０の両方からサイクル継続時間人力
を受は取る。現クロック・サイクルの継続時間は、ＣＰ
とＤＴＰモジュールから受は取った最も継続時間の長い
指定子から即時に選択される。これは、プログラマブル
・ロジック・アレイ（ＰＡＬ）を用いて実装するのが好
ましい。デコーダ２６０の場合と同様に、クロック発生
装置２５０の出力はいろいろな個所に送られるので、個
々には示していない。 第２Ｂ図は本好適実施例におけるマイクロ命令フイール
ドの割当てを示したものである。ＣＰ Ｊ＋２．張ロジ
ックにおりるフィールドの割当ても示されている。この
拡張レジスタの動作については以下で詳しく説明する。 なお、ここで注意しておきたいことは、この拡張フィー
ルド内のマイクロ命令の追加ビットと、基本ＷＣ５２２
０内の各命令のこれらの追加フィールドをＷＣ５拡張機
構およびこれらのマイクロ命令フィールドをデコードし
て実行するロジックはすべてサブシステム内の各数値処
理モジュール１３０またはアルゴリズム高速化機構にも
同じものがあることである。従って、第１０図の実施例
には、３つのＷＣ５拡張機構が設けられるので、ＣＰマ
イクロコード・フィールド全体は１９２ビツトになる。 基本命令内の個々の命令フィールドは整数処理機構２４
０（３２ビツト）、アドレス生成機構２３０ （ｔｏビ
ット）、およびシーケンサ２１０（７ビツト）用に割り
１辰られている。拡張フィールド（これは各ＷＣ５拡張
機構に保管される）では、フィールドはレジスタ選択、
条件選択、および転送制御用に割り振られている。こね
らのビットの用法については、あとて詳しく説明する。 他の命令フィールドは従来のマイクロコード・アーキテ
クチャで採用されている方法で割り振られる。例えば、
あるビットは中断点まできたことを示すために使用され
、いくつかのビットは命令タイプを簡単に記述するため
に使用され、２ビツトはクロック制御をコード化するた
めに（上述したように、可変ｍ経時間クロックを可能に
する目的で）使用される。 アドレス・レジスタ２３０はオフ・ザ・シェルフ・アド
レス生成機構である。計算をこの機構で行なえるので、
制御ブロセッザ１１０の高速アドレス計算能力が向上す
る。 さらに、整数処理機構（ＴＰｔｌ） ２４０は算術演算
機能を更に向上させる。ＩＰＩＪはＣＤバス１１２から
読み書きができると共に、アドレスをＣＡババス出力す
ることもできる（レジスタ２４１を通して）。これらの
アドレスは、第１図に示すように、キャッシュ・メモリ
１４０とコマンド・メモリ１２０に対するアドレス情報
となるものである。 木好適実施例において整数対エツ機構２４０で使用され
る実際の構成要＊は高度の算術演算ａｌ能を備えており
、この中には、乗算をハードウェアで行なう機能も含ま
れている。従って、機構２３０ と２４０を一緒に使用
すると、算術演算機構の多くをアドレス生成−のために
利用することができる。更に、シーケンサ２１０がマイ
クロ命令アドレス生成機能も実行するロジックをいくつ
か備えていることは勿論である。 アドレス生成機構２３０からの出力２３１はバッファに
入れられ、ＣＤバス１１２に送り返される。シーケンサ
２１０は整数処理機構２４０の出力を読み取ることがで
きるが（リンク・レジスタ２１４を通して） 、 ＩＰ
Ｕ ２４０にコマンドでＣＤバス１１２を駆動させるこ
ともできる。キャッシュ・メモリ１４０、ＦＰモジュー
ル１３０、またはコマンド・メモリ１９０もこれらの結
果がこのバスに送り出された時点で、その結果をアクセ
スすることができる。 レジスタ２０３（第２八図の左上に図示）は使用顕度の
低いいくつかの制御信号を格納する。これらの制御信号
には、診断用信号、ＬＥＤ制御信号などがある。 整数プロセッサ機構（ＩＰＩＩ） ２４０ＩＰＵ ２４
０は、４ボート・レジスタ・ファイル１１１０、八ＬＬ
１１１２０、フィールド・マージオ及構１１３０および
乗算／除算機構１１４０から構成されている。これらの
構成機構を簡略図で示したのが第１１図である。２つの
外部データ通路は同図にＤおよびＡＤババス１０１．１
１０２で示されている。制御プロセッサ・モジュール１
１０では、へＤバス１１０２はレジスタ２４１を通して
接続され、各種メモリへのアドレス・バスとして使用さ
れる。Ｄバス１１０１はＣＤバス１１２に直結されてい
る。 ｌＰｔ１２４０の４つのボート・レジスタ・ファイル１
１１０により、４番目のボート経由によるレジスタへの
書込みに加えて、ｒ＋、 −ｒ２÷「３といった演算が
１サイクルで行なえる。ＡＬＵ １１２０は通常の算術
および論理演算機能のほかに、優先コード化とビットま
たはバイト反転命令を備えている。フィールド・マージ
機構１１３０は多重ビット・シフトと回転、可変ビット
・フィールド抽出、保管とマージ機能を備えている。乗
算／除算機構１１４０はＩＰＵ２４０の他の部分から独
立して稼動する。この機構がいったん乗算または除算操
作を開始したあとは、他の乗算／除算以外の命令はいず
れもＡＬＵ １１２０またはフィールド・マージ機構１
１３０に実行させることかできる。乗算は３２ ｘ ３
２符号付き（８サイクル）で行なわれ、除算は６４ ｘ
３２ビット符号なしく２０サイクル）で行なわれる。 レジスタ２４１はＩＰ［ｌ ２４０の外部にあり、Ｃ＾
ババス１１ とのインタフェースで使用される。これに
より、メモリをアクセスするときバイブライン遅延が生
じる。（このレジスタが必要なのは、ここで使用されて
いる特定部分では、へ〇バスはサイクルが開始してから
７５−９０ｎｓ経過するまでは有効にならないためであ
る。） ＩＰＵ ２４０ じＣ“バス１１０３上の）に対するマ
イクロコード命令入力は内部的に格納されるので（レジ
スタ１１５１） 、マイクロコード命令は直接に書込み
制御記憶機構（ＷＣＳ）から取り出される。 アドレス生成機構（八Ｇ） ２３０ 木好適実施例で使用されるアドレス生成機構２３０の構
成は第１２図にその概要が示されている。 主要要素としては、１６ビツト幅のＡＬＵ １２１０．
３０個の内部レジスタ（これらのレジスタを機能別に分
けると、１６個のアドレス・レジスタ１２２２．４個の
オフセット・レジスタ１２２４．４個の比較レジスタ１
２２６、および４個の初期設定レジスタ１２２８に分類
される）がある。他にも、アドレス比較機構１２３０と
ビット反転機構１２４０がある。内部バス１２５０はデ
ータの経路指定を行ない、”Ｙ”バス１２７０はアドレ
ス出力２３１を行ない、この出力はＣＤバス１１２にフ
ィードバックされる（出力バッファ−２３２がイネーブ
ルされたとき）。”Ｄ”バス１２６０はシーケンサ・デ
ータ・バス２１５に人出力を行なうように結ばれており
、バス２１５はリンク・レジスタ／トランシーバ２１４
によってＣＤバスから分離されている。 実際の装置は命令デコーダとその他のタイミングおよび
接合ロジック（図示せず）も備えている。 これらの機ｒ＋ヒにより、アドレス生成機構２３０は１
サイクルで次のことが行なえる。 １６ビツト・アドレスを出力すること。 メモリ・アドレスにオフセットを加えることによりメモ
リ・アドレスを修飾すること。 アドレス値がいつ事前設定境界に稼動または境界を越え
たかを検出し、条件付きでアドレス値を再号期設定する
こと。 この最後のステップは循環バッファやモジュール・アド
レス指定を取り入れる上で特に有用である。 アドレス生成機構２３０はｌＰｔ１２４０がもつアドレ
ス生成機能を補強するものである。しかし、アドレス生
成機構２３０で使用される特定チップは直接に動作する
場合、１６ビツト・アドレスしか生成できない。（倍精
度アドレスは２サイクルを必要とするが、２個のチップ
をカスケード接続することも可能である。）本好適実施
例では、アドレス生成機構２３０の１６ビツト・アドレ
ス出力はｌＰｔ１２４０に渡され、そこでそのアドレス
出力がベース・アドレスに加えられ、３２ビツトまで拡
張される。 アドレス生成機構のレジスタは１６ビツト幅Ｄボー１〜
を通してアクセスされる。このボートはシーケンサと同
じ局所部分２１５ とリンク・レジスタ２目に接続され
ている。 アドレスはＹボート１２７０ （第２Ａ図にライン２３
１で示されている）から送出される。アドレスはＣＤバ
スと結ばれる前に、３状態バツフア２３２に渡される。 アドレス生成機構のＤかＹのどちらかが読み取られると
き（つまり、ＣＤバスを駆動するように要求されるとき
）、１６ビツト値はバス幅（３２ビツト）までゼロで拡
張または符号で拡張することができる。これを実行する
ロジックは、あとで詳しく説明する符号／ゼロ拡張ＰＡ
Ｌ ２１６内に置かれている。ゼロ拡張または符号拡張
はＣＰマイクロコードから直接に制御される。（この機
能は、１６ビツト幅ボートのいずれかがＣＤバスを駆動
するために選択されたとき使用可能になる。） アドレス生成機構２３０の命令セットは次のように分類
されている。 ルーピング レジスタ転送 論理およびシフト（桁送り）１葉作 制御操作 その他の操作 アドレス生成機構の人力となるマイクロコード命令は内
部レジスタに格納され、ＷＣＳ ２２０から直接に取り
出されるようになっている。 ジ−ケン−１）２２０ と関連支援ロジック本好適実施
例では、シーケンサ２１０は八ＤＳＰ１４０１を採用し
ている。この特定の八〇ＳＰを実装したシーケンサの主
要要素は第１３図に示されている。 これは、１６ビツト加算機構１３１Ｏ１６４Ｘ ６４ビ
ットＲＡＭ ＋３２０、割込みロジック１３３０、割込
みベクトル記憶機構ｌｌ０１および４個のループ・カウ
ンタが含まわる。 内部ＲＡＭｌ３２０は次の３通りの使い方が可能である
。 １つはレジスタ・スタックとしてである。スタックとし
て使用すると、サブルーチンに入ったとぎ最高４個まで
の７１−レスをスタックに入れでおくことができる。こ
れらのアＩ・レスは関係命令内の２ビツト・フィールド
によってアクセス可能である。 次はサブルーチン・スタックどしてである。このスタッ
クはサブル−チンのシンケージとに４込みのための通常
戻りアドレスの記ｔ９域となるものである。これは、状
況レジスタやカウンタなどの他のパラメータを格納する
ためにも使用できる。 最後は間接アトｌメス記憶域としてである。これは使用
開度の高いアドレスの格納用に予約しておくことができ
る。これらはＤボートの下位６ビツトを用いてアクセス
される。 スタック制限レジスタ１３２１はスタ・、・り域が他の
スタック域を１之した二つ、スタ・・！り・オーバフロ
ー・やアンダフローが起こるのを防止するものである。 これらのどれかが起こると、内部割込みが起こり、エラ
ー状態にフラッグが付けられたり、スタックはオンチッ
プ゛に拡弓長される（スタック・ベージング）。 ｉ ｏ （Ｈ，ＩＪの否先割込みが用意されている。そ
のうち０２ｆｉは装Ｇｊｔ内部のもので、スタック・エ
ラーとカウンタ アンダフローに対するものである。８
１１７１は外１１１へである。割込み検出、し〕・・ス
スタツグおよびマスキングはすべてロジック１３３０に
よりオンチップでＪＡ理され、対応するベクトルが割込
みベクトル・ファイル１３４０から取り出される。 命令セットは非常に豊富であり、ジャンプ、サブルーチ
ン呼出し、戻りなど幅広く揃っている。これらの命令の
大部分は絶対アドレス、相対アドレス、または間接アド
レスを使用して目標アドレスを指定できる。これらは選
択した条件の１つによって修飾可能である。 無条件。命令を常に実行する。 フラグなし。条件コード人力（ＦＬＡＧと呼ぶ）が偽で
あれば、命令を実行し、そうでなければ続行する（通常
失敗命令） フラグ。条件コード人力が真であれば、命令を実行し、
そうてなければ続行する（通常失敗命令）。 符号。命令の実行は状況レジスタ内の符号ヒラ１−によ
って左ノｉされる。 スタック！「ｌ埋、状況レジスタ操作、カウンタｌ：：
作、および割込み制御を行なう命令も用哲されている。 マイクロコード命令人力は内部レジスクシご格納され、
マイクロコード命令はＷＣＳ （レジスタ格納なし）
から直接に取り出される。 シーケンサ支援ロジックには、割込み、条件つきコード
選択、マイクロアドレス・バス、定数／次アドレス・フ
ィールドの４種類がある。 割込み 本好適実施例でシーケンサ２１０用に使用されているチ
ップは４個の割込み入力ビンがあるだけである。従って
、使用可能な割込み数を８個に拡張するために外部マル
チプレクサ２１３が使用されている。割込みは主に連絡
用とデバッグ・ツールをサポートするために使用される
。 割込み発生源（最も優先度の高い順）は次の通りである
。 クロー・ロジック デバッグ環境内では、名目的には、モニタ・タスクとユ
ーザ・タスクの２タスクが稼動している。クロー・ロジ
ック（ｃｌａｗ Ｉｏｇｉｃ）は、モニタ・タスクを１
スデツプ進めることなく、ユーザ・タスクだけを１ステ
ツプ進めるものである。クロー・ロジックはユーザ・タ
スクの中のある命令が実行されると、モニタ・タスクに
「制御を返却させる」。ユーザ・タスクに制御を返却さ
せる命令はクロー割込みを要求する。これは１サイクル
だけ遅れているので、ユーザ・タスクの最初の命令が実
行されると割込みが引き起される。従って、ユーザ・タ
スクの次の（つまり、２番目の）命令が実行されるまえ
に、制御がモニタ・タスクに返却される。 中断点 この割込みレベルはマイクロコード・ビットと直接関係
があるので、割込みが起こるとこのビットがセットされ
る。この仕組を利用すると、中断点を設ける上で便利で
ある。中断点ビットがセットされた命令が実行されると
、制御は中断点処理ルーチンに渡される。中断点はいく
つでも設定が可能である。 ＶＭＥバス ＶＭＥバス割込みは通常デバッグ・モニタをサポートす
る目的だけに使用されるので、正常動作時には使用され
ない。 浮動小数点プロセッサ（中断点） 浮動小数点プロセッサ・モジュール１３０がそのＷＣ５
にセットされている中断点の１つを見つけると、ＦＰク
ロックは停止される。ＦＰモジュールはこのことをこの
割込みを通して、制御プロセッサ・モジュール１１０に
通知する。 ＤＴＰメモリ・アクセス この割込みは、制御プロセッサ・モジュールにデータ・
キャッシュ・メモリへのアクセスを一時的に中止させる
ために使用される。これによりデータ転送プロセッサ・
モジュール１２０はキャッシュ１４０にアクセスができ
るようになる。 ＤＴＰ （コマンド） このΣ１］込みは、ＣＩ’コマンドＦＩＦＯ（コマンド
・メモリ！９０内の）にコマンドがあることをデータ巾
云送プロセッサが制御プロセッサ・モジュール１１０に
知らせるために使用される。申傘 ＤＴＩ’ （データ転送０了） この割込みはデータ転送要求が完了したことを制御プロ
セッサ・モジエールに知らせるためにデータ転送プロセ
ッサ・モジュール１２０によって使用される。傘傘 浮動小数点プロセッサ（一般） この割込みは、ＣＰＷＡＩＴ、ＦＰＷＡＩＴが状態を変
えたり、エラーが起こったり（エラー・タイプはソフト
ウェアで定義できる）、浮動小数点プロセッサ・モジュ
ール１３０に中断点が現れると、引き起される。活動事
象は、ＦＰモジュール１３０上にあって、制御プロセッ
サ・モジュール１１０がロードできるマスク・レジスタ
によって選択される。この割込みは今は使用されず、将
来の使用に備えて予約されている。複数のＦＰモジュー
ル１３０を使用するシステムでは、４個のＦｌ’がこの
割込みを共用する予定である。従って、割込みサービス
・ルーチンは、これらのＦＰに正しくサービスするため
にはとのＦＰが割込みを引き起したかを知っている必要
がある。中 注意：中印の付いた割込みは通常の条件コート・ロジッ
クでもテストできるので、これらをポーリングした方が
好都合の場合には、そうすることが可能である６ 傘＊印の付いた割込みの場合は、割込み状態を引き起し
たことは、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することかできる。これは割込み
が使用されない場合には、ポーリングすることが可能で
ある。 マルチプレクサ２１３を使用して割込み数を拡張するた
めには、４皿の高優先度割込みレベルと４個の低優先度
割込みとの間のタイミング条件を変える必要がある。４
個の高優先度割込みであることを認識するためには、マ
イクロコード・クロックの立上がり縁より２５ｎｓ前に
割込みを引き起す必要がある。低優先度割込みの場合は
、この時間制御恨は立下がり縁よりＩ ５ ｎ ｓ前に
する必要がある。 割込みを引ぎ起ずには、対応する！′、ｌＪ込み入力は
Ｉクロック期間の間高レベルに保持される。ノ＼−ドウ
エアによる割込み認知サイクルは必要ないので、割込み
生成ハードウェア機構は非常にＡ１純化される。 条件コード・ロジック シーケンサはＦＬＡＧと呼ばれる１つの条件コード入力
端をもっており、テスト可能な状況信号はすべて多重化
されてこのビンに人力される。これは内部レジスタに格
納され、通常のセットア・ノブ時間はＩＲＯにマスク（
カウンタ・アンダフロー割込み）がかけられているとき
は１． Ｏｎ ｓであり、イネーブルされたとぎは２６
ｎｓである６ＦＬＡＧ入力端の極性はシーケンサ内部で
変えることができる。 第４０Ａ図に示すように、ＨＡＧ入力端の状態をシーケ
ンサ２１０の外部で保存しておくためにいくつかの追加
ロジックを使用することが好ましい。そうすれば、シー
ケンサ２１０の内部状態を割込みが起ぎたあとで完全に
復元することかできる、。 ＰＡＬ ４０２１はシーケンサ２１０（または３１Ｏ）
の内部で内部フリップ７０ツブ）０２０をエミュレート
するために使用される。このｌ’Ａ１．は従って、［疑
似レジスタＪとして動作するだけである。この必要が起
こるのは、第４０Ｔｉ図に示すような条件のときである
。 割込みが発生すると、シーケンサは割込み処理ルーチン
に制御を渡す。このルーチンが実行されている間、疑似
レジスタＰＡＬは割込み発生前に存在していた状況フラ
グ条件のコピーを保持しているだけである。割込み処理
ルーチンの実行が終ると、マルチプレクサ２１２はこの
ルーチンの指示を受けて、ＰＡＬ４０２１の出力をシー
ケンサ２１０へのＦｌ、ＡＧ大入力してシーケンサに渡
す、これにより、フリップフロップ４０２０の内部状態
が復元される。 この結果、命令の流れは割込みが起こらなかった場合と
同じ順序で継続する。これは、割込みに続く命令が条件
付きブランチである場合は特に重要である。内部状態を
正しく復元すれば、この条件１″づきブランチは正しく
実行されることになる。 勿論、このロジックは、シーケンサによっては必要でな
い場合があるか、本好適実施例で使用されている。にう
な特定シーケンサでは使用した方が好都合である。 テスト可能状況信号には、次のものがある。 ＩＩ’ｌｌ ２１１０条件コード出カニこれは、現命令
の状況を中継するものである。どの条件がこのビン上で
ＩＰＵ出力によって指示されるかは、マイクロコード命
令によって定義されている。 マイクロコード・ループ これはＶＭＥインタフェース
制御レジスタの中の状況ビットであり、診断ソフトウェ
アで使用すると便利である。 書込みフラッグＯと１：この２信号はデーターキャッシ
ュ・メモリ書込みロジックの内部状態をアクセスしやす
くするもので、デバッグ・モニタ内の状、態格納と復元
マイクロコードによってのみ使用される。 保留状態：これは、割込みから戻るときテストされ、ジ
ャンプによって割込み処理ルーチンに移った場合でもと
の条ｒ４１づきジャンプその他か正１）〈実行さ才する
ようにする。 ＦＰ状況侶号ＣＰＷＡＩＴ：これは、Ｆ［’がその計算
を終えて、追加データを待っているときクリアされる。 ＦＰ状況信号ＦＴ’Ｗ屓Ｔ・これは、制御プロセッサ・
モジュール１１０がその４算を終えて、追加データを待
っているときクリアされる。 ＦＩ’状況信号バンク選択：これは、レジスタ・ファイ
ルが２重バッファ（論理）モードで使用されているとき
、ＦＰレジスタ・ファイルのどちらの半分が制御プロセ
ッサ・モジュール１１０に割り振られているかを知らせ
る。 ＦＰ状況信号：直列ループ、これはＦＰ上の浮動小数点
チップを通して実行される直列ループの終りから抽出さ
れる。この直列ループとのインタフェースを通して、制
御プロセッサ・モジュール１１０はこれらの装置の内部
状況を抽出する（挿入）ことができる。 ＦＰ状況信号：ＣＰ待ち割込みとＦＰ待ち割込み。これ
らの２つの状況ビットはそれぞれの信号が高から低に移
るとセットされる（マスキングが可能な場合）。４８号
ＦＰＷＡＩＴとＣＰＷＡ［Ｔは、ｃｐが割込み発生源を
突ぎ止める前に再び高に戻ることがあるので、直接にテ
ストされる。 ＦＩ’状況信号・ＦＰ中断点。これは、デバッグ目的だ
けに使用され、ＦＰが中断点までくるとセットされる。 ＦＰ状況信号：ＦＰエラー。これは、エラーが浮動小数
点プロセッサ・モジュール１３０で起こると、セットさ
れる。これは将来の使用に備えて設けられたものである
。 ＦＰ状況信号はシーケンサに向う共通線を共用し、実際
にテストされる状況信号はＣＰ拡張マイクロコード部分
によって選択される。 ＩＰ［Ｉ ２４０からの条件出力は１ｏｏｎｓでサイク
ルするときは、遅れて有効になるのでシーケンサのセッ
トアツプ時間に間に合わない（特にマルチプレッサによ
って遅延されるので）。この条件をテストするときは、
クロックを１２５ｎｓに延長する必要がある。 ”ｆｏｒ １ｏｏｐ”はシーケンサ内部のカウンタの１
つを使用すると、コーディングしやくなり、ＩＰＵ２４
０はアドレス計算から解放される。ｌ：ｏｒ−１ｏｏｐ
ｓはＩＰＵ２４０を用いて行なうこともできるが、そう
すると、サイクル時間が長くなるので余分なオーバヘッ
ドが生じることになる。 条件コードは８：１マルチプレクサ２１２を通して多重
化されてシーケンサの”ＦＬＡＧ“入力端に人力される
。シーケンサは選択した条件コート信号の極性を内部レ
ジスタに格納して、その選択を行なう。 マイクロアドレス・バス マイクロアドレス・バス２１１と２１１Ａは、通常プロ
グラム実行時にはシーケンサ２１０から、マイクロコー
ドのロード時にはＶＭＥバスから駆動させることができ
る。ＶＭＥバスはマイクロアドレス・バスの内容を読み
取って、シーケンサがどのアドレスにあるかを確かめる
こともできる。これは、シーケンサ動作と非同期に行な
われ、主に診断て使用される。 マイクロアドレス２１１は、制御ブロモ・ンサ・モジュ
ール１１０のＷＣ５の３２ビツトが各ＦＰモモジュール
上置かれているので、Ｆｌ”モジュール（拡張部分２１
１八で示されている）上にも結ばれている。マイクロア
ドレス・バス拡張部分はＦＰ ＷＣ５をｙｉＡ勤するた
めにも使用できる。この機能は次の２つの理由で便利で
ある。 １ ） ＦＰマイクロコードがダウン・ロードされると
きホストからアドレスを与えることができる。 ２）ＦＰマイクロコードを制御プロセッサ・モジュール
と同期させて実行させるときに使用できるので、制御プ
ロセッサ・モジュール内のシーケンサ２１０のアドレス
が内部生成アドレスの代わりに使用できる。（この機能
は本好適実施例では採用されていないが、いつでも利用
できる方法である。） （以下余白） 定数フィールド マイクロ命令の１６ビツト幅定数フィールドは主にシー
ケンサにアドレスを与えるために使用されるが、アドレ
ス生成機構の定数を保持するために使用することもでき
る。 シーケンサ２１０は両方向で私用局所バス（シーケンサ
・データ・バス２１５）と結ばれている。これにより、
ジャンプなどをＣＯババス１２を使用する処置と並行に
行なうことができる。シーケンサ・データ・バスは両方
向リンク・レジスタ／トランシーバ２１４を経由してＣ
Ｏババス１２ とリンクされている。クロックのタイミ
ングとリンク・レジスタ２１４に対する「フィードスル
ー」制御は、送り元と宛先はすべて要求条件が異なるの
で、転送経路と方向に応じて変化する。アドレス生成機
構のデータ入力端は、アドレス生成機構２３０がシーケ
ンサと同じタイミング条件でこのバスで転送を行なう一
必要があるので、このインタフェースのシーケンサ側に
接続されていることに注目すべきである。 この構成により、次のような経路指定が可能である。 定数フィール（〜 〉シーケンサ（ジャンプ）定数フィ
ールド−＞ＣＤハス（レジスタ・ロード）シーケンサ−
＞ＣＤバス（診断） ＣＤハス−）シーケンサ（計算によるジャンプ）定数フ
ィール］・−〉アドレス生成機構アドレス生成機構−ン
ＣＤバス（診断）ＣＤバス−〉アドレス生成機構（計算
によるアドレス） 書込み可能制御記（、！機構（ＷＣ５’）２２０木好適
実施例では、ＷＣＳメモリ・バンクはマイクロコードＳ
ＩＬモジュールを使用している。これらは８Ｋ ｘ ３
２ビツト・メモリを備えており、これと共に、マイクロ
コードのロートと診断のための直列シャドウ・レジスタ
２２２ と２２３を備えている。（これらのシャドウ・
レジスタの動作は以下で詳しく説明する予定である。）
このモジュールは２つの種類、つまり、出力がレジスタ
に格納されるものと、レジスタに格納されないものとが
ある。ＩＰＵ ？ＩＯ、アドレス生成機構２３０、およ
びシーケンサ２１０はそれぞれ独自に内部バイブライン
・レジスタを持っているので、ＷＯ２からの非レジスタ
格納出力を使用する。 ン主目すべきことは、制御フ゛ロセッサ・モジュールの
ＷＯ２は実際には分散されていることである。 図示の基本ＷＣＳ部分２２０（これは物理的にベース・
ボード上に置かれている）のほかに、さらにＷＣ５２２
０の拡張部分が１つまたは２つ以上ある。これらの拡張
部分はマイクロアドレス・ストリーム２１１Ａを受は入
れ、物理的に各ＦＰモモジュール上置かれている。基本
ＷＣ５２２０に格納されている命令セットは各アドレス
に９５ビツトの命令を収容している。ＷＣＳ拡張部分４
９０は各々基本ＷＣ５２２０と同じアドレス範囲にまた
がっているが、ＷＣ３拡張部分の各々（数値プロセッサ
・モジュールの各々にある）は各アドレスに追加の３２
ビツト命令を収容している。 ＷＣＳインタフェース・レジスタ２２２ と２２３ホス
ト（ＶＭＥインタフェース１６０を通して稼動する）が
制御記ｆＱ機構のすへてに対して読み書きを行なうとき
使用−ｒる直列ループの動作について以Ｆ詳しく説明す
る。ここでは、ハードウェア構成と接続関係について説
明する。 上述したように、レジスタ２２２はレジスタ格納マイク
ロ命令出力をデコーダ２６０に対して、および他の多く
のロジックとメモリ構成要素に提供する。内部レジスタ
に出力を格納する構成要素の場合には、非レジスタ格納
出力も提供される。（例えば、ＴＰＵ ２４０は内部命
令パイプライン・レジスタをもっている。また、高度の
内部デコード・ロジックも備えている。ｌＰｔ１２４０
はデコーダ２６０からある種のレジスタ格納制御ビット
、例えば、出力イネーブル信号も受は取ることに注目す
べきである。） レジスタ２２２は実際は直列シャドウ・レジスタである
。これはレジスタ可能による並列スルーフットが得られ
るだけでなく、直列アクセス・モードももっている。直
列アクセス・モートは上述する直列ループとのインタフ
ェースのために使用される。 他方の直列シャ（−ウ・レジスタ２２３は非レジスタ格
納出力のシャドウとなるものである。完全な命令に対応
する直列出力を得るためには（要求時に）（または、逆
に命令２２１の全幅を制御記ｆＱ機構２２０に書き戻す
ためには）、すべてのピッｌ−・フィールドをアクセス
する必要がある。 勿論、上述したように接続すると、データ・インタフェ
ースだけでＷＯ２２２０と結ぶことができる。つまり、
レジスタ２２２ と２２３ にはＷＯ２２２０内の記憶
位置の内容が見えるが、データと明示的に結び付いたア
ドレスは見えない。アドレス・インタフェースは両方向
接続２１１Ｂで示されているように、別個の２方向イン
タフエースである。これはＣＰマイクロアドレス・バス
であり、ＶＭＥインタフェース内のマイクロコード・ロ
ード制御ロジックと結ばれている。これと同じハスは、
ＤＴＰ制御記ｔ、ρ機構を除くシステム内のすへての制
御記憶機構とのマイクロアドレス・インタフェースとな
っている。ＤＴＰ制御記憶機構内のマイクロアドレス線
はＶＭＥインタフェース内の別のレジスタ／バッファ対
に結ばれ゛ている。 Ｆｒ’制御ロジック アーキテクチャのもう１つの特徴は、制御プロセッサー
モジュールが単に監視プロセッサであるだけでなく、浮
動小数点プロセッサ・モジュールとの間で受は渡しされ
るすべてのデータ転送を直接に制御することである。こ
のロジックの大部分ばＦｌ’ｌクモジュール上かれてい
るが、その制御は制御プロセッサ・モジュール１１０の
マイクロコードによって行なわれ、Ｃｌ１ｌバスとのイ
ンタフェースとなっている。このロジックはあとで詳し
く説明するが、そこではＦＰモジュールのデータ操作に
ついて検討する予定である。 モード・レジスタ２０３はマイクロコード・ビットを専
用するほど重要でない使用開度の低い制御信号の値を保
持する。モード・ビットには次のものがある。 読取り保持レジスタ５６１を通る流れまたはレジスタ制
御。 書込み保持レジスタ５６１を通る流れまたはレジスタ制
御（第５図に５１＋１として示されているレジスタは実
際には２重になっており、１個の読取りレジスタと１個
の書込みレジスタからなっている）。 保持レジスタ５６０に対するループバック・モード。 ２個のＬＥＤ制御信号。 モジュール選択（３ビツト）：このアトスレは複数個の
ＦＰモジュール１３０やアルゴリズム高速化機構１３０
°の間で選択される。 ＣＤバス・デコード・ロジック デコーダ２６０の機能の１つは、マイクロコードＣＤソ
ース・フィールドをデコードして、ＣＤバスを駆動でき
る装置の出力イネーブルを制御することである。また、
ＣＤ宛先フィールドをデコードして、クロック・ストロ
ーブと書込みイネーブル信号（これらはクロック発生機
構からの書込みゲートイ３号によって修飾されるンを発
生ずることも機能の１つである。ＣＤバス上のボートの
大部分は読み書きができるので、ＩＰｌｌ ２４０にあ
る疑似レジスタは必要ない。（ＣＤソースと宛先の一部
はデコーダ２６０にあるデコード・ロジックによってで
なく、ＣＰ拡張ロジック４１０にあるデコード・ロジッ
クによって制御されることにン主目すべきである。） ＣＤバス・ソースと宛先として可能なものとして、Ｉ［
’ＬＩ ２４０、コマンド・メモリ、データ・キャッシ
ュ・メモリ保持レジスタ５６〇八、モード・レジスタ（
８ビツト）、転送制御レジスタ＊牟−ＦＰ制御しジスタ
中＊−開始アドレス・レジスタ◆傘申、命令レジスタ（
８ビツト）、状況レジスタ（ソースのみ）傘、アドレス
生成機構アドレス・ボート傘傘 アドレス生成機構デー
タ・ボート傘傘、シーケンサ・データ・ポート中一定数
／次アドレス・フィールド（ソースのみ）傘＊がある。 幸印の付いたレジスタはＦＰモモジュール上置かれてい
るＣＰ拡張ロジックの一部である。これらのレジスタは
、ｗｃｓ を張部分４９０に格納されている拡りＩＧＣ
Ｐマイクロコー１〜内のフィールドによって選択される
。選択されたモジュールだけがデータ転送に応答して、
データを送受する。中中印の付いたソースは下位１６ビ
ツトを駆動させるだけである。これらのビットの１つか
選択されると、符号／ゼロ拡張ＰＡＬ ２＋５も活動化
されるので、データは３２ビツトのバス幅まで符号また
はゼロで拡張される。 ソースと宛先はそれぞれ１つだけが選択可能であり、こ
れらは異なっていなければならない。 ｌＰｔ１２４０へのデータ転送はＩＰｔ！ ２４０の命
令フィールドの制御の下で行なわれるので、ＣＤデータ
はそれが別の宛先にロードされているときと同時にＣＤ
バスから取り出すことができる。 クロック発生機構２５０ クロック発生機構２５０は制御プロセッサ・モジュール
１１０ （およびデータ転送プロセッサ・モジュール
１２０）を通して使用される基本クロックイ２号を発生
する。この機構は、制御プロセッサ１１０とデータ転送
プロセッサ１２０の両方からサイクルＫｎ １４時間人
力を受は取る。現クロック・サイクルの継続時間は、Ｃ
Ｉ’とＤ１’Ｐモジュールから受り取った２つの入力の
うち長い方の継続時間に従って、即時に選択される。 この発生機構はプログラマブル・ロジック・アレイ（Ｐ
ＡＬ） に実装することが好ましい。このＰＡＬはあ
らかしめ定義された４つの波形列の１つを生成する。こ
れらの４つの波形列は期間が異なっている。つまり、人
力クロック期間の４．５．６．７倍になっている。これ
は、本実施例のように、４０ＭＨｚオシレ〜りが使用さ
れるときは、１００，１２５゜１５０、および１７５ｎ
ｓに変喚される。 ４つのクロック出力が生成される。これらのクロックは
、タイム２クロツクを除き、すべてサイクル継続人力に
応じて同じｆａ続待時間もつ。これらには、マイクロコ
ード・クロック、パイプライン・クロック、書込みイネ
ーブル−ゲート信号、タイム２クロツクがある。 マイクロコード・クロックは２サイクル（オシレータの
）の間常に高レベルにあり、そのあと２．３．４または
５サイクルの間（これはサイクル長人力によって選択さ
れる）低レベルにｔ２る。 マイクロコード・クロックはシーケンサ、整数処理機構
、アドレス生成機構、レジスタなどを同期させて稼動さ
せるものである。 パイプライン・クロックはマイクロコード・クロックと
波形が同じであるが、マイクロコード・クロックはパイ
プライン・クロックを動作させたままにして、マイクロ
コードのロード時にディスエーブルさせることが可能で
ある。 書込みイネーブル・ゲート信号はマイクロコード・クロ
ックが高になフた１サイクルのあと低になるが、マイク
ロコード・クロックが低に戻る１サイクル前に高に戻る
。 この信号はメモリのすべてとレジスタの一部に対する書
込みイネーブルのタイミングをとるものである。 タイプ２クロツクは、マイクロコード・クロックの動作
周波数の２倍の周波数で動作し、その立上がり縁はマイ
クロコード・クロックの縁と同じタイミングで現れる。 これは特殊クロックであり整数プロセッサ機構２４０
と３４０だけで使用される。ＩＩ’Ｕはそれぞれの（内
部）乗算／除算ロジックのクロックをとるためにこのク
ロックを使用して、これらの多重サイクル機能で要する
時間を短縮する。 クロックのサイクル期間の長さは命令毎に調節され、各
命令に割り当てられる時間がその命令で指定されたデー
タ通路の経路指定で必要になる最小時間になるようにし
ている。各命令のサイクル継続時間はマイクロコード・
アセンブラに計算させて、命令の一部に含めることが好
ましい。こうすると、サイクル期間の長さが固定してい
る場合よりも性能が向上する。サイクル期間の長さが固
定している場合は、すべての命令が最も遅い命令と同じ
時間かかってしまうからである。木好適実施例では、サ
イクル期間の長さは１００．１２５．１５０および１７
５ｎｓがサポートされているが、殆どの命令は最短のサ
イクル期間の長さを使用するようになっている。 クロック・サイクルは「待ち信号Ｊによって延長するこ
とも可能である。この待ち信号は、例えば、メモリが使
用中であったり、オフボードにあってそれらのアクセス
時間を追加のバッファリングのために延長する必要があ
るために、メモリか通宝のアクセス■侍間に応じられな
いとき使用される。例えば、２ボートを備えたＶＭＥイ
ンタフェース−メモリはアドレスの衝突が起こると、一
方のボートが待たされることになる。データ・キャッシ
ュ・メモリ１４０はＦＰモジュールと同じコネクタを使
用するメモリ・ボードに搭載されたキャッシュ・メモリ
拡張モジュールで拡張可能である（第４３図に図示）。 しかし、使用するメモリのタイプによっては、キャッシ
ュ拡張モジュールへのアクセスが基本キャッシュ１４０
へのアクセスより遅くなる場合がある。かかる場合には
、待ち状態をクロック発生機構に入力すれば、サイクル
期間の長さは自動的に延長される。この機能を使用すれ
ば、はるかに低速で安価なメモリを拡張モジュール４３
１Ｏで使用でき、しかも性能の低下をわずかに抑えるこ
とができる。 ホストはＶＭＥバス・インタフェースを通してクロック
発生機４Ｍを制御できる。この制御により、ホストはク
ロック発生機構２５０を自走させるか、停止させるかを
選択できる。停止状態にあるときは、ホストはクロック
を１ステツプだけ進めることかでざる。制御プロセッサ
・モジュール１１０とデータ転送プロツセッサ・モジュ
ール１２０は共に１ステツプだけ一緒に進められる。 クロック発生機構に最後に入力される制御は、バイブラ
イン・クロック（これは正常動作する）を除くすべての
クロックを禁止する制御である。 これは、ＷＯ２のロード（または読取り）時に使用され
るが、これらの処置をとっても、制御プロセッサ・モジ
ュール１１０やデータ転送プロセッサ・モジュール１２
０の内部状態が壊されることがない。これの使用例とし
ては、マイクロコード・デバッグ・セツションで中断点
がＷＯ２に設定された場合がある。 デバッグ・ハードウェア 制御プロセッセ・モジュール１１０に含まれるデバッグ
・ハードウェアの殆どはすでに本明細書の各所で触れた
通りである。以下では、主要機能を要約する。 ホストは、読取り時と書込み時にマイクロアドレス・パ
ス２１１の制御権を受は取ることができる。 ホストはＷＯ２２２０をロードし、再びそれを読み戻す
ことができる。 制御プロセッサ・モジュール１１０はＶＭＥ発生割込み
（つまり、ホストからの割込み）を高優先度割込みとし
て受は取る。 ハードウェアによる中断点がサポートされており、中断
点は無制限にいつでも設定できる。 クロー・ロジックにより、ユーザのタスクはモニタ・タ
スクを１ステップ進めないで！ステップ進むことができ
る。 すべてのレジスタは読み書きであるので、多くの通常デ
ータ流れを診断時に反転させることができる。 クロック制御人力によりマイクロコードをｌステップ進
めることができる。 すべての割込みは選択的にイネーブル（割込み可能）ま
たはディスエーブル（割込み禁止）させることができる
。 重要なロジック群の内部状態がアクセスできるので、制
御プロセッサ・モジュール１１０ハードウエアの状態を
完全な形で格納し復元することができる。 マイクロコード語の形式 第２Ｂ図は、ＦＰモモジュール上置かれているＷＣ５２
２０とＷＣ５拡張部分に格納されているマイクロ命令の
構造を示した概略図である。幸印のついた項目はＷＯ２
から直接に取り出され、これらが制御する製雪内部にバ
イブライン化されている。他の項目はＷ（：５２２０の
出力側のレジスタに格納される。 中傘印の付いたフィールドは物理的にはＦＰモモジュー
ル上ＷＣ５拡張部分に保管されているが、ＣＰマイクロ
コード語の一部になっている。これらのマイクロコード
による処置の大部分はモジュール選択ロジックによって
修ｆｉｉｌｉされるので、ＦＰモジュールが選択されな
かった場合はなにも作用しない。 利用できるマイクロコード・ビットの総数は導入された
ＦＰモジュール当たり９６ビツトに追加の３２ビツトを
加えたビット数である。これらのビットは大部分が使用
されるが、いくつかのビットは予備ビットとして用意さ
れている。 ＩＰＵ演ｈ−コード（３２）申このフィールドはｌＰｔ
１２４［１整数プロセツサのデータ経路指定と算術また
は論理演算を制御する。フィールド内のビット割振りは
コーディングされる。すべての命令は下位２４ビツトが
コーディングされる。上位８ビツトはデータをＩＰｌ
２４０のレジスタ・ファイルに転送するときだけ使用さ
れる。（このフィールドの詳細はｌＰｔ１に関するメー
カのデータ資料に記載されている。） シーケンサ演算コード（７）＊このフィールドはＡＤＳ
Ｐ １４０１による次のアドレス生成を制御する。 （このフィールドの詳細はその部分のメーカのデ夕資才
４に記）敗されている。） 定数／次アドレス・フィールド（１６）傘このフィール
ドは主にシーケンスにアドレス情報を与えるために使用
されるが、１６ビツト定数値をデータ・バス上に送り出
すためにも使用できる。そのあと、これはこのバス上の
任意のレジスタにロードできる。 アドレス生成機構演算コード（＋０） 傘このフィール
ドはＡＤＳＰ １４１０アドレス生成機構を制御する。 （このフィールドの詳細はこの部分のメーカのデータ資
料に記載されている。） サイクル長さ（２）このビットは選択された命令とデー
タの経路指定に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（１）◆このビ・ソトは
データ・キャッシュ・メモリへのアクセスが自身で使用
するために、あるいはＦＰどの間でデータをやりとりす
るために、制御ブロセ・ンサ・モジュールから要求され
ると、活動化する。アクセス・フラグはバイブライン化
されていないので、データ中云送フ゛ロセンサ・そジコ
、−ル１２０からのデータ・キャッシュ要求との仲裁は
要求が出されたサイクルの開始面に解決される。 データ・キャッシュ書込みイネーブル（１）このビット
はデータ・キャッシュ・メモリでの書込みサイクルを発
生させる。 データ・キャッシュ書込みオール（１）このビットは通
常の書込みイネーブル・ゲート操作を無視して、データ
・キャッシュ・メモリ内の語の選択的更新を可能にし、
それらをすべて強制的に書き出させる。 データ・キャッシュ・ボート選択（１） このビットは
ＦＰモジュールの保持レジスタまたは制御プロセッサ・
モジュール１１０の保持レジスタのどちらかを、データ
・キャッシュ中云送のソースまたは宛先として選択する
。 データ・キャッシュ・メモリ長さ（３）これらのビット
はＦｌ’保持レジスタから取り出して、データ・キャッ
シュ・メモリに書き込まれる語の個数を指定する。保持
レジスタ内の最初の語はデータ・キャッシュ・メモリ・
アドレスの最下位３ヒツトで指定される。 条件コート通訳（３）このフィールドは条件付き命令の
実行時にシーケンサによってテストされる次に示した条
件コードの１つを選択する。条件コドとは、ＴＰＩＩ
２４０条件コート出力、ＦＰ状況（別のフィールドによ
って選択された実際の状況）、ＦＰ中断点、マイクロコ
ード・ループ、フラグ（２項目）、保留状況である。 ＣＤバス・ソース（３）このフィールドは以下に挙げた
レジスタ、バッファまたは装置の１つを選択して、ＣＤ
バスを駆動する。つまり、ＩＰＵ ２４０、コマンド・
メモリ１９０、データ・キャッシュ・メモリの保持レジ
スタ５６１の１つ一千−ド・レジスタ、ＦＰモジュール
◆、アドレス生成機構アドレス・ボート、アドレス生成
機構データ・ボート、シーケンサ・データ・ボート、定
数／次アドレス・フィールドである。（＊ソースとして
使用する特定レジスタまたはバッファが別のフィールド
で指定されることを意味する。） ＣＤバス宛先（３）このフィールドは以下に挙げたレジ
スタ、バッファまたは装Ｍの１つをＣＤバス上のデータ
の宛先として選択する。つまり、コマンド・メモリ、デ
ータ・キャッシュ・メモリ保持レジスタ、モード・レジ
スタ、ＦＰモジュール（ソースとして使用する特定モジ
ュールは別のフィールドで指定される）、アドレス生成
機構アドレス・ボート、アドレス生成機構データ・ボー
ト、シーケンサ・データ・ボートである。 ＩＰＵ ２４０が含まれていないのは、これはＣＤバス
上のデータをいつでも「取得」できるからである（この
機能はＩＰＩＩ命令フィールドによって制御される）。 アドレス・レジスタ制御（２）これらの制御ビットの一
方はアドレス・レジスタのローディングをイネーブルし
、他方のビットは診断とデバッグ・モニタが使用できる
ようにレジスタの読み戻しをイネーブルする。 モジュール連携（３）最上位ビット（同報選択）は残り
の２ビツト（モジュールＩＤ）をどのように解釈するか
を制御する。同報選択がＯのときは、モジュール（１０
）はデータ・キャッシュ・メモリかＣＤバスのどちらか
とのデータ転送に応答させる単一モジュールを選択する
。同報選択が１のときは、モジュールＩＤはどちらのグ
ループのＦＰ（またはアルゴリズム高速化機構）をデー
タ転送に応答させるかを選択する。これにより、同じデ
ータを複数の宛先に同時に転送できるので、個々の書き
込みよりも高速化される。これはモジュールへ転送する
ときだけ有効であることに注意されたい。 というのは、複数の転送をモジュールから行なうと、デ
ータ・バスで競合が起こるからである。 モジュール選択モード（１）選択するモジュールがマイ
クロコード・モジュール・フィールドによって定義され
ているか、モード・レジスタによって定義されているか
を指定する。これにより、モジュールをサイクル単位で
も、あるいはグローバルにも選択できる。グローバル法
は存在するＦＰモジュールのいずれかで作業が行なえる
とき使用され、制御プロセッサ・モジュール１１０は転
送／計算サイクルを開始する前に使用すべきＦＰを選択
する。グローバル機能が使用可能でない場合は、個々の
ＦＰモジュールに対応して異なる制御プロセッサ・モジ
ュール１１０のルーチンが存在することになる。 中断点（１） （傘中デバッグ専用幸◆）命令に中断
点を設けるためにデバッグ・モニタによって設定される
。命令の実行中に割込みが起こると、その命令の実行が
終ったあと、制御権がデバッグ・モニタ・マイクロコー
ドに渡される。 クロー（１）（中中デバッグ専用中中）ユーザ・タスク
を１ステツプ進めるとき、クロー・ロジックを始動する
ように設定される。次の命令の実行中に割込みが起こる
と、あるユーザータスクの命令が実行されたあと、制御
権がデバッグ・モニタ・マイクロコードに渡される。こ
れにより、ユーザ・タスクはクロックを物理的にオン、
オフに切り替えなくても、１ステツプ進めることができ
る。 割込みＤＴＰ （１）これは、１６ビツト幅レジスタま
たは装Ｍｈ＜読み取られるときのみ効力をもつ。この信
号はデータがゼロ拡張されているか（ビット１Ｂ−３１
がゼロにセット）、符号拡張されているか（ビット１６
−３１がビット１５と同じにセット）を選択する。 保留状況（１） このビットは、通常はシーケンサ２１
０内部のＦＬＡＧレジスタの状態に従って更新される疑
似状況レジスタの更新を禁止する。通常、この疑似ビッ
トは内部レジスタの状態に従うが、割込みサービス中は
、この疑似ビットは更新されることから禁止される。こ
れにより、ＦＬＡＧし・タスクは割込みルーチンから出
たとき、正しく復元されることになる。 ＦＰ条件コード選択（３）＊中これらのビットは制御プ
ロセッサ・モジュール１１０のシーケンサにつながる共
通条件コード線を内部ＦＰモジュール信号のうちのどれ
で駆動させるかを選択する。選択できるものには、ｃｐ
ｗ屓Ｔ、 ＦＰＷＡＩＴ、バンク選択、直列ループ、ｃ
ｐ待ち割込み、ＦＰ待ち割込み、ＦＰ中断点、ＦＰエラ
ーがある。 一ル上の内部レジスタ４４４のどれをＣＤバス経由で読
み書きするかを選択する（下位１６ビツトのみ）。レジ
スタとバッファには、転送制御レジスタ、ＦＰ制御レジ
スタ、開始アドレス・レジスタ、命令レジスタ（８ビツ
ト）、状況レジスタ（ソースのみ）がある。 レジスタ方向（１）傘φこのビットはレジスタを読取る
か、書き込むかを選択する。 ＦＰ中断点クリア（１）◆傘このビットはＦＰ中断点を
クリアして、ＦＰクロックが動作するようにする。 開始アドレス・ジャンプ（１）傘傘このビットはＦＰシ
ーケンサに開始アドレス・レジスタ（制御プロセッサ・
モジュール１１０によ）てロードされた）を次に実行す
る命令のアドレスとして使用させる。これは「ワンショ
ット」動作で行なわれるので、ＦＰが開始アドレスにあ
る命令の実行を終えると、ＦＰシーケンサはその通常動
作モードに戻る。 転送制御（２０）＊中このフィールドは保持レジスタ４
２０（ＦＰモモジュール上）とＦＰモジュールの高速レ
ジスタ・ファイル４３０間のデータ転送を制御する。こ
こでは各サブフィールドが簡単に説明されているが、こ
れは転送メカニズム全体が明らかになれば、それらの使
い方か分かるはずであるからである。 方向（１） このビットは保持レジスタ４２０とレジ
スタ・ファイル４３０間の転送方向を判定する。方向は
保持レジスタからレジスタ・ファイルへと、レジスタ・
ファイルから保持レジスタへのどちらかである。 転送イネーブル（１） このビットは他のマイクロコー
ド・ビットとレジスタ格納ＩＩＪ御ビット（転送制御レ
ジスタ内の）で定義されている通りに、転送サイクルを
開始する。 レジスタ・ファイル・アドレス（６）ここで指定される
アドレスはデータがそこから読み書きされるレジスタ・
ファイル内の最初の語のアドレスである。 レジスタ・ファイル・アドレス修価子（２）これらはレ
ジスタ・ファイル・アドレスをどのように修師して、物
理的、論理的またはプレビュー・アドレス指定モート（
これらはすべて、レジスタ・ファイルを制御プロセッサ
・モジュール１１０とＦＰ間でどのように弁用させるか
と係わりがある）をとり入れるかを指定する。 保持レジスタ開始アドレス（３）これは転送で最初に使
用する保持レジスタを指定する。 保持レジスタ開始アドレス・モード（２）保持レジスタ
開始アドレスは次の３ソースのいずれかから取り出され
るように指定できる。 １、前述したＣＰマイクロコード・フィールドから。 ２、ＦＰモジュールの転送レジスタに保持されているフ
ィールドから。 ３、キャッシュへの最後のアクセスで使用されたアドレ
スの最下位３ビツトから。 ハンドシェイク・モード（３）ハントシェイク・モード
は制御プロセッサ・モジュール１１０とＦＰとのハンド
シェイクをＦＰＷＡＩＴとＣＰＷΔＩＴの仕組とバンク
選択を通して（Ｌｌ）御する。これらのモードのいくつ
かは通常のハンドシェイキング・プロシージャを無効に
するので、主要信号をデバッグ目的に初期設定したり、
セットしたりできる。モートにはＣＰＤＯＮＥセット、
レジスターファイル・スワップ要求、ＣＰＤＯＮＥセッ
トとスワップ要求、ＣＰＤＯＮＥクリア、テスト・モー
ド（診断だけに使用）、ノーオペレーションがある。 ２重書ぎ みイネーブル（１）２重書き込みイネーブル
は、長さや開始パラメータで要求するものを転送する代
わりに、２語をレジスタ・ファイルに転送させる。これ
により、有効なデータにはデータ有効主張フラグが付け
られ、無効データにはデータ有効拒否フラグが付けられ
る。これらのフラグはどのデータ項目が有効であるかを
確かめるために、ＦＰによってテストされる。 全保持レジスタ・クロックこのビットは、データをレジ
スタ・ファイルから保持レジスタに転送するとき、通常
の保持レジスタのクロック順序付けを無視する。このビ
ットが活動しているときは、すべてのレジスタは順次に
ではなく、−緒にクロックがとられて、レジスタ・ファ
イル・データが４コピーされてすべての保持レジスタに
格納ざｈる。 データ転送プロセッサ・モジュール１２０７５３図はデ
ータ転送プロセッサ・モジュール１２０のブロック図で
ある。同図に示すように、ＤＴＰモジュール１２０にア
ドレス生成機構２３０のような独立のアドレス生成機構
１１０が含まれていない点を除けば、制御プロセッサ・
モジュール１１０と非常によく似ている。各プロセッサ
内の特殊目的機能が使用されない場合は、原理的には、
同しマイクロコード（ソース・レベルの）を両プロセッ
サで実行させることが可能である。 データ転送プロセッサ・モジュール１２０は１６ビツト
・シーケンサ３１０で制御される３２ビット整数プロセ
ッサ機構（ＩＰＩＪ） ３４０をベースとした３２ピツ
ト・マイクロコード・プロセッサである。データ転送プ
ロセッサ・モジュール１２０内の主データ通路は転送デ
ータ・バス（ＴＤババス１２２である。 木実層側によるＤＴＰモジュール１２０構成部分の多く
は制御プロセッサ・モジュール！１０構成部分と非常に
よ（似ている。これら類似部分は同じ参照符号で示しで
ある。従って、シーケンサ３１０は書込み可能制御機構
３２０に対してマイクロ命令アドレス３１１の列を提供
する。シーケンサ３１０はレジスタ３１４を経由してＴ
Ｏババス２２ とのインタフェースになるだけでなく、
マルチプレクサ３１２を通して条件コートを受は取り、
マルチプレクサ３１３を通して割込みを受は取る。制御
記憶機構３２０からアクセスされたマイクロ命令は出力
３２１ として得られ、レジスタ格納出力もレジスタ３
３２を通して得られる。線３１１Ｂと２２５はホストか
らこの書込み可能制御記憶機構３２０へのアドレスとデ
ータのインタフェースとなる（これは下達する）。（線
３２４は直列アクセスで使用される書込みイネーブル線
である。）、直列／並列シフト・レジスタは非レジスタ
格納人力を受は取る装置の内部状態を格納するシャドウ
・レジスタである。１６ビツト・シーケンサ・バス３５
からも、１６ビツト人力がシーケンサ３１０に送られる
。この入力はバッファされた゛入力であり、これは例え
ば、リテラル値を人力するために使用できる。 マイクロ命令３２１はレジスタ格納人力としてデコード
・ロジック３６０に送られる（シャドウ・レジスタ３２
２経由で）。このデコード・ロジックの出力３６１は制
御入力して整数処理機構３４０、シーケンサ３１０、各
種インタフェース１５０．１６０．１７０に人力される
。特に、デコーダ３６０の出力はＴＤババス２２へのア
クセスを制御する。ＴＤババス２２は外部インタフェー
スと、キャッシュ・メモリ１４０とのデータ・インタフ
ェースとなっている。デコーダ２６０の場合と同様に、
デコーダ３６０の出力が別に示されていないのは、これ
らの出力が広範にわたるからである。 整数処理機構３４０は制御プロセッサの場合と同様に、
Ｗｅｉｔｅｋ ＸＬ８１３７を使用するのが好ましい。 （ただし、データ転送プロセッサでは、アドレス生成は
それ程重要でないので、アドレス生成機構を別に設ける
必要がない。）整数処理機構３４０はＴＩ）バス１２２
との２ウエイ・インタフェースをもっており、レジスタ
３４１を通してＴＡババス２１にアドレス出力を送り出
すこともできる。 データ転；スの制御 ソース・ボートと宛先ボートとの間でサイクルごとに１
転送ができるようにするためには、いくつかの要因を考
慮する必要がある。 １、転送のソースまたは宛先はＦＩＦＯでバッファリン
グされることがあるので、転送制御はＦＩＦＯ上の満杯
と空のフラグに応答する必要がある。、これらの信号の
タイミングをシーケンサへの条件コード人力のパイプラ
イン化と併用すると、転送が１つだけオーバランするこ
とがある。ＦＩＦＯへの転送の場合は、半満杯フラグが
使用されるので、これは問題でない。半満杯フラグを使
用すると、ＦＩＦＯに予備容量が十分にあるので、オー
バランした１語または２語を受は入れることができる。 ＦＩＦＯから読み取るときは、他の方式を使用する必
要がある。 ｅｍｐｔｙ＋１”フラグをもつＦＩＦＯ
を使用したり、ＦＩＦＯデータをパイプライン段で遅ら
せるオプションは本好適実施例では使用されていないが
、これはコスト上の理由とスペース要求量の理由による
ものである。 この起こり得る問題を解決するために、２つの方法が用
意されている。これらの２方法のどちらを使用するかは
、宛先がメモリであるか、ＦＩＦＯであるかによって決
まる。違いは、書込み操作がメモリでは元に戻せるが、
ＦＩＦＯではできないことである。つまり、ＦＩＦＯか
らメモリへのデータ転送がＦＩＦＯが空になったあとで
１語または２語に対して続けられると、エラー・データ
がメモリに書キ込まれることになる。しかし、このデー
タは正しいデータが使用可能になった時点で直ちに重ね
書きすることができる。 ａ、ＦＩＦｏを読み取るときは、読取り信号は論理的に
ＦＩＦＯ空信号によって修師される。この結果、空のＦ
ＩＦＯを読み取ろうとしても、実際には読取り操作は行
なわれない。これにより、ＦＩＦＯ読取りがオーバラン
しても問題は起こらない、 ＦＩＦＯは空のときは自身
を読取りから保護するが、この余分の制御が必要なのは
、オーバラン読取り時にＦＩＦＯの他側に書込みが行な
われるおそれがあり、そのためにデータが壊されるから
である。従って、データ巾云送フ゛ロセソサ・モジュー
ル＋２０がデータをメモリに転送するときは、ＦＩＦＯ
が空になると停止する。この時点でオーバランがすでに
起こっている。この場合は、ＤＴＰモジュール１２０が
アドレスを追跡できるので、データがＦＩＦＯで使用可
能になったとき、なにもなかったかのように転送が再開
される。 ｂ、ＦＩＦｏに書き込むときは、書込み操作は元に戻す
ことができない。従って、異なる方法が用いられている
。マイクロコードは、転送を始める前にソースＦＩＦＯ
（と宛先ＦＩＦＯ）からの状況をテストする。このモー
トでは、転送速度は低下する。しかし、ソースＦＩＦＯ
が半満杯以上になった場合は、マイクロコードは高速転
送子−トに切り替わる。この状態が起こったときは、ソ
ースＦＩＦＯの深さの半分までが空マークを通り過ぎな
いで読み出すことができる。従って、このモードでは、
ＤＴＰモジュール＋２０は状況検査のために停止しなく
ても、このサイズのブロフクを転送することができる。 受入れ側ＦＩＦＯの状況は、それが半満杯以下てなけれ
は、なお検査が必要である。低速転送モートと高速転送
モード間を切り替えるこれと同じ手法をメモリにも使用
することができることは勿論である。 ２シーケンサ３１０内の３ウ工イ分岐命令（ＢＲＡＮＣ
ＩＩと呼ばれる）を使用すると、転送された語数を記録
しておき、ＦＩＦＯ状況信号をテストすることができる
。この方法によると、条件付き経路でＩＰＵ ３４０を
使用しないで済むので、サイクル長さを短縮することが
できる。 ３データ・キャッシュ・メモリとの間のデータ転送を最
適化するために、ＴＤババス２２ とのデータ・インタ
フェースは、３２ビツト・レジスタが８個用意されてい
るレジスタ・バンク５６０Ｂ （第５図参照）にバッフ
ァされる。これにより、ＤＣＭから見たとき、読取りと
書込みを完全に並列に行なうことができる。この経路に
は２重バッファリングがないので、長い転送（〉８浮動
小数点語）は自動的に中断されることになる。データ転
送プロセッサ・モジュール１２０は従って、メモリ・サ
イクルか現、１するまて転送を一時中止することになる
。この中断は辻続転送が使用されないで、より多くのメ
モリ・アクセス・サイクルが必要であるとぎ、頻繁に行
なわれることになる。 ４、データ・キャッシュ・メモリの仲裁はＣＰモジュー
ルのサイクルの始まりで決定される。データ転送プロセ
ッサ・モジュール１２０が制御プロセッサ・モジュール
１１０と非同期に稼動していた場合（命令依存サイクル
時間を可能にするために）は、データ転送プロセッサ・
モジュール１２０は同期時間かｌ００ｎｓまで、さらに
アクセス時間が１００ｎｓまで待たされる場合がある（
アクセス時間は、１ｔｌ（Ｊ ｉ３ｎプロセッサ・モジ
ュール１１０に優先権があるので、さらに長くなる可能
性があり、［ｌＴＰモジュール１２０は空きメモリ・サ
イクルを待たなければならない。）さらに、シーケンサ
に対するマイクロコード命令とＦＬＡＧ人力をバイブラ
イン化すると、さらに別の遅延が起こり、その間ＤＴＰ
モジュールは転送が終ったかを確かめるためにループす
ることになる。 これらのｄ延を最小にするために、制御フロセンサ・モ
ジュール１１０とデータ転送プロセッサ・モジュール１
２０は同しマイクロコード・クロック発生機構を共用し
ている。両プロセッサはそれぞれの１！適サイクル時間
を要求し、クロック発生機構は最も長いサイクル時間を
選択する。これによってどちらかのプロセッサの平均速
度が大幅に低下しないのは、命令の大部分が最短サイク
ル時間で実行されるからである。ループ時の遅延を克服
するために、仲裁は非レジスタ格納マイクロコード要求
ビットを用いて行なわれる。 この解決手法の唯一の欠点は、ハードウェアによる単一
ステップを用いるときは、両プロセッサに影舌を与える
ことである。 ５、従って、ＦＩＦＯがソースまたは宛先であるときは
、ＦＩＦＯ状況信号（場合によっては、データ・キャッ
シュ・メモリ仲裁信号）を転送時にモニタする必要があ
る。こわらの４個の状況信号（ＦＩＦＯ満杯、ＦＩＦＯ
半満杯、ＦＩＦＯ空、キャッシュ・アクセス許可）が−
回のサイクル内でモニタできるようにするために、デー
タ転送プロセッサ・モジュール１２０は多重ウェイ分岐
機能をもっている。これにより、テストすべき状況がジ
ャンプ・アドレスに挿入されるので、ジャンプする先の
アドレスはそのサイクル時の状況によって決まる。３つ
のＦＩＦＯ状況状態は２ビツトにコード化され、仲裁信
号は３番目のビットを構成する。これにより、８ウ工イ
分岐が得られる。ＦＩＦＯ状況だけに関心があるときは
、仲裁信号はディスエーブルできるので、多重ウェイ分
岐は４ウエイに減らされる。 ６制御プロセツサ・モジュール１１０（またはＦＰモジ
ュール１３０）が各サイクルでデータ・キャッシュ・メ
モリ１４０を使用中のときデータ転送プロセッサ・モジ
ュール１２０がキャッシュ・メモリからロックアウトさ
れるのを防止するために、割込みが用意されている。デ
ータ転送プロセッサ・モジュールがアクセスを拒否され
ると、転送承認信号でループを開始する。この状態にお
けるタイムアウトは簡単にテストして調べることができ
る。タイムアウトが起こると、データ転送プロセッサ・
モジュール１２０は制御プロセッサ・モジュール！１０
に割込みをかけることができる。これによりデータ転送
プロセッサ・モジュール１２０はメモリ・アクセス・モ
ードから出て、再びデータ転送プロセッサ・モジュール
１２０はこのモードに入る。 整数プロセッサ機構３４０ ＩＰＵ ３４０は、本好適実施例では、すでに述へた制
御プロセッサーモジュールｌｌＯのＩＰＵ ２４０とほ
ぼ同じである。 シーケンサ３１０と関連支援ロジック シーケンサ３１０は、本好適実施例では、すでに述べた
制御プロセッサ・モジュール１１０のシーケンサ２１０
とほぼ同じである。 シーケンサ支援ロジックには、割込み、条件コード選択
、マイクロアドレス・バス、定数／次アドレス・フィー
ルドの４種類がある。 割込み シーケンサは４つの割込み人力ピンをもっているだけで
ある。従って、この数を８に拡張するために、外部マル
チプレクサ３１３が使用される。割込みは主に連絡とデ
バッグ・ツールのサポートのために使用される。 割込み発生源（優先度順）は次の通っである。 クロー・ロジックと中断点：この割込みレベルはクロー
・ロジックと中断点ロジックの間で共用される。これら
の２割込みタイプの機能は、制御プロセッサ・モジュー
ル１１０内のシーケンサ２１０の機能と関連づけて上述
した通りである。 ＶＭＥバス（デバッグ）：ＶＭＥバス割込みは通常デバ
ッグ・そニタをサポートする目的だけに使用されるので
、正常動作時には使用されない。 ＶＭＥバス（コマンド） この割込みレベルは、コマンドがコマンド・レジスタに
保管されるとセットされる。 制御プロセッサ（コマンド）：この割込みが起こると、
制御プロセッサ・モジュール１１０はコマンドがＤＴＰ
コマンドＦＩＦＯにあることをデータ転送プロセッサ・
モジュール１２０に通知することができる。傘傘 のデータを受は取ったか（入力ＦＩＦＯ） 、データが
なくなったので（出力ＦＩＦＯ） 、 ＶＭεインタフ
ェース内のデータＦＩＦＤにアテンションが必要である
ことをデータ転送プロセッサ・モジュール１２０に通知
するために使用される。◆ ＧＩＰインタ７ 、ｚ−ス： ＧＩＰ割込みはＧＩＰ
ＦＩＦＯ状況信号によって引き起される。＊ データ・パイプ・インタフェース：この割込みレベルは
、ある種のデータを受は取ったのでデータ・パイプ・イ
ンタフェース内のＦＩＦＯの１つにアテンションが必要
になフたとき、データ転送プロセッサ・モジュール１２
０に通知するために使用される。申 マイクロコード拡張インタフェース：この割込みは拡張
カード（例えば、大容量メモリ・カードやネットワーク
・カード）のいずれかで使用するために予約されている
。 注意：＊印の付いた割込みは通常の条件コード・ロジッ
クでテストできるので、それが望ましい場合はポーリン
グか可能である。 ・・印の付いた割込みの場合は、割込み状態を弓き起し
た事象は、ソフトウェアＦＩＦＯデータ構造内の制御情
報を調べることで検出することができる。割込みを使用
しない場合は、これをポーリングすることが可能である
。 割込み数を拡張するためにマルチプレクサ３１３を使用
する場合は、４つの高優先度割込みレベルと４つの（Ｉ
ｌｊ ｆ！先度割込みとの間でタイミング条件が異なる
ことになる。高優先度割込みであることを認識するため
には、割込みをマイクロコード・クロックの立上がり縁
の２５ｎｓ前に引き起す必要がある。低優先度割込みの
場合は、その期限は立下がり縁の１５ｎｓ前である。 割込みを引き起すために、対応する割込み入力は１クロ
ック期間高に保持される。ハードウェアによる割込み承
認サイクルは必要ないので、割込みを引き起すハードウ
ェアは非常に単純である。 条件フード・ロジック シーケンサはＦＬ八へと名付けた条件コード入力端を１
つもっているので、１−へてのテスト可能状況信号は多
重化されてこのビンに人力される。これは内部レジスタ
に格納され、通常セットアツプ時間はＩＲＱにマスクが
かけられているときは（カウンタ・アンダフロー割込み
） Ｉｏｎｓであり、イネーブルされたときは２６ｎｓ
である。ＦＬＡＧ入力端の極性はシーケンサ内部で変更
することが可能である。 （以下余白） ＤＴＰモジュールはＣＰモジュールと同様に、第４０Ａ
図に示すような疑似レジスタ・ロジックを備えている。 （これは割込み処理から戻るときの問題を避けるための
ものである。） テスト可能な状況信号には、次のものがある。 ＩＰｏ ３４０条件コード出力（ｃｏＮＤ） ：この信
号は現命令の状況を中継する。ＩＰＵ ３４０がこのビ
ンから出力する特定条件はマイクロ命令でコーディング
される。 マイクロコード・ループ：これはＶＭＥインタフェース
制御レジしタスの状況ビットであり、診断ソフトウェア
で使用されるものである。 以下に挙げたＦＩＦＯに対するＦＩＦＯ状況信号：デー
タ・パイプ人力＃１（半満杯と空）、データ・バイブ人
力＃２（半満杯と空）、データ・バイブ出力＃ｌ（満杯
）−データ・パイプ出力＃２（満杯）−シＭεデータ入
力（半満杯と空） 、 ＶＭＥデータ出力（半満杯と空
）、ＧＩＰインタフェース（入力）（半満杯と空）、Ｇ
ＩＰインタフェース（出力）（満杯、半満杯と空）。＊
印の付いた信号は別すブシステ１１上の受入れＦＩＩ’
Ｏから出されるものである。 データ・キャンシュ・メモリ・サイクル承認：これはデ
ータ・キャッシュ・メモリへのアクセスが許可されたこ
とを示す。 マイクロコード拡張インタフェース条件コード信号：こ
れは状況をデータ転送プロセッサ・モジュールのシーケ
ンサ３１０に返却するためにいずれかの拡張インタフェ
ース１８０によって使用される。 ＤＭＡバス・エラｍ：この状況ビットは、ＶＭＥバス上
のＤＭＡ転送がバス・エラー発生が原因で途中で打ち切
られたとき活動化する。このエラーが最も起こり得る原
因としては、存在しないメモリがアドレス指定された場
合がある。 書込みフラグ０と１：これらの２信号はデータ・キャッ
シュ・メモリ書込みロジックの内部状態をアクセスしや
すくする。これらは、デバッグ・モニタにある状態スレ
ーブと復元マイクロコードだけによって使用される。 保留状況：これは、割込みから戻るときテストされ、そ
の結果、条件付きジャンプなどが割込みサービス・ルー
チンへのジャンプによってディスエーブルされていても
、正しく実行される。 ＩＰｏ ３４０からのＧＯＮＯ出力は、１００ｎｓでサ
イクルするときは、シーケンサのセットアツプ時間に間
に合わない程遅れて有効化される（特に、マルチプレク
サによって遅延されたとき）。この条件をテストすると
きは、クロックを１２５ｎｓまで延長する必要がある。 ”ｆｃ）ｒ １ｏｏｐｓ”は、シーケンサ内部のカウン
タの１つを使用すると、とり入れやすくなり、ＩＰＵ３
４Ｇをアドレス計算から解放することができる。勿論Ｉ
ＰＵ ３４０を使用しても可能であるが、サイクル時間
が長くなり、それだけ余分のオーバヘッドが生じること
になる。 条件コードは２４：ｌマルチプレクサ３１２を通して多
重化されて、シーケンサ３１０のＦＬＡＧ入力端に入力
される。シーケンサは選択した条件コード信号の極性を
内部レジスタに格納して、それを選択する。 マイクロアドレス・バス１１１ マイクロアドレス・バス３１１は、２つのソースつまり
、正常プログラム実行時にはシーケンサ３１０から、マ
イクロコードのロード時にはＶＭＥバスから駆動させる
ことができる。 ＶＭＥバスはマイクロアドレス・バス
３１１の内容を読み取って、シーケンサ３１０がどのア
ドレスにあるかを確かめることもできる。これはシーケ
ンサ動作と非同期に行なわれ、主に診断で使用される。 このバスの拡張部分は３１１Ｂ線で示されているように
、ホスト・インタフェース・ロジック１６０に結ばれて
いる。 定数／次アドレス・フィールド これは、シーケンサ２１０に関連して上述したもとのは
全く異なる方法で使用される。ＤＴＰモジュール１２０
では、マルチウェイ分岐機能を向上するためにいくつか
の新規なロジックが使用されている。このロジック（お
よびマルチウェイ分岐でのその用法）について、以下説
明する。 マルチウェイ分岐 第３八図と第３Ｂ図に示す実施例では、マイクロコード
・システムにおけるマルチウェイ分岐に新規な機能がい
くつか追加されている。第３０図は、アドレス境界の制
約を受けることなくマルチウェイ分岐を行なうために本
好適実施例で採用されているマイクロコード動作を概略
図で示したものである。 第３八図から明らかなように、定数／次アドレス・フィ
ールド（マイクロ命令フィールドからのもの）はバッフ
ァ３１７に対して設けられただけでなく、マルチウェイ
分岐ロジック３１８に対する入力ともなる。マルチウェ
イ分岐ロジックはマイクロコード・アーキテクチャに新
規な機能をもたせる仕方でこの信号を処理することがで
きる。このマルチウェイ分岐ロジックに対する他の人力
としては、ＰＩＦ状況信号、およびシフト・コマンド（
これはシーケンサ３１０によって実行されるマルチウェ
イ分岐ステップにおいて、代替宛先間の増分を変えるた
めに使用される）がある。 第３Ｂ図は詳細図である。マイクロ命令バス３１１から
の定数フィールド（１６ビツト）は分割されてＰへＬ
３１８とバッファ３１７に対する人力が得られる。共通
イネーブル信号は、マルチウェイ分岐操作が望ましいと
き、これらの両方を活動化するために使用される。（勿
論、シーケンサ・バス３１５は他にも用途が多数あるの
で、マルチウェイ分岐操作が必要になるのはまれである
。）さらに、定数／次アドレス・フィールドは、単純な
ジャンフ操作でもよく使用され、そのような場合には、
マルチウェイ分岐操作が必要になる。 第３０図は、マルチウェイ分岐ロジックの内部操作をさ
らに詳しく示している。条件選択／コード化ロジックに
は、各種条件および状況信号が用意されている。これは
これらの条件を選択し、コード化して、分岐で使用でき
る３ビット信号を得るものである。 マルチウェイ分岐ロジックは以下で詳しく説明するよう
に、いくつかのマイクロ命令ビットで制御される。 この種のマルチウェイ分岐ロジックをモジュール１２０
のようなデータ転送プロセッサで使用すると、特に利点
、が得られる。その場合には、装置条件信号を選択／コ
ート化ロジック３０１Ｏに対する条件人力として使用で
きる。そうすれば、データ転送プロセッサはかなり複雑
なインタフェースに対して高度の制御を行なうことがで
きる。関心のある状況信号が現れると、マルチウェイ分
岐ロジックはその条件を処理するのに相応しいルーチン
に直ちに■３ることができる。マルチウェイ分岐機能に
より、シーケンサは複数の装置の条件を１回のサイクル
でテストすることができる。つまり、ＤＴＰモジュール
１２０は各サイクルごとにデータ中云送を行なうことが
できる。この結果、１つだけの条件コード（ＦＬ八へ）
入力端をもつシーケンサは複雑な制御を行なうこともで
きる。 本好適実施例では、選択／コード化ロジック３０１０に
対する人力には、下達するように４個のＦＩＦＯからの
状況ビットがある。しかし、他の様々な人力構成を使用
できることも勿論である。 シフト入力はシフトとマージ・ロジックに対するもので
ある。これは、マルチウェイ分岐の宛先間の増分を変え
ることを可能にする。 第３０図の右側はシーケンサ３１０か相対アドレス指定
機能をもつことを概略図で示したものである。この機能
をマルチウェイ分岐機能と併用すると、アドレス境界の
制約を無視できる。これはデータ転送プロセッサでは特
に利点がある。この種のプロセッサはデータ転送を小刻
みに行なえる能力が要求されるので、マルチウェイ分岐
命令を多数含めておくことが望ましい場合がある。アド
レス境界の制約がなくなったので、この種の命令を大量
に使用できる。 本好適実施例では、プログラム・カウンタがジャンプ宛
先に対する人力として使用されている。 これは、従来の多数のマルチウェイ分岐では、宛先ベー
ス・アドレスを別のソースから得ていたものと異なるも
のである。 書込み制御記＋！！機構（ＷＣ５） ３２０ＷＣ５はマ
イクロコードＳＩＬモジュールを用いて構成されている
。これらは８に×３２ビット・メモリであり、マイクロ
コードと診断機能をロートするための直列走査バ〜ｔブ
ライン・レジスタを備えている。このモジュールは２種
類のものが使用される。レジスタ格納出力と非レジスタ
格納出力である。ＩＰＬＩ ３４０ とシーケンサ３１
０は独自の内部バイブライン・レジスタをもっているの
で、非しタスタ格納版を使用する。 ＷＣＳインタフェース・レジスタ３２２と３２３は制御
プロセッサ・モジュールの個所で上述したＷＣＳインタ
フェース・レジスタ２２３と２２２と同じ働きをする。 ＤＭＡコントローラ ＤＴＰモジュール１２０の重要な機能は、ＶＭＥインタ
フェース１６０と、場合によっては、１つまたは２つ以
上の他のインタフェースにある１つまたは２つ以上のＤ
ＭＡコントローラを制御することである。この機能は、
それぞれのインタフェースと共に、以下で詳しく説明す
る予定である。 モート・レジスタ３０３は、使用頻度が低く、マィクロ
コ−１・・ヒントを専用させるたけのＪ１山・がないＨ
ｉｌ制御信号のイ
【αを保持するものである。モート・
ビットには、読取り保持レジスタを通る流れとレジスタ
制御、書込み保持レジスタを通る流れとレジスタ：１制
御、マイクロコード拡張インタフェースにおいて割込み
承認信号を駆動する外部割込み承認信号、ＧＩＰ割込み
要求、保持レジスタに対するループバック・モート、２
個のＬＥ［１制御信号がある。 ＴＤババスデコード このロジック（これはデコーダ３６０の最も重要な機能
の１つである）は、マイクロコードＴＤ／ −スをデコ
ード化し、ＴＤババス２２を駆動できる装置の出力イネ
ーブルをその結果に応じて制御する。 また、このロジックはＴＤ宛先フィールド（クロック発
生機構２５０からの書込みゲート信号で修師されている
）もデコート化して、スロープと書込みイネーブル信号
を発生する。ＴＤババス２２上のボー［−の大部分は読
み書きができるので、ＩＰＬＩ上の疑似レジスタは不要
である。 ＴＤババスソースおよび宛先になり得るものとしては、
ＩＰＩＩ １４０、ＶＭＥインタフェース・メモリ、コ
マンド・メモリ、データ・キャッシュ・メモリ保持レジ
スタ５６０Ｂ、モード・レジスタ（８ビツト）、シーケ
ンサ・データ・ボート車中、定数／次アドレス・フィー
ルド（ソースのみ）傘車、ＶＭＥデータＦＩＦＯ、デー
タ・パイプｌ、データ・バイブ２、ＧＴＰ ＦＩＦＯ＊
＊、割込みベクトル・レジスタ（８ビツト） 、ＤＭＡ
制御レジスタ、ＤＭＡコントローラーアドレス・カウン
タ◆、ＤＭＡコントローラー語カウンタ傘がある。＊印
の付いたソースはＤＭＡコントローラ命令によってデコ
ードされる。通常のＴＯババス御フィールドの一部とし
てはデコードされない、、＊＊Ｅｐの付いたソースは、
下位１６ビツトだけを駆動する。これらの１つが選択さ
れると、符号／ゼロ拡張ＰＡＬ ２１６も活動化される
ので、データは３２ビツトのバス幅まで符号またはゼロ
で拡張される。 １つのソースと１つの宛先だけが選択可能であるので、
これらは異なっていなければならない。 ＩＰＩＩ ３４０へのデータ転送はＩＰＩＩ ３４０の
命令フィールドの制御を受けて行なわれるので、データ
が別の宛先にロードされているのと並行してデータをＴ
Ｏババス２２から取り出すことができる。 クロック発生機構 上述したように、クロック発生機構２５０は、データ転
送プロセッサ・モジニール１２０全体を通して使用され
る基本クロック信号を発生する。 デバッグ・ハードウェア データ転送プロセッサ・モジュ・−ル１２０に含まれる
デバッグ・ハードウェアの大部分はいくつかの個所で前
述した。これらをここで要約して示すと、次の通りであ
る。マイクロアドレス・バス３１１（読み取りと書込み
の両方）のホスト制御、ホストによるＷＣ５のローディ
ングと読み戻し、ＤＰＴのアテンションを得るためのＶ
ＭＥ生成割込み、ハードウェアによる中断点サポート（
中断点は数に制限されずに、いつでも設定可能）、クロ
ー・ロジック（これにより、ユーザ・タスクはモニ・タ
スクを１ステップ進めないで１ステップ進むことかでき
る）、すべてのレジスタが読み書きであること、マイク
ロコードを１ステップ進めるためのハードウェアによる
クロック制御、すへての割込みが選択的に割込み可能ま
たは割込み禁止できること、重要なロジック群の内部状
態に対するアクセス（これにより、ＤＴＰモジュールの
ハードウェア状態を完全に格納し、復元することができ
る）などである。 マイクロコード語の形式 マイクロコード語の形式の概要を示したのが第３Ｃ図で
あり、次のように定義されている。 ＊印の付いた項目は直接にＷＣ５から取り出されて、こ
れらが制御する装置内部でパイプライン化される。 使用可能なマイクロコード・ビットの総数は９６ビツト
である。これらのビットは大部分が使用されるが、その
いくつかは予備として以下のフィールドから除かれてい
る。 ｒｐｕ ７寅算コード（３２）申 ：このフィールドは
ｌＰｔ１３４０整数プロセツサのデータ経路と算術また
は論理演算を制御する。フィールド内のビットの割振り
はコード化されているが、詳細はＷｅｊ ｔｅｋデータ
資料に記載されている。すべての命令は下位２４ビツト
がコニド化されており、上位８ビツトはデータをＩＰＵ
３４０のレジスタ・ファイルに転送するときだけ使用
される。 ジーケンサン寅算コード（７）ウニこのフィールドはＡ
ＤＳＰ １４０１による次のアドレス生成を制御する。 命令セットはデータ資料に記載されている。 定数７次フィールド（１６）傘：このフィールドは主に
アドレス情報をシーケンサに与えるために使用されるが
、１６ビツト定数値をデータ・バス上に送出するために
も使用できる。その場合は、これはこのバス上のレジス
タのいずれかにロードすることが可能である。 マルチウェイ分岐選択（２１＊：このフィールドはマル
チウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセッ
トを使用するかを選択する。選択できるもノニμ、ＶＭ
Ｅ人力ＦＩＦＯ１ＧＩＰ人力ＦＩＦＯ、データ・バイブ
１人力ＦＩＦＯ、データ・バイブ２人力ＦＩＦＯ１があ
る。 マルチウェイ・シフト；ト制御（２）：これはマルチウ
ェイ分岐状況−１ｌ″１報がビット位＠Ｏ、ビット位置
１、ビット位置２から挿入されること、あるいは全く挿
入されないことを選択する。シフト要因は多様化されて
いるので、マルチウェイ分岐内の各入口点をそれぞれ、
１．２または４命令の長さにすることができる。 マルチウェイ分岐転送イネーブル（１）：このビットは
キャッシュ・メモリ・アクセス許可信号をＦＩＦＯ状況
と結合するのを可能にしたり、禁止したりするものであ
る。このビットが使用されないときは、マルチウェイ分
岐は４ウエイであり、使用されるときは、８ウエイであ
る。 サイクル長さ（２）、このフィールドは選択された命令
とデータ経路に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（１１４：このビットは
、データ・キャッシュ・メモリへのアクセスがデータ転
送プロセッセ・モジュール１２０によって要求されると
活動化する。 データ・キャッシュ書込みイネーブル（１） この
ビットはデータ・キャッシュ・メモリへのアクセスが許
可されると、データ・キャッシュ・メモリで書込みサイ
クルを発生させる。 データ・キャッシュ書込みオール（１）：このビットは
通常の書込みイネーブル・ゲート操作を無効にして、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、すべての語が書き込まれるようにする。これは、ア
クセスが許可されたときだけ、データ・キャッシュ・メ
モリ書込みサイクルを発生させる。これはメモリ・ブロ
ックを定数値にセットするときに便利である。 条件コード選択（５）：このフィールドは条件付き命令
の実行時にシーケンサにテストさせる以下に挙げた条件
コードの１つを選択する。つまり、ＩＰｏ ３４０条件
コード出力、マイクロコード・ループ、書込みフラグ（
２項目）、データ・バイブ人力ＦＩＦＯ＃１（半満杯と
空）、データ・バイブ入力ＦＴＦＯ＃２ （半満杯と空
）、データ・バイブ出力ＰＩＦＯ＃１（満杯）、データ
バイブ出力ＦＩＦＯ＃２ （満杯）Ｖ！ＩＩＥデータ
入力ＦＩＦＯ（半満杯と空） 、 ＶＭＥデータ出力Ｆ
ＩＦＯ（半満杯と空） 、ＧＩＰインタフェース（人力
）（半満杯と空）、ＧＩＰインタフェース（出力）（半
満杯と空）、データ・キャッシュ・メモリ・サイクル承
肥、マイクロコード拡張インタフェース条件コート・イ
ンタフェース、ＤＭＡバス・エラー、保留状況である。 保留状況（１）：このビットは通常はシーケンサ２１０
内のＦＬＡＧレジスタの状態に従う疑似状況レジスタの
更新を禁止する。通常、この疑似ビットは内部レジスタ
の状態に従うが、割込みサービスの実行中は、更新され
るのを禁止される。こわにより、ＦＬ八へレジスタは割
込みルーチンから出たとき正しく復元される。 ＴＤババスソース（４）：このフィールドはＴＤババス
駆動させる以下に挙げたレジスタ、バッファ、または装
置の中から１つを１択する。つまり、ＩＰＩＩ ：１４
０、コマンド・メモリ、ＶＭＥインタフェース・メモリ
、データ・キャッシュ・メモリ保持レジスタ、モート・
レジスタ、シーケンサ・データ・ボート、定数／次アド
レス・フィールド、シーケンサ・データ・ボート、定数
／次アドレス・フィールド、ＶＭＥデータＦＴＦＯデー
タ・ボート、データ・バイブ２、ＧＩＰ ＦＩＦＯ１割
込みベクトル・レジスタ（８ビツト）、ＤＭＡ制御レジ
スタ、ＤＭＡコントローラーアドレス・カウンタまたは
ＤＭＡコントローラー語カウンタである。 ＴＤババス先（４）：このフィールドは以下に挙げたレ
ジスタ、バッファまたは装置の１つをＴＩ）バス上のデ
ータの宛先として選択する。つまり、コマンド・メモリ
、ＶＭεインタフェース・メモリ、データ・キャッシュ
・メモリ保持レジスタ、モード・レジスタ、シーケンサ
−データ・ボート、定数／次アドレス・フィールド、シ
ーケンサ・データ・ボート、ＶＭＥデータＦＩＦＯデー
タ・バイブ１、データ・バイブ２、ＧＩＰ ＦＴＦＯ１
割込みベクトル・レジスタ（８ビツト） 、 ＤＭＡ制
御レジスタ、ＤＭＡコントローラーアドレス・カウンタ
、ＤＭＡコントローラー語カウンタである。 ＩＰＵ ：１４０が上に挙げたものの中に含まれていな
いのは、これはＴＤバスーヒのデータをいつでも「取１
１１ Ｊできるからである。この機能はＴＰｔｌ命令フ
ィールドによって制御される。 アドレス・レジスタ制御（２）：これらの制御ビットの
一方はアドレス・レジスタのローディングを可能にし、
他方のビットはレジスタの読み戻しを可能にして、診断
とデバッグ・モニタで使用できるようにする。 中断点（１） ＜４４デバツグ専用傘＊）：命令に中
断点を設けるためにデバッグ・モニタによって設定され
る。この結果、命令の実行中に割込みが起こると、その
命令の実行を終えたあと制御権がデバッグ・モニタ・マ
イクロコードに渡される。 クロー（１）（Φ牟デバッグ専用中り ：ユーザ・タス
クを１ステップ進めるときクロー・ロジックを始動する
ために設定される。この結果、次の命令の実行中に割込
みが起こると、ユーザ・タスクのある命令が実行された
あとで制御権がデバッグ・モニタ・マイクロコードに移
される。これにより、ユーザ・タスクはクロックを物理
的にオン、オフに切り替えなくても１ステップ進むこと
ができる。 毘ム配力」ぜ」υ−：これは制御プロセッサ・モジュー
ルに３レベルのうちのルベルで割込みを引き起すもので
ある。これらのレベルは次のように割り振られている。 つまり、ホストから新しいコマンド受信、データ転送終
了、データ・キャッシュ・メモリへのアクセス権解放で
ある。 ゼロまたは符号拡張（１）：このビヅトは１６ビツト幅
レジスタまたは装置が読み取られるときだけ効力をもつ
。その場合には、データをゼロで拡張するか（ビット１
６−３１がゼロにセット）、符号で拡張するか（ビット
１６−３１がビット１５と同じにセット）が選択される
。 ＤＭＡコントローラ命令（３）：このフィールドはＤＭ
Ａコントローラに対する命令を制御する。命令には、内
部レジスタの読み書き、レジスタの再初期設定、アドレ
スを増分（減分）または語カウンタを減分する通常のＤ
ＭＡ動作を扱うものがある。 マイクロコード１広弓長バス マクロコート拡張バスは基本マイクロコーＦ・サーヒ′
スをオフボードで拡弓長するものである。これは、拡張
周辺ボード上のある種のインタフェースを制御したり、
周辺ボード全体を制御したりするために使用できる。こ
れらの使い方の代表例として、大容量メモリ・カードや
ネットワーク・インタフ二一スーカードとのインタフェ
ースとなることである。 拡張バス・インタフェースは電気的および機械的にＧＩ
Ｐ上の拡張インタフェースと同じであるので、これらは
どの共通拡張カードでも共用することができる。 拡弓長コネクタは９６ウエイＤＩＮコネクタであり、そ
こに現れる信号には、次のものがある。３ビット−スラ
イス・クロック［注１コ、パイプライン・レジスタ・ク
ロック［ｌ］、マイクロアドレス・バス３１１Ｂ（１５
ビット）［２］、ＴＤババス２２（３２ビツト）［３］
、リセット、ＷＣ５出力制御、パイプライン・レジスタ
出カニ田御イネーブル、ＷＣ５ｇ込みイネーブル３２４
、パイプライン・レジスタ・モード制御、直列クロック
、直列データ・イン、直列データ・アウト（マイクロコ
ードのローディングで使用）、外部割込み［４］、割込
み承認、条件コード［４］。信号は上で注記したものを
除きすべてＴＴＬレベルにある。つまり、［１］これら
の信号は差分ＥＣＬレベルにある。［２］これらの信号
は信号コード化ＥＣＬレベルにある。［３］このバスは
３２ビツト幅であるが、目的によっては、２個の１６ビ
ツト・バス、つまり、−次データ・バスと二次データ・
バスとみなすことができる。 ［４］これらの信号はオープンしているコレクタ・バッ
ファによって駆動される。 ある種のＥＣＬ信号をこのインタフェースで使用すると
、ボード間のクロック・スキュー効果を最小にするので
好都合である。 数値プロセッサ・モジュール１３０ 本好適実力ζ例では、数値プロセッサ・モジュール１３
０は浮動小数点プロセッサである。従って、このモジュ
ールＮＯは浮動小数点プロセッサ・モジュール（または
ｒＦＰモジュール」）とも呼ばれることがある。しかし
、このモジュールは他のデータ型（データ・タイプ）用
に、例えば、複素数算術演算モジュールとして、あるい
は広幅整数演算用モジュールとして構成することも可能
である。このモジュールが広い意味で数値プロセッサ・
モジュール１３０とも呼ばれるのはこのためである。 本好適実施例では、浮動小数点プロセッサ・モジュール
１３０は浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコード・ク
ロックによりてクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのが好ましい。 本好適実施例では、浮動小数点プロセッサ・モジュール
１３０と制御／インタフェース・ロジック（ＣＰ拡張ロ
ジック）は主基本ボード（ここには、キャッシュ・メモ
リ１４０と制御プロセッサ・モジュール１１０の主要部
分が置かれている）に差し込まれる別個のサブボード上
に一緒に（菩載されている。 追加モジュール１３０が使用される場合は、その各々に
は制御／インタフェース・ロジックの一部が置かれるこ
とになる。 本実施例のアプリケーションでは、この制御／インタフ
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース・
ロジックがモジュール１１０の一部であるか否かに関係
なく、本アプリケーションでは、このロジックのタイミ
ングと制御特性に関して重要な新規事項がいくつかとり
入れられている。 本好適実施例では、３２ビツト・データ構造が使用され
ている。各浮動小数点数は３２ビツトで表されるので、
３２ビット車位は浮動小数点数（または「Ｆ語」）とも
呼ばれる。本好適実施例では、数の形式は小数部が２４
ビツト、指数部が８ビツトになっている。これは選択的
にＩＥＥＥ形式にすることも、ＤＥＣ形式にすることも
可能である。 浮動小数点プロセッサ・モジュールＮＯの内部動作につ
いて、まず説明する。そのあとで、制御プロセッサ・モ
ジュール１１０およびキャッシュ・メモリ１４０とのイ
ンタフェースの機能について詳しく説明する。 第４八図から第４Ｄ図までは、数値処理モジュール１３
０の主要部分を示したものである。本好適実施例では、
第４八図は制御プロセッサ・モジュール〕３０とのイン
タフェースとなるために使用されるインタフェース・ロ
ジック４１０の概略図である。 第４Ｂ図はモジュール１３０内のデータ通路の主要部分
の一部を示している。第４Ｃ図はマイクロコードのアク
セスとデコード化のとき本好適実施例で使用されるロジ
ックを示している。第４０図は本好適実施例で浮動小数
点モジュールに使用されるマイクロ命令形式を示してい
る。 実際の数値計算が高速で行なわれる浮動小数点算術演算
機構について最初に説明する。そのあと、ＦＰモジュー
ル１３０ と低速モジュール間のクロック境界をまたい
でデータ転送が行なわれる２重バッファリング操作につ
いて説明する。次に、データ転送の追加段（その大部分
はＣＰモジュール１１０の拡張部分によって制御される
）について説明する。最後に、算術演算機構を統御する
プログラムについて説明する。 浮動小数点算術演算機構（ＦＰＵ） 本好適実施例の浮動小数点算術演算機構は非常に単純化
されており、高速で動作する。この通路には、浮動小数
点乗算機構、浮動小数点ＡＬＵ （算術および論理演
算機構）、高速多重ボート・レジスタ・ファイルが含ま
れ、これらはすべて高速で単純化されたシーケンサによ
って制御される。さらに、スクラッチパッド・メモリが
内部データ通路と密結合されて、参照テーブルを保存し
、ヒストグラム記憶またはデータ・スタックとして動作
する。 ２レベル・データ通路のトポロジは第１６図に分かりや
すいように示されている。低レベル・データ通路とその
構成要素は浮動小数点算術演算機構（ＦＬＩＩ） と
呼ばれるものである。ＦＰＵは、高速レジスタ・ファイ
ル４４０、八１．Ｕ ４５０、スクラッチバ・ント・メ
モリ１６１０、局所ハス４３１．４３２．４３３．４３
４から構成されている。 算術計算機４Ｊ ４４０と４５０ 浮動小数点プロセンサ・モジュール１３０で使用される
浮動小数点計算機構には浮動小数点乗算機構ＦＭＰＹ）
４４０と浮動小数点算術論理演算機構（ＦＡＬＵ）
４５０がある。両方とも、内部アーキテクチャは非常に
よく似ている。唯一の違いはデータの扱い方であり（演
算操作が異なることを別として） 、ＦＡＬＬＩに累積
演算のための余分のフィードバック通路が設けられてい
ることである。 本好適実施例では、Ｂｉｐｏｌａｒ Ｉｎｔｅｇｒａｔ
ｅｄ Ｔｅｃｈ−ｎｏｌｏｇｉｅｓ （ＩＴ）社程偶の
集積回路（浮動小数点チップ・セットとレジスタ・ファ
イル）が次のように使用されている。ＢＩＴの部品番号
とこれらに準じるアナログ装置番号は、乗算機構４４０
：Ｂ２１１０またはへ〇５Ｐ７１１０．ＡＬ口４５０：
Ｂ２１２０ または八〇５Ｐ７１２０、レジスタ・ファ
イル４３０：、Ｂ２２１０または八ＤＳＰ７２１０であ
る。乗算機構４４０とＡＬＵ １１５０および高速レジ
スタ・ファイルは、実際には、ＥＣＬゲートを内部に使
用している。しかし、これらのインタフェースと電源は
ＴＴＬである。これらの算術演算チップは完全な６４ビ
ツト・データ通路を内部にもち、外部に３２ビツト・イ
ンタフェースをもっている。従って、これらのチップは
高速６４ビツト演算を行なう能力をもち、必要に応じて
多重化データ転送を利用する。 ＦＭＰＹ ４４０とＦＡＬｔｌ ４５０はそれぞれ、オ
ペランド用の２個の３２ビツト幅人力ボートＸとＹ−（
それぞれ局所オペランド・バス４３１と４３２に結ばれ
ている）と、結実用の３２ビツト幅両方向ボートＴ（局
所結果バス４３３に結ばれている）を備えている。 計算機構の人力ボートの各々はラッチとマルチプレクサ
を備え、出力ポートはマルチプレクサを備えているので
、６４ビツト幅の数を出し入れして転送できるようにな
フている。 ２計算機構の結実用ボートは並列に接続されている（結
実用バス４３３に、従って、レジスタ・ファイルの書込
みボート４３０Ｄに）。これにより、計算機構は外部マ
ルチプレクサを使用したり、データをレジスタ・ファイ
ルあてに送ったりしなくてｂ、データを交換し合うこと
ができる。これは、例えば、積の和を求める計算を行な
うとき便利である。また、この機能を利用すると、スク
ラッチパッド・メモリ１６１Ｏとの間で高速にデータを
やりとりすることができる。しかし、この構成には、Ｆ
ＭＰＹ ４４０とＦＡＬＩＩ ４５０の両方を同時に活
動化できないという制約がある（ただし、積の和を求め
る演算は除く）。これは出力ポートが一緒に結合されて
いるからである。これらのボートを別々にしたとしても
、両方の装置はレジスタ・ファイル４３０からの同じデ
ータ通路を共用するので、入力側に問題が起こることに
なる。 実際に使用される算術演算機構は人出力ボートを柔軟に
構成できるので、これらのボートをレジスタしたり、透
過にしたりできる。しかし、本好適実施例では、この機
能は使用されていない。ボートはすべてレジスタされる
。両計算機構の内部データ通路と機能４４位はすべて６
４ビツト幅であり、−！ＩＬ精度（ｓｐ）と倍精度（Ｄ
Ｐ）のどちらの演算も行なうことができる。 ＦＭＰＹ ４４０での機能単位は４個の算術演算命令を
サポートしている。最小サイクル時間（ナノ秒単位）は
どちらの精度の場合も、次の通りである。 単精度 倍精度 乗算 ４０５９ 除算 ２００ ３０’０平方根
３００ ６００バス ４０５
０ 整数乗算 ４５ ＦＡＬｔｌ ４５０での機能単位は浮動小数点命令、整
数命令、変換命令といったように幅広くサポートしてい
る。詳細については、メーカのデータ資料に記載されて
いる。すべての浮動小数点命令（単精度と倍精度）は最
小実行サイクル時間は２５ｎｓであり、整数演算はすべ
て１２ｎｓ、変換はすべて２５ｎｓで行なわれる。 最もよく使用される命令には、次のものがある。 浮動小数点：加算と減算（符号付きまたは絶対値）、絶
対値、否定、スケール、マージ、正規化、比較。 変換： ＳＰ−＞ビット整数、 なし、 ＳＰ −＞５４ ビット整数、なし。ＳＰ ＜
−３２ビツト整数、 なし。ＳＰ ＜−６１ビツト整数、 なし。ＤＰ−＞３２ビツト整数、 なし。ＤＰ−＞６４ビツト整数、 なし。ＤＰ ＜−３２ビット整数、 なし。ＤＰ ＜−６４ビット整数、 なし。ＳＰ−＞ＤＰ、ＯＰ −＞ＳＰ。 整数：加算（０，ｌ、桁上げ）、減算（０，１，桁下げ
）、 最大値（符号付きまたは符号なし）、 最小値（
符号付きまたは符号なし）、論理、シフト（論理または
算術）、回転、ビット反転。 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 （以下余白） スクラッチバンド・メモリ１６１０ 第１６図に示すように、スクラッチパッド・メモリ１６
１０はそのアドレス・カウンタ１６１１と共に、結実用
バス４３３につながフている。計算機構４４０と４５０
は両方向ボートでこのバスにつながっているので、マル
チプレクサ４４０、ＡＬｔｌ ４５０、またはレジスタ
・ファイル４３０によってデータを直接にこのメモリか
ら読み取ることができる。 アドレス・カウンタ１６１１を通して、いくつかのアク
セス・モードでこのメモリがアクセスできるようになっ
ている。２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスが行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、アドレス増分と減分をいく通りかに組み合わせ
て、スタックとして動作させることも可能である。）カ
ウンタ１６１１のアドレス生成機能を利用すると、ある
条件のときに、メモリ１６１０を１サイクル１回の書込
みの割合で機能させることができる。 このメモリをスタックとして動作させると、上述したよ
うに、コンパイラでスカシ・プログラミングするとき特
に好都合である。 ヒストグラム・アルゴリズムを実行させるときは、以前
のサブトータル（追跡中のパラメータの）を結実用バス
４３３上に読み出すことができる。この種の操作の１つ
の簡単な例では、メモリ１６１０は結実用バス４３３の
データ・ソースとして指定され、マルチプレクサ４４０
が稼動中に、八ＬＵ４５０はコマンドを受けてオペラン
ド値を結実用バスから読み取るようになっている。マル
チプレクサ４４０が終了すると、その結果を結実用バス
４３３上に送り出し、ＡＬＵはその値を２番目のオペラ
ンドとして読み込む。そのあと、ＡＬＵはその和を結実
用バス４３３に送り出し、その間にメモリ１６１０はコ
マンドを受けてその結果を書き出す。（その間に、追加
のオペランドをマルチプレクサ４４０にロードすること
が可能である。） このテーブルがあると、データ依存パラメータをそこに
置いておくことができるので非常に便利である。これは
超関数を計算するときに特に便利である。 高速レジスタ・ファイル４３０ レジスタ・ファイル４３０はデータ・キャッシュ・メモ
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のバンクはＣＰモジュール１１０
と部分的に同期して稼動して、局所転送バス４２２（両
方向ボート４３０八に結ばれている（第１６図））を通
してＦＰ保持レジスタ４２０ とのインタフェースとな
る。他方のバンクはＦＰモジュールと完全に同期して稼
動し、オペランド用バス４３１．４３２（読取りポート
４３０Ｂと４：１ＯＣ） 、結実用バス４３３（読取り
ポート４３００）、およびループバック接続４３４（書
込みポート４３０Ｅ） とのインタフェースとなる。 第４Ｂ図はモジュール１３０内のデータ通路の主要部分
を示している。主キャッシュ・バス１４４（これば２５
６ビツト幅である）は直列の４個のＦＰ保持レジスタ４
２０と結ばれている。（これらの保持レジスタは実際に
は対になっており、読取りレジスタは書込みレジスタと
並列になっている。従って、保持レジスタ４２０は８個
あり、各々が６４ビツト幅であるので、両方向２５６ビ
ツト・インタフェースになっている。）これらの８保持
レジスタ４２０には別々のイネーブル信号が入力される
。従って、このバンク側のレジスタにより、２５６ビツ
ト幅のキャッシュ・バス１４４を多重化して６４ビツト
幅の高速レジスタ・ファイル４３０に送り込むことがで
きる。 この多重化が行なわれるのは、主にコストが理由である
。高速レジスタ・ファイル４３０は非常に高価なチップ
である。これらの個数が４倍になると、システムのコス
トが大幅に高くなることになる。さらに、第３８８図か
ら明らかなように、これらの機構の検証は非常に重要で
あり（ビン数が非常に多いので）こわらのパッケージを
４個でなく１６個使用すると、必要とするボード面積が
著しく増大することになる。 実際にはレジスタ４３０は土ｊであり、２個だけではな
い。物理的に分列したチップの各々は１６ビツト幅であ
るので、これらを４個並列で使用すると、６４ビツト・
インタフェースで局所転送ハス４２２ と結ぶことがで
きる（このインタフェースは２Ｆ語幅であることに注意
されたい）。 本好適実施例では、レジスタ・ファイル４３０は１８ビ
ツト幅ｘ６４記憶位置奥行の５ボート装置から作られて
いる。従って、６４ビツト側インタフエースで局所転送
バス４２２と結ぶためには、４個の装置を並列で使用す
る必要がある。（説明を分かりやすくするために、第４
Ｂ図には、３２ビツト幅ファイルが２個あるものとして
レジスタ・ファイルが示されている。これにより、下述
する語アドレス奇数／偶数の状況構造が分かりやすくな
る。また同様に、第１６図には、レジスタ・ファイル４
３０が１個のファイルとして示されている。）本好適実
施例では、これらの装置は実際には８１７社提供の８２
２１０から作られている。 レジスタ・ファイルは２５６ビツト幅にして、キャッシ
ュ・バスと直接にインタフェースで結ぶのが理想的であ
るが、そうすると、付加ハードウェア費用が大幅に増加
することになる。本実施例で採用した代替方法では、Ｆ
Ｐ保持レジスタ４２０（関連制御ロジックと共に）を使
用して、キャッシュ・バス１４４ との２５６ビツト・
インタフェースを多重化して６４ビツト幅ボート４３〇
八に結んでいる。多重化とデータ経路指定は、第４Ａ図
と第４Ｂ図にその概要が示されている転送ロジックによ
って制御される。これについては、詳しく下述する。 これらのファイル間の接続は次のようにするのが好まし
い。（ボートは第１６図に個々に名前が付けられている
。、） これらのファイル４３０の各々は両方向インタフェース
４３０Ａをもっており、これは線４２２を通してレジス
タ４２０に結ばれている。 レジスタ・ファイル４３０の各々は２つの透過データ出
力端をもっている。これらの出力端は個別的にイネーブ
ルさせることができるので、レジスタ・ファイル４３Ｇ
内からの異なる語を表すことができる。これらの出力４
３０Ｂと４３００は局所オペランド・バス４３１ と４
３２を駆動させる。 レジスターファイル４３０の各々は第３局所データ・バ
ス４３３に結ばれた入力ボート４３０ Ｄをもっており
、これは結実用バスと呼ぶことにする。この結実用バス
は計算機構４４０と４５０の出力側に結ばれている。 レジスタ・ファイル４３０の各々はもう１つ人力ボート
４３０Ｅをもっているが、これは第１オペランド・バス
４３１につながるループバック接続によって読取りボー
ト４３０Ｂと結ばれている。この書込みボートはそのア
ドレスを「結果」書込みボート４３０Ｄから受は取る。 これにより、ＡＬｔｌ ４５０またはマルチプレクサ４
４０を通らなくてもデータをあるレジスタ・ファイルの
アドレスから別のアドレスにコピーできるので、２サイ
クルの遅れが節約されることになる。このことは、計算
機構４４０と４５０を使用しなくても、従ってこれらの
機構で起こる遅れなしで、データを望み通りに並べ替え
てやりとりできることを意味する。この機能はサブルー
チンを扱うとき使用すると、特に利点が得られる。 従って、５ボート・レジスタ・ファイル４３０は２一つ
の読取りボートＤとＥ、２つの書込みボートＢとＣ１お
よび１つの両方向ボートＡをもっている。読取りボート
からはオペランドがＦＭＰＹ ４４０とＦＡＬＵ ４５
０に送られ、その結果か書込みボート・＋３０Ｄ （必
要ならば、書込みボート４３０Ｅ）を用いて６ｇ戻され
る。レジスタ・ファイルはＦ語を１２８語まで保管でき
る。 書込みボート４３０Ｄと４３０Ｅ （および両方向ボー
ト４３０Ｅの書込み部分）に対するデータ、アドレスお
よび書込みイネーブルはレジスタ・ファイル４３０の内
部に記録される。内部書込みパルスは自動的に発生する
。 ２つの読取りボートはそれぞれのデータ通路をレジスタ
またはラッチすることができ（共に同しであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点フロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
ドから直接に駆動されたときアドレスをレジスタし、デ
ータ・ラッチを透過に保持するようになっている。デー
タはＦＭＴＹ ４４０とＦＡｌ、ｌＪ ４５０の内部に
レジスタされる。 レジスタ・ファイルは、読取りと書込みアドレスが同じ
であるときは、「ライト・スルー」モードで動作させる
ことかできる。このモードにあるときは、書込まれたデ
ータは同じサイクルで読取りボートに現れるが、通常読
取り操作より約１０ｎｓ遅れて現れる。これは、再帰た
はスカラ計算で使用すると便利であり、その場合には、
バイブライン段数が減少するという利点が得られる。 読取りボート４３０Ｂ、読取りボート４３０Ｃ１および
書込みボート４３０Ｄに対する個々のアドレスはＦＰマ
イクロコードのフィールドから与えられる。これにより
、パイプライン処理の制約の枠内でｒｌ −ｒ２０Ｐ
ｒ３型の計算を行なうことができる。 ２重バッファリング 高度の多重ボート高速レジスタ・ファイル４３０は、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０とをクリーンなインタフェースで
結ぶ上で不可欠な要素である。このレジスタ・ファイル
のアドレス空間は２重バンファとし−Ｃ働くように区画
化されている。どの時−入においても、このレジスタ・
ファイルの一方のバンクは制御プロセッサ・モジュール
とほぼ同期してｆ木切し、他方のバンクは浮動小数点プ
ロセッサ・モジュールと完全に同期して稼動する。（Ｃ
Ｐモジュールとほぼ同期して行なわれる操作については
、下達する。この準同期操作は過渡的クロック領域を提
供するものと考えることができるが、高バント幅インタ
フェースを得るときに役に立つものである。） ２バンクの割当てはハンドシェイキング・ロジックの制
御を受けて、同期点で入れ替えられる。 従って、このクロック境界の配置により、境界の一方の
側を他方の側に１％ Ｂ！しないで変更することが可能
である。 このクリーンなインタフェースを通して、より高速でよ
り集積化された浮動小数点チップ・セットに移行できる
ので、浮動小数点機構に独立性をもたせることができる
。（ハンドシェイキング・ロジックの機能と使い方につ
いては、ｃＰモシュルとトＰモジュールとのやりとりか
説明されている個所で第２２図を参照して、さらに詳し
く説明する予定である。） 従って、レジスタ・ファイル１３０は通常にデータと結
果をやりとりするときは、２重にバッファリングされる
。しかし、第１８図と第１９図に示すような従来システ
ムでは、この２重バッファリングに柔軟性がない。従っ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０は共に、レジスタ・ファイ
ル４３０のどちらかのバンクにあるアドレスのどれでも
アクセスかできる。アドレスが反対側のバンクからロッ
クアウトされないということは、以下の説明で明らかに
されるように、非常に利点がある。 ハードウェアへのアクセスはカットオフされないので、
レジスタ・ファイルにアクセスするためには（あるレベ
ルで）アドレスの全７ビツト（ＡＯΔ６）を指定しなか
ればならない。２重バッファリング操作が使用されてい
る場合は、実際にはアドレスの６ビツトが必要である（
現在使用可能なバンク内のアドレスを指定するために）
。２重バッファリング操作は実際には、最上位アドレス
・ビットを動的に修飾することによつて達成される。モ
ード信号は最上位アドレス・ビットがどのように修飾さ
れるかを示している。 従って、マイクロコードで指定されたレジスタ・ファイ
ル・アドレスはハードウェアによって自動的に修飾され
る。２重バッファリングは、浮動小数点プロセッサ・モ
ジュール１３０がレジスタ・ファイルのどちらの半分に
アクセスできるか、制御プロセッサ・モジュール１１０
がどちらの半分にアクセスできるかを判断する「バンク
選択」信号によって制御される。このバンク選択信号は
マイクロコード・フィールドによって直接制御されない
が、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０がスワップ（交換）を要求
したときだけ切り替えられる（別のロジックによって）
、。 ２重バッファリングは、最上位アドレス・ビット（Ａ６
）の区画化を使用している。（これと対照的に、第４Ｂ
図には、ファイルの缶詰構造を示すために２フアイルが
並んで示されている。これは最下位アドレス・ビット（
八〇）に対応している。）各レジスタ・ファイル・アド
レス（７ビツト）には２ビツト修師子が付いており、こ
れにより次のアドレス・モードの１つが選択される。 物理アドレス・これは修飾なしで指定されたアドレスを
使用する。 論理アドレス：これは自動ソフト２重バッファリングが
使用されているとき選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットか反転したものが使用されること
になる。 プレビュー：これにより、浮動小数点プロセッサ・モジ
ュール１３０は、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンクの他方の側にあるデータ
を調べることができる。同朋点を横切るとき計算パイプ
ラインを一杯に保つためには、新しいデータへのアクセ
スが必要になる（データか移入済みの場合）。しかし、
通常はパイプライン化による遅延が起こるので、現在の
バンクに対するすべての結果が書き出されるまではバン
クを交換し合うことはできない。このアクセス・モード
では、読取りアクセスがレジスタ・ファイルの反対側の
バンクから行なわれてからバンクの交換が実際に行なわ
れるので、この遅延は起こらない。これは、アドレスの
最上位ビットをバンク選択ビットを反転したもので置き
換えることによって行なわれる。 第２０図は２重バッファリングでアドレス修飾を行なう
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。 従って、右側のデータ接続個所はボート４３０八（第１
６図に図示）に、従って、ＦＰ保持レジスタ４２０とキ
ャッシュ・バス１４４に対応している。左側のデータ接
続個所はポート４３０Ｂ、 Ｃ，Ｄ、Ｅ（第１６図に図
示）に、従って、マルチプレクサ４４０、ＦＡＬＵ ４
５０などに対応している。 右側のアドレス入力は、ＣＰマイクロアドレス・ハス２
１１八によってＷＣ５拡張部分４９０から呼び出された
マイクロ命令から抽出されたデータ・フィールドに対応
している。左側のアドレス・フィールドはＦＰマイクロ
アドレス・バス４７３によってＦＰＷＣ５４７０から呼
び出されたマイクロ命令から抽出されたデータ・フィー
ルドに対応している。（レジスタ・ファイル４３０はア
ドレス人力に対する内部パイプライン・レジスタをもっ
ているので、マイクロ命令ビットはレジスタされないで
人力される。） ２つのアドレス修飾論理装置２Ｑ１０が示されている。 これらは、ＳＥＬおよび５ＥＬ−ｂａｒ との接続が二
対になっていることを除けば、はとんど同じである。従
って、ＣＰとＦＰが同じアドレスを論理モードでアクセ
スしようとすると、それぞれの論理装置２０１Ｏのアド
レス修ｆ！Ｉｊ操作が行なわれた結果として、反対のへ
６ビツト出力アドレスが得られるので、２重バッファリ
ング機能か実現される。アドレス論理装置はし１）また
はＦＰマイクロコード・フィルドの１つから取り出した
７ビツト・アドレスの上位ビット（八６）も受は取る。 また、２ビツト・モートイ２号も受は取る。 本好適実施例によれば、実際には、３個のアドレス修飾
論理装置２０１０がＦＰ側に実装されている（ボート４
３０Ｂ、４３０Ｃ１４３００に１つずつ）。 相補バンク選択信号ＳＥＬと５ＥＬ−ｂａｒはボート選
択ロジック２０２０から得られる。これらの２信号は、
ＦＰとＣＰモジュールが荻四バンク交換を要求すると反
対になる。 （これを行なうロジックは以下で詳しく説
明する。） 非レジスタ・ビットのセットアツプ時間短縮アドレス修
飾ロジック２０２０を実装する際に、第１７図に示すよ
うに、ある種の追加ロジックが追加されている。この追
加ロジックは一敗的問題を解決するもので、多くの分野
で使用するのに適したものになっている。 「ビット・スライス」の多くのメーカはそれぞれのＩＣ
にバイブライン・レジスタを組み入れている。しかし、
チップに到達する前にマイクロコード・ビットに対して
行なわれる処理をチップのセットアツプ時間に加える必
要がある。このような事態は、上述したラフ８２重バフ
ァリング・システムを構築する際に起こっていた。その
問題とはアドレス修飾ロジック２０１０がレジスタ・フ
ァイル・アドレスの最上位ビットじΔ６”ビット）を処
理して論理的、物理的、およびプレビュー・モードでア
ドレス指定を行なうと、サイクル時間に余分のＩｎｎ５
が付加されることである。（本好適実施例におけるよう
に）サイクル時間を３０ｎｓ以下にできるときは、これ
は非常に大きなオーバヘッドとなる。 従って、第１７図に示すようなある種の追加ロジックが
余分のＩｏｎｓをサイクル時間（多くのサイクルで）か
ら除くために採用された。これを行なうことができるの
は、アドレス指定モードがあるサイクルから次のサイク
ルまで同じままであるときである。その場合には、セッ
トアツプ時間はすでに前のサイクルで代価が支払われて
いる。しかし、マイクロコード・アドレスが変って、新
しいデータが書込み可能制御記憶機構（ＷＣＳ）でアク
セスされると、非レジスタ・マイクロコード・ビットは
不安定になる。従って、セットアツプ時間が必要以上に
再び発生することになる。 第１７図に示すロジックは修飾アドレス・ビット定数を
別のレジスタ１７４０に格納している。マイクロコード
から得たものではなく、古いへ６値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３９を制御するために
フリップフロップ１７２０を使用して）、特殊なマイク
ロコード・ビット（“ｕｓｅｏｌｄＡ６″と呼ぶ）が使
用されている。（マイクロコード・アセンブラを使用す
るときは、 ｕｓｅｏｌｄ Ａ６”マイクロコード・ビ
ットはマイクロコード・アセンブラが自動的にセットす
−るので、プログラマはその最適化について気にする必
要はない。）マルチプレクサ１７３０はアドレス修飾ロ
ジックと同じＰΔＬに搭載されているので、マルチプレ
クサは余分の遅延を引き起すことがない。 キャッシュ・バス・インタフェースと制御上述したよう
に、数値プロセッサ・モジュールの動作は多くの面で制
御プロセッサ・モジュール１１０の拡張部分によって制
御される。このロジックの大部分は物理的にＦＰモモジ
ュール上首かれているが、その制御は制御プロセッサ・
モジュール１１０とＣＤバスとのインタフェースによっ
て行なわれる。キャッシュ・バス・インタフェースは、
ブタ・キャッシュ・メモリ１４０ 、 ＦＰ保持レジス
タ４２０、およびレジスタ・ファイル４３０間のデータ
転送を管理するためにいくつかの部分に分かれている。 このインタフェースの主要部分は保持レジスタ４２０、
データ・キャッシュ転送ロジック、および局所転送バス
・ロジック２１１０である。 保持レジスタ４２０ 保持レジスタ４２０は８個の３２ビツト・レジスタから
構成されている。（これらのレジスタは両方向であり、
各レジスタは読取り側と書込み側を備え、内部で並列に
なっている。）これらのレジス夕は２５６ビツ１−がデ
ータ・キャッシュ・メモリｆｆ！１１に、６４ビツトだ
（づがレジスタ・ファイル側になるように配置されてい
る。レジスタ・ファイル側の出力イネーブルは４グルー
プのレジスタから１つを選択して、レジスタ・ファイル
４３０につながる６４ビツト局所転送バス４２２を駆動
する。（このインタフェースの動作については、あとで
詳しく説明する。） データ・キャッシュ転送ロジック データ・キャッシュ転送ロジックは主ボード上に置かれ
ており、ＣＰ転送ロジックの一部になっている。こくか
らは、モジュール選択アドレス（３ビツト）、出力イネ
ーブル、およびクロックが得られる。このロジックはキ
ャッシュ・メモリ１４０と保持レジスタ４２０間の転送
を制御する。このモジュールが選択されると、出力イネ
ーブル信号は活動化されていると、保持レジスタ４２０
をイネーブルしてデータがキャッシュ・バス１４４を通
って転送される。 局所転送バス制御ロジック 局所転送バス制御ロジック２１１０は第２１図に示され
ている。このロジックは保持レジスタ４２０ とレジス
タ・ファイル４３０間のデータ転送を受は持つ。１つの
転送サイクルは、４つのマイカ・サイクルをもっており
、これらはレジスタ・ファイルとの間で転送できる４対
のＦ語に対応している。 これらのマイカ・サイクルは高速で動作する専用クロッ
クによって発生する。 転送りロック発生機構４１２ 転送りロック発生機構４１２からは、主転送サイクル期
間の間だけ転送りロック出力が得られる。 これは、ＣＰクロックと転送イネーブル・ビットが共に
「進行」条件を示しているときトリガされて動作する。 転送りロック発生機構はｃｐクロック発生機構２５０と
完全にではなく部分的に同期している。高周波数ＥＣＬ
回路が７０ＭＨｚオシレータに接続されており、ＣＰク
ロック発生機構が「進行」条件を示すまでは、高周波数
回路はループを続けているだけである。従って、筒周波
数グロックの縁が現れると、「進行」条件かヂエックさ
れる。つまり、［進行」条件が高周波数クロックの多く
て１期間以内に検出されることになる。 進行条件が検出されると、転送りロック発生機構は高周
波発振入力の分割を始めて、主転送サイクルに対する転
送りロック出力を発生する。どの主転送サイクルが行な
われているかに応じて、２か６５までのクロック・ビー
トは主転送サイクル期間に発生する。クロック・ビート
は８個の保持レジスタすべてに結ばれている。これらの
レジスタへの順次アクセスは、上述するように、オーバ
レイされた自走ゼロ・パターンによって「位相」がとら
れる。 第４７図は転送りロック発生機構のタイミング関係の概
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ポート４３０八、４３０
Ｂ、４３０Ｃ１４３００，４３０Ｅと共に）の動作のク
ロックをとるものである。その上に示されているのは、
転送りロック４１２の高速ＥＣＬループである。さらに
その上は、主転送サイクルで転送りロック発生機構４１
２を始動させる（ＣＰマイクロコード・クロックと共に
）イネーブル信号である。その上は転送りロックである
。その上はＣＰクロック発生機構２５０によって発生さ
れるＣＰマイクロコード・クロックである。 従って、転送りロック発生機構が働いているときは、中
間クロック・ゾーンが得られるので、データ・キャッシ
ュ・メモリ１４０（これはＣＰクロック発生機構２５０
によって制御される）とレジスタ・ファイル４３０の内
側バンク（これはＦＰクロック発生機構４８０によって
制御される）間の転送が高速化される。 ＦＰＬＩとデータ・キャッシュ・メモリ間のクロック境
界は非常に重要な境界である。この境界はクロック位相
境界だけでなく、クロック周波数の大きな差にもまたが
っている。上述したように、さらに、この境界をまたぐ
正味転送バンド幅も非常に重要である。 木好適実施例では、この境界は２つのステップてまたが
っている。 Ｉ・Ｐクロック領域から過渡的クロック領域への転送は
レジスタ・ファイル・インタフェースの２重バッファリ
ングによって行なわれる。 保持レジスタ４２０かデータ・キャッシュ・メモリ１４
０への転送は全体がＣＰクロック領域内で行なわれる。 次に、このクロック周波数差に関して注目すべきいくつ
かの一般的事項を挙げておく。 マイナ転送サイクル継続時間と最小ＦＰサイクル時間と
の関係は偶然的なものではない。上述したように、ダイ
アジック演算のときにキャッシュ・バンド幅に最悪の負
担がかかることになる。例えば、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない。レジスタ・フ
ァイルのＦＰＵ側では、２個のオペランドは並列に読み
出され、（これとバイブライン処理されて）その結果は
同時にレジスタ・ファイルに書き戻される。従って、最
悪の場合には、計算機構のすへての計算サイクルごとに
、２語をレジスタ・ファイル４３０に書き込み、１語を
読み出さなりればならない。 すへての演算がダイヤシックであるとは限らないが、多
くのアプリケーションでは、平均的にあまり有利とはい
えない。 過渡的クロック領域を使用する実施例では、上述したよ
うに、次のようにすることが最も好ましい。つまり、マ
イナ・サイクル継続時間をマイナ・サイクルごとに転送
される語数で分割して、ＦＰＵにおける計算サイクルの
最小継続時間の１７２ないし１７３倍の範囲にすること
が好ましい。しかし、２段インタフェースで過渡的クロ
ック領域を使用すると、この数値関係か満足されない場
合であっても、その利点が得られる。 過渡的クロック領域の利点は高速数値計算機構が使用さ
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロックを動作させることができる
。例えば、このインタフェース・アーキテクチャは、高
価な高速デクノロシ（ジ１セフソン接合やＩＩ＋−ν装
置テクノロジなと）におりる限られた数の計算機構を大
型コンピュータ・システムに組み入れるときに使用可能
である。 制ｉｌｌ信号 制御信号の数を少なく抑えるためには（入力側と出力側
の両方で）８個のＦ語を保持レジスタ４２０からレジス
ターファイル４３０に転送する仕方にいくつかの制約が
ある。こねがなぜ必要なのかは、アドレスのことを考え
れば明らかである。Ｆ語が８個のときは、全体の柔軟性
が必要である場合には、８個のアドレスが別々に必要に
なる。各アドレスに９ビツトを指定する必要があるので
、アドレス情報は合計で７２ビツトになる。 入力制御信号には、次のものがある。 亙卯・データがレジスタ・ファイルから保持レジスタに
転送されるのか、あるいはその逆に転送されるのかを指
定する。 レジスタ・アドレス（６ビツト） これは、ブタがそこ
からレジスタ・ファイルとの間で転送される開始アドレ
スを指定する。このアドレスはマイナ転送サイクルごと
に増分され、６４ビツトまで達すると、折り返される。 ＦＰＵ側からは、レジスタ・ファイル・アドレスは、６
４ビツト語で（士なく３２ビツト語を参照するので、７
ビツトであることに注目すべきである。 論理／物理アドレス修篩子：これはアドレスを修飾して
ソフト２重バッファリングを行なうかどうかを選択する
ヶ 転送長さ（３ビツト）：これは転送されたＦ語の個数（
１，、，８）を判断する。 転送開始（３ビツト）・これは８語のうち最初に転送す
るＦ語を指定する。これらのビットはマイクロコード・
フィールドでも、レジスタ・フィールドでも定義できる
が、ＣＡババス１１の最下位ビットにすることも可能で
ある。転送開始＋転送長さ〉８ならば、Ｆ語の選択は折
り返される。 転送イネーブル：転送に関係する４つの浮動小数点プロ
セッサーモジュールを１つ選択する。 し・タスタ・ファイルと保持レジスタに対する制御（Ｍ
号には、次のものがある。 保持レジスタ群出力イネーブル（４）＋６４ビツト・デ
ータ・バスを駆動させるレジスタ群を選択する。転送方
向かレジスタ・ファイルイ３０から保持レジスタ４２０
に向う場合は、これらのイネーブルはいずれも活動化し
ない。 保持レジスタ群クロック（８）：クロック・イネーブル
は４つあり、これらはパターン１１１０．１１０１．１
０１１．０１１１ （ｒ自走低パターン」）の順番にな
っている。これらの４クロツク・イネーブルは６４ビツ
ト・レジスタ群を選択する。静的８ビツト・クロック・
マスクは３２ビツト・レジスタのどの２つを実際にイネ
ーブルさせて、局所転送バス４２２をアクセスするかを
選択する。（パターン内の開始位置は転送開始によって
決まり、パターンの数は転送開始と転送長さパラメータ
によって決まることにｌ主意されたい。） レジスタ・ファイル・アドレス（７）：マイナ・サイク
ルごとに増分し、論理／物理アドレス（Ｍ ｆｉｉｌｉ
子に応じて修飾される。 レジスタ・ファイル読取り／″Ｎ込み制御（２）：各月
のレジスタ・ファイルごとに別の文字があるので、奇数
個の書込みが可能である。これらは転送長さとアドレス
からデコード化される。 （以下余白） 転送の制約条件（１８語構造） 上述したインタフェースによると、転送にいくつかの制
約がある。これらの制約を分かりやすく説明するために
、データがデーターキャッシュ・メモリ１４０、保持レ
ジスタ４２０、局所転送バス４２２、およびレジスタ・
ファイル４３０の間でどのようにマツピングされるかを
明らかにする。 レジスタ・ファイル４３０はある種の缶詰構造になって
いる。つまり、ＦＰＵからは３２ビツト幅に見えるが、
局所転送バス４２２からはレジスタ・ファイル４３０は
６４ビツト幅に見える。 レジスタ・ファイル４３αと局所転送バス４２２間を２
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。 しかし、ある種の奇数／偶数構造がファイル・アドレス
構造に組み込まれるという副作用が生じる。 これを図式化して示したのが第４６図である。ＦＰ保持
レジスタの幅内の８個のＦ語は相反向きに陰影を付けて
、どれが偶数で、どれか奇数であるかを示している。２
倍語が転送されると、転送された任意の偶数Ｆ語＜ＷＯ
１Ｗ２、Ｗ４、Ｗａ）はレジスタ・ファイル４３０の左
側にマツピングされる。従って、これらはＦＰＵから見
ると、偶数レジスタ・ファイル・アドレスにマツピング
される。これに対応して、転送された任意の奇数Ｆ語は
レジスタ・ファイル４３０の右側にマツピングされるの
で、ＦＰＩＪから見たとき、奇数レジスタ・ファイル・
アドレスにマツピングされる。 このことは、それ程深刻ではないが、（キャッシュ・メ
モリ１４０からの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。 もっと重要なことは、１個のＦ語（例えば）計算アドレ
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数または奇数アドレスで終結する可能性がある
ので、このデータを正しい側から（ＦＰＵに）アクセス
させるようなプログラム・ステップを使用する必要があ
ることである。 本好適実施例によれば、この種の問題を回避するために
ユーザが選択できる５つのオプションが用意されている
。つまり、 １ 、ＣＰモジュール１１０はＤＣＭでデータを往復で
きるので、転送されるどのデータもＤＣＭ内の偶数アド
レスから開始する。 ２、転送ロジックは状況ビットをもっており、最後の転
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになっている。ＦＰロロブク
はこの状況ビットをテストできるが、これから得られる
のは、最後の転送に関する情報だけである。 ３．２重書込みサイクルをデータ有効フラグと一緒に使
用できるので、語アドレスの偶数／奇数特性をある個所
で無視させることが可能である。つまり、本好適実施例
でレジスタ・ファイル４３０に実際に使用されているメ
モリには、データの１６ビツトごとに２個のパリティ・
ビット記色位置がある。本好適実施例では、パリティ検
査は採用されていないので、これらの追加ビットは他の
目的に使用可能である。特に、これらのビットはデータ
ト共に「データ有効」フラグを送るために使用できる。 従って、保持レジスタ４２０からの書込みはすべて対の
保持１ノジスタから対のＦ語をレジスタ・ファイル４３
０の両側に書き込むことになる。 ４、ＣＰモジュール１１０によって書き込まれるレジス
タ・ビットは現在の語記憶位置の偶数／奇数状況を示す
ために使用できる。ＦＰモジュールはこのレジスタ・ビ
ットをテストして、条件付き分岐を実行することができ
る。 ５、ＣＰモジュール１１０はレジスタ４７８にある開始
アドレスを変更することで、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。 別の方法としては、専用ハードウェアを追加して、語の
交換を即時に行なう方法がある。しかし、この方法は、
専用バー１−ウェアによって転送毎に遅延が増加するの
で（交換するか否かに関係なく）好ましくない。 この転送制御では、非連続アドレスを１回の主転送サイ
クル内で転送することができない。例えは、ＷＯとＷ２
を保持Ｌ／レジスタらレジスタ・ファイルに転送するた
めには、２つの主転送サイクルが必要になる。しかし、
Ｗｌも一緒に転送でざるならば（それが使用されない場
合であっても）主転送サイクルは１つだけで十分である
。 データをレジスタ・ファイル４３０からキャッシュ・メ
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。 この場合の好ましい方法は、レジスタ・ファイルの両側
にデータを同時に書き込むことである。つまり、第４Ｂ
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３°はｇメイネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数語の両方に書き込まれることになる。この重複
データが保持レジスタ４２０に書き出されるときは、こ
れらの８個全３；１％に同時に書き込むことかできる。 （この機能はマイクロコード内のＩＩＲＣ１ｏｃｋ Ａ
ＬＬビットによって活動化される。） 保持レジスタ／転送りロックの動作 上述したように、多くて４個のビートで転送イネーブル
を行なうクロックは保持レジスタ４２０ とレジスタ・
ファイル４３０間の転送で使用される。 （本好適実施例では、このクロックは実際には主転送サ
イクルごとに５個までのビートをもつことができる。そ
のうち４個のビートは保持レジスタ・バンクのそれぞれ
の対を活動化し、５個目の位相はバイブライン・オーバ
ヘッドの余裕分となっている。実際の動作では、このク
ロックの位相は約３Ｑｎｓである。従って、主サイクル
は約＋５０ｎｓである。（勿論、これらの時間は変更が
可能である。） このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ−バス１４４と保持レジスタ４３０間のインタフ
ェースで使用すると、大きな利点が得られる。転送ロジ
ックには保留レジスタ４３０は２語幅に見えるので、転
送操作を８：ｌ多重化ではなく、４：１多重化として扱
うことができる。 ＦＰプログラム制御 第４Ｃ図は本好適実施例において、ＦＰマイクロコード
・アクセスとデコード化で使用されるロジックを示して
いる。 マイクロ命令の順序付け（シーケンシング）本好適実施
例では、数値処理モジュール１３０は高度に統合化され
た「シーケンサ」を使用していない。その代わり、実行
すべきマイクロ命令のアドレスを定義し、マイクロ命令
をデコード化する機能が低レベルの統合化によって実装
されて、最大高速化を図っている。書込み可能制御記憶
機構は、マイクロ命令アドレス入力によってアクセスさ
れるマイクロ命令を格納している。マイクロ命令アドレ
スのソースは次アドレス・ロジック４７２によって選択
され、このロジックには条件コード入力がマイクロコー
ド語のデコードによって得た出力と共に入力される。 マイクロアドレスは、通常動作時には（つまり制御プロ
セッサ・モジュールやホストによる介入とは別に）４つ
のソースの１つから得られる。これらのソースとは、ｒ
真」アドレス・レジスタ４７４、「偽」アドレス・レジ
スタ４７５、スタック・レジスタ４７８、開始アドレス
・レジスタ４７９である。 どの命令にも「真」アドレス・フィールドとｒ偽」アド
レス・フィールドがある。これらの２アドレスを組み合
せることにより、条件付きジャンプが可能になる。「真
」アドレスだけが無条件ジャンプと命令「継続」を可能
にする。 これを行なうには、マイクロ命令４７１のある種のフィ
ールドが２つのレジスタ４７４ と４７５に送り込まれ
る。これらのレジスタはｒ真」と「偽」アドレスのバッ
ファとなるので、論理テストの結果に応じて、一方また
は他方のアドレスが次のマイクロ命令アドレスとして逆
ロードすることができる。 オンチップ・パイプライン・レジスタを使用しないマイ
クロコード・ビット用として、追加のレジスタ４７６が
用意されている。 スタック・レジスタ４７８ スタック・レジスタ４７８はＦＰプログラム制御の機能
を強化するものである。これから得られる出力はマイク
ロアドレス・バス４７３に送出され、入力はマイクロ命
令バス４７１から得られる。これについては下達する。 しかし、ＦＰモジュールの高速マイクロコード・アーキ
テクチャで使用されるスタックに要求される条件はいく
分通常とは異なりたものである。本好適実施例によるス
タックは必要とする後入れ先出しくＬＩＦＯ）操作を高
速に行なうだけでなく、デバッグに非常に役立つ柔軟性
を僅えている。この機能を得るためには、第３９図に示
すように、ある種の新規構造が要求される。 スタック機能を実装するのに都合のよい方法はレジスタ
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、
ｐｏｐ （読取り）操作が行なわれるたびにカウンタ
を減分し、 ｐｕｓｈ”（書込み）操作が行なわれるた
びにカウンタを増分することである。 中心部分３９２０は多段パイプライン・レジスタであり
、これはへＭＤ社から市販されている（八ＭＤ２９５２
０）。この部分は４個のパイプライン化されたレジスタ
３９２１と、出力を得るためにレジスタ３９２１の１つ
を選択するために使用できる出力マルチプレクサ３９２
２とを備えている。（この種の装置の通常動作モードは
ＦＩＦＯか、一定の遅延を得る動作モードのどちらかで
ある。） 図示の実施例では、このレジスタの制御機能はＬＩＦＯ
操作を実現するために、ＰＡＬ ３９１０の制御の下で
使用される。ＰＡＬはコマンド信号を受けてスタックを
ポツプまたはブツシュする。読取りスタック人力も用意
されているので、（主に診断目的）スタックの状態を無
変更のまま読取ることができる。このモードで使用する
ために用意されたのがオフセット入力であり、これは最
上段レベルを基準にしたスタック・レベルを読み出すた
めに使用できる。 スタック・レジスタの出力はマイクζ１ア１−レス７＼
ス４７３シ貢、１′１ばれでいる。スタック・レジスタ
への人力は１為）′１ヘレスによって得られるか、その
１１１１巾について以下説明する。 サブルーチンの動作 スタック・レジスタ４７８はサブルーチン動作をり（Ｅ
化する機能を備えている。サブルーチンを呼び出すマイ
クロコード命令はサブルーチン・アドレスを真フィール
ドに、戻りアドレスを偽フィールドに記述ず乙。この命
令の短フィールドには、フコｔシュ・コマンドも記述さ
れるので、スタック・レジ久々は「偽」アドレス出力を
格納する。サブルーチンの実行が終ると、ボ・ンブ・コ
マンドがスタック・し・タスタをイネーブルして、戻り
アドレスをマイクロ命令バス４７′！上に出力させる。 従って、スタック・レジスタ４７８が４レベルであるの
で、サブルーチンを４レベルまでホストすることができ
る。 クロック発生機構４１３０ ＦＭＰＹとＦＡＬｔｌでのサイクル時間は命令が異なる
と、す１クル時間も異なる。サイクル時間を命令に応１
．・て調゛格−）−ろ、にうにすると、５（算１１４間
が最適化されるので都合がよい。Ｆ Ａ Ｌ ＩＩ演算
と単精度乗算との間の差か最大である（１５ｎｓ）。 ＦＭＰＹには除算や平方根のように実行時間が長い命令
があり、その場合には、実行時間はそれぞれ２００ｎｓ
と３００ｎｓである４、これらの実行速度の３い命令用
に２つのオプションが用意されている。 １つは、サイクル長さを該当する量だけ延長するオプシ
ョンである。 もう１つは、実行時間の長い命令が進行中にＦＭＰＹに
対するクロック・イネーブルをデ、イスエーブルするが
、その命令とデータ・ス１ヘゾームを通常のデータ速度
でＦ Ａ Ｌ Ｕに送り続けるオプションである。これ
により、し＼くつかのｐ Ａ Ｌ ＩＪ ？寅算を除算
ン寅算の陰に隠すことかできるので、ある種の】′ルゴ
リズムにとっては好都合である。 クロック発生機構はマイクロコード・クロ・す４．＋と
スクラッチバ・ノド・メモリに対する書込みブトの２つ
の波形を発生する。クロック発生機構か発生する最小４
ｊイ２フル時間の長さは２１ｎｓであり、これは最大４
トイタンレ時間の９８ｎｓまで７１１ｓシ１１みて変え
ることかｈ１能である。木好通実ＪＪ１−例では、実際
の最小サイクル時間の長さは２８０Ｓである（これは”
ＷＣＳメモリ ７′クセス時間かｉｌ；ｌ約要因となっ
ているためである）。ＦＡＬＬＩ演算のサイクル時間の
長さは２ｆｌｎＳであるが、単精度乗算演算では４１ｎ
ｓである。 クロック発生機構はＥＣＬステー１・・マシンとして実
装されており、入力周波数が１４０ＭＨｚで動作してタ
イミング分解能を得ている。このＥＣＬステート・マシ
ンをＴＴＬ順序付はロジックおよび高速計算機構と併用
すると、著しい利点が得られる。 （上述したように、レジスタ・ファイル４３０ と計算
機構４４０．４５０は内部にＥＣＬが実装され、周辺に
ＴＴＬが実装されている。） クロック発生機構は以下に挙げた制御人力を受は取るこ
とができる。つまり、ＶＭＥインタフェースからでも（
つまりホストから）、ｃｐモジュールからでも受り取る
ことができる停止または開始コマンＩ−、マイクロ、Ｔ
ｈ１・令ハス４７１からの長さ人力フィールド、 「待
ち状態」（またはＣＰが開始ア）：’ ｋノス・レジス
タを強制的に次のＦｌ’マイクロサイクルに対するマイ
クロアドレス・ソースにするときはもっと長いサイクル
）を指示するストレ・・ノヂ入力、およびクロック発生
機格にも結ばねていて、即時停止を指示する中断点ビッ
トである。 上述したように、ＣＰ拡張ロジックにも転送りロック発
生機構４１２がある。このクロックはクロック発生機構
２８０とは無関係である。（しかし、これらのクロック
発生機構は共にＴＴＬクロック発生機構内にＴＴＬロジ
ック対を駆動するＥＣＬＣシロクを使用する利点を生か
している。） マイクロコード短縮 ＦＰモジュール１３０の動作の注目すべき特徴の１つは
、短縮マイクロコードを使用していることである。つま
り、ＷＣＳ ４７０ とのインタフェースにある種のロ
ジックが用意されており、マイクロ命令のあるフィール
ドを以前にレジスタに格納された値で即時に置き）奏え
られるようになっ−（いる。 本好適実施例では、この方法で置き換えられるフィール
ドは演算指定子である。しかし、他のシステムでは、他
のマイクロ命令フィールドをこの方法で置き換えること
も可能である。 従って、例えば、２個の配列を３個目の配列上にマツピ
ングする演算（例：Ｃ１−＾ｉ÷１ｌｉ）の場合は、こ
の種の演算列が開始される前に命令レジスタに演算指定
子（例： ”八［ｌＤ’）をロードすることが可能であ
る。この演算列はそのあと、演算を直接に指定していな
かったコードに記述されることになる。 このロジックは第４５図に示されている。命令レジスタ
４５１０には演算指定子（８ビツト）がロードされる。 この演算指定子はＷＣＳ ４７０に保管されているマイ
クロ命令のフィールドの１つに対応している。 ”１ｌｓｅ ＩＲ”ビット（これはＣＰモジュール１１
０によってレジスタに書き込まれているので、あまり変
更されることがない）を受けると、 ＰＡＬ ５４２０
は出力コマンド４７０Ｂをイネーブルするか、命令レジ
スタ４５ＩＯをイネーブルするかを選択する。 ”ｔｌｓｃ Ｉｌｌ”ビットがマイクロ命令のあるフィ
ールドに割り当てられていた場合は、これはサイクルご
とに変わる可能性がある。しかし、この場合には、どの
指定子を使用するかをデコードするときに（そのあとそ
れをイネーブルするときの）余分の遅れが生じるので、
変更が行なわれたサイクルではサイクル時間が長くなる
。 ＷＣＳ ４７０は、本好適実施例では、実際には各々が
４ビツト幅の２６個の集積回路メモリから物理的に構成
されている。従って、これらの物理メモリの２つに演算
指定子フィールドの８ビツトが保管される。これらの２
メモリは部分４７０Ｂで示され、？ｌＣ５４７０の残り
のフィールドを保管するメモリは４７〇八で示されてし
）る。 命令レジスタ４５１０はそれを（ＣＰマイクロコードの
中で）ＣＤバスのソースまたは宛先と指定することによ
って、ＣＯババス２２から読み書きすることができる。 ＰＡＬ ４５２０には人力の別ビットも送られるので、
そのバイパス操作をマイクロコードのロード操作時にデ
ィスエーブルすることが可能である。 マイクロコードの並列ロート 第２９図はＷＣＳ ４７０がどのように幅広キャッシュ
・バス１４４ とのインタフェースとなっているかを図
式化して示したものである。５４ビツト局所バス４２２
はＦＰ保持レジスタ４２０とレジスタ・ファイル４３０
のボート４３〇八とを結んでいるが、マイクロ命令デー
タ・バス４７１にふる下がっている直列シャドウ・レジ
スタ４８１にも接続されている。（他の個所で詳しく説
明されているが、これらの直列レジスタは制御記憶機構
４７０とマイクロ命令をホストから送るとき使用される
直列ループとを結ぶインタフェースになっている。） この追加の接続は、マイクロコードのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール１３０で特に利点が得られる。 本好適実施例では、直列シャドウ・レジスタ４８１は実
際には、物理的に分離された２つのレジスタ４８１八と
４１） ｌ １１からなる構成になっている。これらの
レジスタは制御記憶機構４７０のデータ・ホードと両方
向で結ぶインタフェースになっているだけでなく、局所
バス４２２からのデータも受は取ることができる。上で
触れたように、ＣＰ拡張ロジック内のマイクロ命令フィ
ールドは、局所バス４２２のデータ宛先を示して、この
読取りを指示できるビットが入っている。 上述したように、各ＦＰマイクロ命令は１０４ ビット
幅である。しかし、直列インタフェース・ループを巡回
するデータの自動シフトに合わせるために、シフト・レ
ジスタ４８１は１１２ビツト長になりている。つまり、
命令ビットの数は次の偶数のＩＢの倍数に丸められて、
インタフェースにあるシフト・レジスタの長さが定義さ
れている。本好適実施例では、レジスタ４８１Ａは６４
ビツト幅であり、レジスタ４８１Ｂは４８ビット幅であ
る。 レジスタ４８】 にマイクロ命令がロードされると（局
所転送バス４２２の３マイナ転送サイクルで）これらは
命令をＷＣＳ ４７０に逆ロードするように駆リＪされ
る。このためには、ア１．レスをＦＰマイクロアドレス
・バス４７３に送出する必要かあり、また書込みイネー
ブル信号をＷＯ２４７０に送る必要がある。 直列ローディングでは、ホストはＣＩ’マイクロアドレ
ス・レジスタを使用して、ロート（または読み取る）べ
＠ＦＰｌ’ｌＩ（：Ｓのアドレスを格納し、このアドレ
スをＦＰ ＷＯ２あてに送る。（ＣＰマイクロアドレス
・バス２１１Ａからの人力は％＜ｃ図の上方に示されて
いるバッファからＦＰマイクロアドレス・バス４７３に
送り込まれる。） 並列ロード・モードでは、ＣＰは目標アドレスを開始レ
ジスタ４７９に入れる。 ホストとのインタフェースとなる追加のロジックも用意
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下述する予定である。 ＦＰマイクロコード・ルーチン実行の始動ＦＰモジュー
ルが起動するとき、これは下述するＦＰＷ八Ｉへ／Ｃ［
’ｌＶ八ｌへ Ａ ニア Ｆ シｘイキ’）グ・ロブ・
ンクにより１、通常待ち状態に入る。ＦＰモジュールで
実行されるルーチンを始動するには、ＣＰマイクロコー
ドのあるビットを使用して、開始レジスタ４７９ に保
持されているマイクロ命令アドレスをＦＰマイクロ命令
アドレス・バス４７３上の次のアイクロアトレスとして
使用させることができる。この処置は下述するようにモ
ジュール選択によって修飾される。 ＦＰモジュールの選択 最上位レベルでは、浮動小数点プロセッサ・モジュール
１３０を制御するためにはその前に選択しておかなけれ
ばならないつ単一モジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない。複数のＦＰモジュールを一度に進
んで、データまたは情報をＦＰモジュールのサブセット
に同報通信することが可能である。ＦＰモジュルは次の
３通りの方法て選択できる。１つは、以前に制御レジス
タに格納されている３ビツト値を使用する方法である。 ２番目は、マイクロコード・フィールドを使用する方法
である。最後は、好ましさの点で劣るが、異なるモジュ
ールの各々にあるＣＰ拡張ロジック部分に独自のマイク
ロコード・ストリームを同期して実行させ、アクセス仲
裁をマイクロコードで行なう方法である。使用する方法
はサイクル単位で変更することが可能である。 あるＦＰモジュールが選択されると、それを制御する方
法は制御レジスタ（長期的な制御情報がロードされてい
る）と専用マイクロコード・ビットの間で分割されて、
サイクルごとに制御が行なわれる。サイクル別制御の殆
どは、下述するようにデータ・キャッシュ・メモリ・イ
ンタフェースとそのモジュール上のレジスタ・ファイル
間のデータ転送を取り扱う。 モジュール選択は第２３図に図式化して示されている。 マルチプレクサ２３４０はモジュールＬＤに対してどの
人力を使用するかを選択する。デコート・ロジック２３
１０ （これはモジュール１３０または１３Ｇ’にある
ＣＰ拡張ロジックの一部である）はその特定モジュール
でのスイッヂ設定値と突き合せて、同報通信されたモジ
ュール・アドレスをテストする。修飾ロジック２３２０
はそのテスト結果に応じて、下述するように、局所ＷＣ
５拡張部分からの各種マイクロ命令フィールドを修飾す
る。 制御レジスタ 制御プロセッサ・モジュール１１０は、次のレジスタに
読み書きすることができる。 転送制御レジスタ：転送制御レジスタは保持レジスタ４
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。 使用される制御信号には、次のものがある。 転送開始（３）：このフィールドは保持レジスタ群の８
レジスタのうちのどれを最初に転送するかを選択する。 これはマイクロ命令の一部として指定することも、デー
タが取り出されたデータ・キャッシュ・メモリ・アドレ
スに基づいて自動的に指定させることも可能である。 転送長さ（３）：このフィールドは、保持レジスタとレ
ジスタ・ファイル間で転送する語の数を指定する。最大
８語まで転送が可能である。 転送タイプ（１）：このビットは転送が保持レジスタと
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳパイプライン・レジ
スタに行なわれるのか（１）を選択する。 後者の機能はＦＰモジュール・メモリの並列ロード時に
使用される。 ループバック制御（１）：このビットは、書込み保持レ
ジスタ内のデータを、レジスタ・ファイルに先に書き込
むことなく、直接に読取り保持レジスタに複写すること
を可能にする。これの主な用途は診断および状態格納と
復元操作である。 操作選択（１）：このビットはハード布線機能がなく、
ＦＰのシーケンサに対してテストが可能である。このビ
ットを使うと、制御プロセッサ・モジュール１１０は、
現在実行中のルーチン内の２つの操作の１つを実行する
ようにＦＰに通知することができる。例えば、このビッ
トは、偶数アドレスにあるデータ（奇数アドレスにある
データではなく）を計算で使用するように指定するため
に使用できる。 命令レジスタ選択（１）：このビットはＷＯ２にあるマ
イクロ命令フィールドでなく命令レジスタ（後述）を使
用させて、浮動小数点ＡＬＵと乗算機構の動作を制御す
るものである。 マスク・エラー（１）：このビットはＦＰエラー条件（
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コード選択プロシージャでテストすることが可能で
ある。 行なわれるときは、ポスト・コンピュータはＦＰのサブ
ルーチン・スタックにアクセスする必要がある。スタッ
クへのアクセスが可能であるときは、このフィールドが
どのスタック項目を読み取るかを選択するために使用さ
れる。アクセスされるスタック項目はスタック・ポイン
タが指している位置を基準にしたものであることに注意
されたい。 ＦＰ制御レジスタ：ＦＰ制御レジスタは並列マイクロコ
ード・ロード制御、割込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。 クロック制御（２）：このフィールドを使用すると、制
御プロセッサ・モジュール１１０はＦＰのクロックを制
御することができる。ＦＰクロックは動作させたままに
することも、停止させることも可能である。クロック制
御フィールドにある追加ビットは、ＦＰマイクロコード
・クロックが制御プロセッサ・モジュール１１０のマイ
クロコード・クロックを使用して、ＦＰを制御プロセッ
サ・モジュール１１０と同期して稼動させることを選択
するために使用されていたものである。 ＦＰマイクロコード・アドレス・ソース（２）二二のフ
ィールドにより、制御プロセッサ・モジュール１１０は
ＦＰに使用させるマイクロコード・アドレスを次のうち
の１つにすることを選択できる。 ＦＰシーケンサ出カニこれはＦＰがマイクロコードを実
行させるときの通常のマイクロアドレス・ソースである
。 開始アドレス・レジスタ：これは並列マイクロコード・
ロード時に開始アドレス・レジスタを選択する。（ＣＰ
モジュール１１０またはホストがＦＰモジュール１１０
にマイクロコードの実行を特定のアドレスから開始させ
ることを指示するときは、別の仕組を用いて開始アドレ
ス・レジスタが選択される。） Ｌ久工久里力里ｌ：これは、診断とマイクロコード・デ
バッグ時にサブルーチン・スタックへのアクセス権を得
るために制御プロセッサ・モジュール１１０によって使
用される。 割込みマスク：これらの４ビツトは、Ｆｌ’でどのｑＳ
象が起きたとき、ＦＰに割込みを引き起すかをＦｉ制御
プロセッサ・モジュール１１０に選択させるものである
。これらの事象には、中断点、Ｃｆ’ＷＡＩＴ、ＦＰＷ
八Ｉへ、レジスタ・ファイル交ｔＸ、ＦＰエラーがある
。割込みが引き起されると、対応するマスク・ビットは
一時的にクリアされて、割込み要求がリセットされる。 並列マイクロコード・ロード制御（５）：このフィール
ドには、ＷＣ５書込みイネーブル、ＷＣ３出カイネーブ
ル、診断シフト・レジスタ・モード、および信号中のク
ロックと直列データを制御する個別ビットがある。並列
マイクロコード・ロードは以下で詳しく説明するように
、制御プロセッサ・モジュール１１０によって制御され
る。 浮動小数黒面 アクセス・ループ（３）：浮勅小数点糺
Ｕと乗算機構を通して稼動する直列ループは両チップの
内部状態をアクセスしたり、ある種の新しい状態情報を
ロードしたりするとき使用できるものである。内部レジ
スタとフラグはすべてこの方法でアクセスができる。こ
の直列ループを制御するために、制御プロセッサ・モジ
ュール１１０は直列モード、直列データ・イン、直列ク
ロックの３つの制御信号をもっている。直列クロックは
このレジスタ・ビットから直接に駆動されるので、必要
とする立上がり縁と立下がり縁を発生するためには制御
プロセッサ・モジュール１１０に切り替えさせる必要が
ある。 開始アドレス・レジスタ：制御プロセッサ・モジュール
１１０は、ジャンプ開始アドレス・マイクロコード・ビ
ットが使用されるときＦＰにその実行を開始させようと
するマイクロコード・ルーチンのアドレスを開始アドレ
ス・レジスタにロードする。このレジスタは並列マイク
ロコードの実行時にロードすべきＷＣ５記憶位置のアド
レスを保持するためにも使用される。 命令レジスタ（８ビツト）：制御プロセッサ・モジュー
ル１１０はＷＯ２から取り出した浮動小数点ＡＬ（＋と
乗算機構の命令を無視して、独自の命令を代用すること
ができる。命令レジスタ４５１０ （第４５図に図示）
はこの命令を保持する。これの利点は′ｔｉｌｌ ＩＪ
ＩＩプロセッサ・モジュール１１０が必要とする特定タ
イプの計算に合わせて汎用マイクロコード・ルーチンを
カストマイズできるので、非常によく似たアルゴリズム
で使用されるＷＣＳスペース二を大幅に節減できること
である。 ４犬γ兄レジスタ（ソースのみ）：これはＦＰモジュー
ルにあるある種の内部情報をアクセスするために診断と
マイクロコード・デバッグでのみ使用される。アクセス
できる状況には、転送時に使用されるレジスタ・ファイ
ル・アドレスと保持レジスタ開始アドレスおよび問題状
況がある。 マイクロコード語の形式 ＦＰマイクロコード形式の主要フィールドは第４０図に
その概要が示されている。マイクロコード語の詳しい定
義は下達する。＊印の付いた項目はＷＯ２４７０から直
接に取り出されるので、これらが制御する装置の内部パ
イプライン・レジスタを使用する。フィールド別のビッ
ト数はかっこ内に示されている。 プログラム実行時（例・命令継続）にジャンプする次の
アドレス、条件付きテストか真であるときジャンプする
アドレス、およびジャンプ・サブルーチン命令のサブル
ーチン・アドレスを収容している。 偽アドレス（９）傘： このフィールドは条件付きテス
トか偽であるときジャンプする次のアドレスとジャンプ
・サブルーチン命令のサブルーチン・アドレスを収容し
ている。 π先取りアドレスＸ （９） ＊ ：このフィールドは
データが”Ｘ′ボートから読み取られたり、そのボート
上に送出されるレジスタ・ファイル内のアドレスを指定
する９ビツトを保持している。物理アドレスは９ビツト
のうちの７ビツトに入れられ、他の２ビツトはアドレス
をどのように修飾するかを選択する。オプションには、
修飾なしく物理）とソフト２重バッファリング（論理と
プレビュー）がある。 読取りアドレスＹ（９）中：このフィールドはデータが
“Ｙ“ポートから読み取られたり、そのボート上に送出
されたりするレジスタ・ファイル内のアドレスを指定す
る９ビツトを保持している。物理アドレスは９ビツトの
うちの７ビツトに入れられ、他の２ビツトはアドレスを
どのように修飾するかを選択する。オプションには、修
飾なしく物理）とソフト２重バッファリング（論理とプ
レビュー）がある。 書込みアドレス（８）：このフィールドはデータが書き
込まれるレジスタ・ファイル内のアドレスを指定する８
ビツトを保持している。物理アドレスは８ビツトのうち
の６ビツトに入れられ、他の２ビツトはアドレスをどの
ように＠飾するかを選択する。オプションには、修飾な
しく物理）、ソフト２重バッファリング（論理）、ソフ
ト２重バッファリング（プレビュー）がある。このアド
レスは偶数アドレスに１つ、奇数アドレスに１つの対の
レジスタを選択する。レジスタの書込みは２個の別々の
書込みイネーブル・ビットによって制御される。（この
機能を使用すると、上述したように、同じ結果をレジス
タ・ファイルの偶数側と奇数側の両方に入れておくこと
ができる。）このアドレスは同じデータをレジスタ・フ
ァイルに入れるために使用される「ループバック」書込
みボートでも使用される。 偶数書込みイネーブル（１）：このビットが活動してい
るとき、データは偶数レジスタ・ファイル・アドレスに
書き込まれる。 奇数書込みイネーブル（１）：このビットが活動してい
るとき、データは奇数レジスタ・ファイル・アドレスに
書き込まれる。 浮動小数点演算（８）傘：これは実行したい浮動小数点
または整数演算を指定し、ＦＭＰＹ ４４０とＦＡＬＵ
４５０の両方で共用される。使用される特定部分別の命
令セットと命令コードの詳細はメーカのデータ資料に記
載されている。 ＦＭＰＹイネーブル制御（４）：このフィールドはデー
タの内部多重化と、人出力レジスタのローディング、つ
まり、Ｘボート・マルチプレクサ制御（”Ｘ”ボートは
最初のオペランド・バス４３１に結ばれたボートである
）、イネーブルＸボート・レジスタ・データ・ロート、
イネーブルＹボート・レジスタ・データ・ロート（”Ｙ
”ボートは第２のオペランド・バス４３２に結ばれたボ
ートである）、イネーブルＺレジスタ・ロー・ドじ２゛
ポートは結実用バスｉ ３３に結ばれたボートである）
を制御する。 ＦＡＬＵ ４５０イネーブル制御（５）：このフィール
ドはデータの内部多重化と入出力レジスタのローディン
グ、つまり、Ｘボート・マルチプレクサ制御、Ｙボート
・マルチプレクサ制御、イネーブルＸボート・レジスタ
・データ・ロード、イネーブルＹボート・レジスタ・デ
ータ・ロード、イネーブルＺレジスタ・ロードを制御す
る。 サイクル長さ（４）：命令のサイクル長さを定義する。 これらは２８ｎｓから９８ｎｓの範囲であり、７ｎｓ刻
みで定義できる。 （以下余白） ＦＭＰＹまたはＦＡＬＵ状況選択（１）中、 ＦｋｌＩ
’Ｙ４’ｌｏまたはＦＡＬＩＪ４５０のどちらかを選択
して状況バスを駆動する。 条件コート選択（５）・テストすべき条件を次の中から
１つ選択する。つまり、真強制（省略時の条件）、ＦＰ
Ｗ屓Ｔ、桁上げ（ＦＡＬＵ）、ゼロによる割り算（ＦＭ
’ＰＹ）、問題状況（ゼロによる割り算）、問題状況活
動、ＣＰオプション・ビット、Ｘデータ有効、Ｙデータ
有効、最後に転送されたデータのアドレス（つまり、偶
数か奇数）、マイクロコード・ループ、ゼロ、否定、割
込みフラグ、数字でない（ＮＡＮ）、丸め、問題のオー
バフロー、問題のアンダフロー、問題の不正確、問題の
無効演算、問題の非正規化。これらのうち最後の１０個
はＦＭＰＹ４４０またはＦＡＬＩＩ４５０から取り出す
ことが可能である。 中断点（１）：この命令に中断点が設定されていること
を示すために設定される。 ＦＰＤＯＮＥ設定（１） ：ＦＰＤＯＮＥ状況フラグが
制御プロセッサ・モジュール１１０インタフエースで設
定されると、計算が完了したことが）両部プロセッサ・
モジュール１１０に通知される。 スワ・ンブ（１） レジスタ・ファイル内のソフト２
重バッファを交換することを要求する。この交換は、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０が共にスワップを要求するまでは
行なわれない。 スクラッチパッド制御（３）：このフィールドはスクラ
ッチパッドとそのアドレス・カウンタの動作を制御する
。１つのビットはスクラッチパッド・メモリの書込みイ
ネーブルであり、他の２ビツトはアドレス・カウンタ操
作をロード、増分、減分、保留の中から選択する。 結実用バス出 選択（２）：このフィールドは結実用バ
ス４３３を駆動するソースを選択する。ソースとなり得
るものには、ＦＡＬＵ、 ＦＭＰＹ ４４０、スクラッ
チパッド・メモリ・データ、スクラッチパッド・メモリ
・アドレスがある。 スタック制御（２）：このスタック制御フィールドは戻
りアドレスがブツシュ、ポツプまたは保留されるように
サブルーチン・スタック・ロジックを：ｔｌＪ御する。 ループバック書込みイネーブル（１）：このビットはル
ープバック・ボート４３０Ｅを通してレジスタ・ファイ
ル４３０で書込みサイクルをイネーブルする。これによ
り、最初のオペランド・バスにあるデータが書込みボー
ト４３０Ｄで指定されているアドレスに複写される。奇
数と偶数の書込みイネーブルはレジスタ・ファイル４３
０のどちらのバンクにデータを書き込むか、あるいはそ
れを両方に書き込むかどうかを選択する。 肌塁旦店ｆｆ１（ＩＮ（２）：このフィールドはこのサ
イクルで生成された状況を問題状況に組み入れるか、問
題状況をクリアするか、保留するかを選択する。 ｍ Ｆｔｔ ６５−二ム駄旦」ｕ：これらの２ビツトは
ＦＡＬｔ１４５０とＦＭＰＹ ４４０内のＸとＹレジス
タに送り込まれるデータの多重化と２ポートから送り出
される倍精度結果の多重化を制御する。 日Ａ６の使用：このビットはすべてのボートのレジスタ
・ファイルに対する最上位アドレス・ビットが１Ｉｙ２
接サイクルの間開じままであるとぎマイクロコード・
アセンブラによってセットされる。これはこのような場
合のサイクル時間を短縮するために使用される。 プログラムｌ麿れのｆ列 以下は疑似コードで書かれた簡単なプログラム例である
。この例は、新規な機能がどのように実行効率を向上さ
せるかを示したものである。 この例の動作図は第４２図に示されている。この例で注
意すべきことは次の通りである。 犬かフこで囲んでまとめて示されている命令は並列に実
行されるものである。 通常、乗算はルーチンを通るバスごとに行なわれる。し
かし、これはルーチンを簡略化するために４つに減らさ
れている。 ２重バッファリングはマイクロコードから見えない。 実行される計算式はＣ［ｎｌ ＝ Ａ［ｎ］＋Ｂ［ｎｌ
である。 ただし、ｎは０．、、：Ｉの範囲であり、８個のオペラ
ンドと４個の結果はレジスターファイル内の固有アドレ
スにおかれる。これらの参照の１つにある° （初期値
）は対応する要素の反対の要素、つまり、バッファが交
１＾される前に２重バッファの反対側にある要素を示す
。 乗算ルーチンは別表に示す通りである。 （以下余白） 男１１ 表 ＦＰベクトル乗算ルーチン（疑似コード）ＭＵＬ３：
（Ｒｅａｄ Ａｊｌｌ ａｎｄ ｎ（Ｂ ｆｒｏｍ ｒ
ｅｇｉｓｔｅｒ １ｉｆｅ。 Ｄｏ ’ ｒｅ！Ｉｕｌｔ Ｏ＝
Ｏ” ＯＭＵＬＥ： （Ｒｅａｄ ＩＩＩＪ２
１ ａｎｄ Ｂ［２１ｆｒｏｍ ｒｅｇｉｓＬｅｒ ｆ
ｉｌｅ。 Ｄｏ ｃａＩｃｃ山ａｉｏｎ、 ｒｅｓｕｌｔ Ｒａ１
ｌ −Ａ［υ” Ｂ［１１゜Ｗｒｉｔｅ ｖｓｌｕｅ
ｏｒ ｒｅｓｕｌｔ Ｏ１ｎｔｏ ’ ｆｌ
ｌｅ ａｔ ０（Ｒｅａｄ ＡＪ３１ ａｎｄ Ｂ［
３１ｈｍ ｒｅｇｉｓｔｅｒ ｆｌｌｅ。 Ｄｏ ａａｌｃｕＬａｔｉｏｎ、 ｒｅｍｎｔ Ｒ［２
１−Ａ［２］°Ｂ［２１゜Ｗｒｉｔｅ ｖａｌｕｅ ｏ
ｒ ｒｅｓｕｌｔ Ｒｏｌｌ １ｎｔｏ ｒｅｇｉｓｔ
ｅｒ （ｉｅ ａｔ Ｃａ１ｌ。 Ｔｅ５ｔ ＦＴ’Ｗ Ｖ ｔｒｕｅ ’
ｔｏ ｅｌｓｅ ｃｏｎｔｉｎｕｅ ”（Ｄ
ｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｗｕｌＬ Ｒ［３］
＝ Ａ［３］中Ｂ［３］。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｒｒｅａ＋１ｔ Ｒ［２］
１ｎｔｏ ｐ −ａｔ Ｃ［２］Ｔａ５ｔ
ｔｒｕｅ’ ｔｏ
’（ＷｒｉｔｅＶ８１ｕｅ ｏｒｒｗｕｌＬ Ｒ［３
１１ｎｔｏ ＄ ｆｉｌｅ ａｔ Ｃ［３］Ｓｅｔ Ｆ
Ｔ’ＤＯＮＥ ａｎｄ ５Ｗ２Ｉｐ ｂｕｆｆｅｒｓＴ
ｅｓｔ ＦＰＷＡｒｒ ｆｋｓｇ、 Ｋ ｔｒｕｅ ｊ
ｕｍｐ ｔｏ ＭＵＬｉｌ ｅｌｓｅ ｊｕｍｐい ＭＵＬＩ： （−に［０１ａｎｄ Ｂ’［Ｏｌ 伝雇ケ
ー細ｒ ［ｅ。 Ｄｏ ａａｌｅｕＬａｔｉｏｎ、 ｒｅａｕｌｔ Ｒ［
３］ ＝ Ａｊ３］ ” Ｂ［３］。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｆ ｒｅａｄｔ １
ｎｔｏ ｆｉｌｅ ａｔ（−に［１］ ａｎｄ Ｂ
’［１］ １ｒｃｙｍ ｒｅｇｉｓｔｅｒ ｆｉｌｅ。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｗｍ Ｒ’［０
］−に［０１” Ｂ’［０１゜Ｗｒｉｔｅ ｖａｌｕｅ
ｏｒ−ｔ Ｒ［３］ ｉｎＩ−ｌｅａｔ Ｃ［３］Ｓ
ｅｔ ＦＰＤＯＮＥ ａｎｄ ５ｖｎａｐ ｂｕｆｆｅ
ｒｓ。 ＭＵＬＥ： （Ｒａａｄ Ａ’［Ｏｌ ａｎｄ １１’
［０］ ｆｒｏｍ ｒｅｇｉｓｔｅｒ ｒｙｅ。 Ｗｒｉｔｅ ｖａｌｕｅ ｃｆｒｅｓｕｌｔ Ｒ［３１
１ｎｔｏ ｒｅｇｉｓｔｅｒｆｉｌｅ ａｔ Ｑ３１Ｓ
ｅｔ ＦＰＤＯＮＥ ａｎｄ ｇｗａｐ ｂｕｆｆｅｒ
ｓ。 馳 このルーチンについて注目すべき点がいくつかある。 このルーチンはすべてのサイクルでＦＰＵが使用中であ
ることを保つように最適化されている（ただし、そのた
めのデータがあることが条件）、もっと単純で効率が劣
る版には、命令ＭｔｌＬ５とそれ以上が備わっていない
。 ８対の数を乗算するようにこれを拡張するために、ＭＵ
Ｌ４にある命令はレジスタ・アドレスが変わるたびに４
回繰り返される。 すべてのサイクルでＦＰＵを動作状態に保つためには、
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令ＭＵＬ５とそれ以
上で使用される。 次の組のデータが用意されている限り（つまり、ＦＰＷ
＾ＩＴが偽である）、制御プロセッサ・モジュール１１
０と同期をとる時間の無駄がない。 デバッグ・ハードウェア 浮動小数点プロセッサ・モジュール１３０上のデバッグ
・ハードウェアは制御プロセッサ・モジュル１１０やブ
タ重云送フ゛ロセッサ・モジュール１２０に含まれるも
のよりも機能に制約があるが、これはそこで実行される
マイクロコードが非常に単純化されているからである。 レジスタ・ファイルへのアクセスは局所転送バス４２２
を通して行なわれるので、モニタ・マイクロコードによ
って読み書きができるようになっている。ＦＭＰＹ ４
４０とＦＡＬｔｌ ４５０は直列走査ロジックが組み込
まれているので、このロジックによって内部バイブライ
ン・レジスタと状況／モード・レジスタがアクセスでき
る。次のマイクロコード・アドレスは開始アドレス・レ
ジスタ４７９をアクセスすることによって制御プロセッ
サ・モジュール１１０がアクセスできる。 中断点ロジックはマイクロコード語の中のあるビットを
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生ａ構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号がセットされる。中断点から継続するた
めに、制御プロセッサ・モジュール１１０はクロック発
生機構に送り込まれた中断点人力をクリアする。中断点
直後に十分な内部状態が格納されると、制御プロセッサ
・モジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３０のマイクロコードの実行を開始しく開始ア
ドレス・レジスタの仕組を通して）直接アクセス状況と
スクラッチパッド・メモリをアクセスする。 マイクロコードは、１ステツプ進めるルーチン内のすべ
ての命令で中断点ビットをセットすることによってのみ
１ステツプ進めることができる。 デバッグ機能をサポートするもう１つの特徴は、サブル
ーチン−スタックを読み取ることができることである。 （以下余白） アプリケーション向きプロセッサ・モジュール第ｎ図は
アプリケーション向ぎ数値処理モジュール１３０゛を備
えた数値高速化サブシステムの概要図である（これは「
アルゴリズム高速化機構ｊとも呼ばれる）。用意されて
いる強力な制御ツールを使用すると、制御プロセッサ１
１０は１つまたは２つ以上の数値処理モジュール＋１０
と１つまたは２つ以上のアルゴリズム高速化機構１３０
゛とを任意に組み合せた形で制御することができる。 汎用浮動小数点機構１３０を１つまたは２つ以上のアル
ゴリズム高速化機構１３０゛と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０゛を設計することができる。従り
て、アルゴリズム高速化機構は必要ならば、高度にアプ
リケーション向きの設計にすることができる。 特に利点のある組合せは、複合演算モジュールをモジュ
ール１３０′の１つとして含めることであアプリケ−シ
コン向さプロセッサはアプリケーション向き数値プロセ
ッサであることが好ましい。しかし、アプリケーション
向きプロセッサは任意的に（好ましさの点では劣るが）
、記号プロセッサ（つまり、１Ｊ５ＰまたはＰＲＯＬＯ
Ｇを窩効率で実行させるとき必要になる追加のデータ通
路を備えたプロセッサ）や中立ネットワーク・マシンな
どの特異なプロセッサにすることち可能である。 複数の数値プロセッサ・モジュール１３０ （アルゴ
リズム高速化機構を含む）の制御について以下説明する
。 ＦＦＴ高速化モジュール 第９Ｂ図はアルゴリズム高速化機構１３０°の１例のア
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。 図示のモジュールは層数的積分変換操作を行なうように
特に最適化されている。例えは、このモジュールは高ｉ
！フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行す
る。このアルゴリズムの実行例について以下検９１する
ことにする。 第９Ｂ図の実施例では、レジスタ・ファイル９１゜はレ
ジスタ・ファイル４３０よりも高度化された多重ボート
を備えている。レジスタ・ファイル９１０は４個の読取
りボートと４個の書込みボートのほかに、キャッシュ・
バス１４４ とのインタフェースとなる広幅両方向ボー
ト９１０八を備えている。 読取りボート９１０Ｂとして示されている４木の線は実
際には折り返されている。実行される乗算は乱数乗算で
ないのが代表的であるが、係数（これはデータ語はどに
変化することが少ない）による乗算であるので、サイク
ルの大部分ではサイクル当たり１つだけの複合語の入力
が必要である。 （しかし、このことは最終サイクルでは該当しない、） ４つの乗算機構９２０は整数または浮動小数点機構にす
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいが、勿論側の計算機構の使用も
可能である。これらの機構は新しい係数の読取り指示が
あるまで、係数をレジスタに保持している。 従って、４つの乗算機構９２０と加算機構９３０で完全
な複合乗算機構９＋１を構成することかてきる。複合乗
算機構９１１は２つの複合アドレス９１２とバイブライ
ン化されている。 ２つの複合加算機構９１２に対する人力には、複合乗算
機構９１１の出力だけでなく、遅延ブロック９４０経由
で送られてきた読取りボート！１１０１’、からのデー
タが含まれる。（この遅延ブロックは任意的にレジスタ
・ファイル９１０上のボー１＝９１０Ｂと９１０ Ｃを
共用するために使用することもできる。） 複合加算機構の出力は書込みボート９１０Ｄに結ばれて
いる。 従って、この構造によると、バタフライ計算を非常に効
率よくバイブライン化することができる。 データ・キャッシュ・メモリ・モジュール目０データ・
キ〜・ツシュ・メモリ（１士高パンＦ （；ｉＦ域）幅
の大容量メモリである。記ｆＱ容塁は現在では２Ｍｎで
あり、バンド幅は毎秒３２０Ｍ１１である。このメモリ
は多重ボー１〜を備えているので、外部世界とのデータ
転送を浮動小数点計算と並行に行なうことができる。計
算が「調歩」式で行なわれて、浮動小数点プロセッサ・
モジュール１３０が長時間アイドルになるのを防止する
。 第５図はデータ・キャッシュ・メモリ・モジュール１４
０の主要機能を示している。このモジュールの中心とな
るのは、大きなメモリ・ブロック５１０である。本好適
実施例では、このメモリ・ブロック５１０は８個のシン
グル・イン・ライン・モジュールで構成され、各々は８
個の３２にｘ８ ＳＲＡＭ５を備えているので、総計２
メガバイトのメモリになっている。しかし、当業者なら
ば容易に理解されるように、このメモリ構成は高度半導
体部品の供給変化や特定アプリケーションの要求に応じ
て変更することが可能である。 特に、ある種のアプリケーションでは、メモリ容量を大
きくすると利点が得られる。このメモリ・バンク５１０
で×２５６構成を使用すると、少なくとも完全な並列ア
クセスの場合には、アドレス空間の使用効率が向上する
。従って、本好適実施例では、２４ビツト・アドレス情
報がアドレス入力５１１ にあるメモリ・バンク５１Ｏ
に人力される。書込みイネーブル人力５１２は実際には
８ビツト幅であるので、１つの２５６ビツト・メモリ・
ブロック内の個々の３２ビツト語が書込みのために選択
できる。これは下述するような利点が得られる。データ
・ボート５１３は２５６ビツト幅である。ブロックの機
能には、まだモジュール１４０全体がもつような多重ボ
ート機能を備えていない。この多重機能を実装するため
のロジックとメモリ・バンク５１０をアクセスするため
のロジックについて、次に説明する。 第５図の下方に示したのは制御プロセッサ１１０に結ば
れた３２ビツト幅データ・バス（ＣＤバス１１２）と、
データ転送プロセッサ１２０に結ばれた３２ビツト幅バ
ス（ＴＤババス２２）である。これらのバスの各々はま
ず保持レジスタ・バンク５６０に送り込まれる。レジス
タ・バンク５６０の各々は並列の８個の３２ビツト幅レ
ジスタ５５１ を備えている。（本好適実施例では、こ
れらのレジスタ５６１の各々は実際には、書込み保持レ
ジスタ５６１°が読取り保持レジスフ５６ビと並列にな
るように構成された４個の７４Ａ１．５８５２装置を使
用して構成されている。レジスタ・セット５６〇八、５
６０Ｂ、４２０の構造は第４２図に詳細が示されている
。 メモリ・バンク５１０がアクセスされるには、アドレス
をボート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、ＣＡババス１１ （こ
のバス上には制御プロセッサから出されたアドレスが送
られる）からか、ＴＡババス２１（このバス上にはデー
タ転送プロセッサ・モジュール１２０から出されたアド
レスが送られる）から与えられる。選択人力５２１はこ
れらの入力のどちらをアドレス・ボート５１１ に送る
かを選択する。 マルチプレクサ５２０に対する選択人力５２１は仲裁ロ
ジック５３０によって生成される。この単純なロジック
は、ＤＴＰがアクセスを要求し、ＣＰがア、クセスを要
求していない場合だけ、ＤＴＰモジュール１２０へのア
クセスを許可する。選択信号５２１はアドレス・マルチ
プレクサ５２０にだけでなく、書込みマスク・マルチプ
レクサ５３０とＤＴＰ転送ロジック５４０にも送られる
。 下述するように、書込みマスク人力５！２はＴＤババス
２２またはＣＤバス１２２からの書込みのときに非常に
利点がある。書込みイネーブル人力５１２は分解能が８
ビツトであるので、各メモリ・ブロック５１０内の８個
の３２ビツト語は、１回の完全並列書込み操作時に個別
的に書込みイネーブルさせることができる。従って、例
えば、制御プロセッサ１１０が８未満の語をメモリ・バ
ンクのある行に書き込むことを要求したときは、必要と
する語位置のレジスタ５６１に必要とするデータ値がア
ップ・ロードされる。さらに、８ビツトが書込みマスク
線５５１に送出されて、レジスタのどちらにアドレス５
１１ （（：Ａバス１１１からの）で指定された行に
あるメモリ・バンク５１０の対応する語に書き込むべき
かを示している。（上述したように、ＣＡ）＜ス１１１
からマルチプレクサ５２０へのアドレス転送はＩＰＵ
３４０め出力によって制御される。）第２５図は書込み
マスク・ロジックを別の見方で見たものである。同図に
おいて、ＦＰ書込みマスク・ロジック２５１Ｏ２ＣＰ書
込みモニタ・ロジック２５２０、およびＱ７ｐ 書込み
モニタ・ロジック２５３０は３つの別ブロックに分割さ
れて、マルチプレクサ５３０に対する人力となっている
。第２６図は書込みモニタ・ロジック・ブロックの動作
をもっと詳しく示したものである。ロジック２６１Ｏに
対する人力には、レジスタ選択、全部書込み、ＤＣＭ書
込み、保留レジスタ・ロードなどがある。出力は８個の
フラグ・ビットであり、レジスタ２６２０に格納されて
いる。 転送ロジック５４０はデータ転送プロセッサ１２０内の
マイクロコード命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。 同様に、ＣＤ転送ロジック５５０は制御プロセッサ・モ
ジュール１１０のシーケンサ２１０によって駆動される
マイクロコード命令の一部であるマイクロフード命令ビ
ット５５２にｊ：って駆動される。（実際には、このシ
ーケンサによって駆動されるマイクロコードの一部は分
散しておくのが好ましい。つまり、マイクロ命令のフィ
ールドの一部は制御記憶機構２２０から切り離して保管
されるが、シーケンサの出力である一連のマイクロ命令
アドレス２１１によってクロックがとられている。これ
により、システムから見て大幅な利点が得られるが、こ
れについては下述する。） 転送ロジック５４０と５５０の他の出力５４３と５５３
には、それぞれのレジスタ・バンク５６０の制御といっ
た制御機能があるが、この中にはクロッキングと出力イ
ネーブルが含まれる。（レジスタ・バンク５６０の各々
は、レジスタ・バンクの両側に２つの出力イネーブルと
、２組のクロックをもっている。また、ＣＰ転送ロジッ
ク５５０によって制御される機能の１つとして、メモリ
・バンク５１０の出力イネーブル線５１４がある。） キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接人力はないが、これ
は、この種のアクセスは１゜制御プロセッサ・モジュー
ル１１０によって制御されるからである。こうすると、
下述するように、大幅な利点が得られる。 メモリイ１が成 高速化サブシステムは広幅メモリ・アーキテクチャを採
用している。データ・キャッシュ・メモリ１４０をアク
セスするたびに、２５６ピツトが読み書きされる。これ
はサイクル当たり８個の浮動小数煮詰に相当する。 データ・キャッシュ・メモリ１４０は３ポートで制御プ
ロセッサ・モジュール１１０、浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２０に結ばれているが、制御プロセッサ・モジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・モジュール１１０
のマイクロコードによつて制御されるので、仲裁とアド
レス多重化は２通りの方法だけで行なわれる。 データ・ボー１〜 データ・キヤツシユ、・メモリと結ぶボートは３つある
。Ｆｌ）モジュールにつながるボートは２５６ビツト幅
であり、制御プロセッサ・モジュール＋１０とデータ転
送プロセッサ・モジュール１２０の各々からはそれぞれ
３２ビツト幅ボートとして見える。 ３２ビツト幅ボートに対するデータ経路と記ｊＱ装置は
データ・キャッシュ・ブロック＋４０の一部に含まれて
いる。 メモリ配列から３２ビツト・バスの１つに送られる２５
６ビツト・データの多重化は３２個の両方向レジスタを
通して行なわれ、これらのレジスタは４個ずつ８群に配
置されている。各群は読取り方向に３２ビツト（つまり
、浮動小数煮詰の１語）を、書込み方向に３２ビツトを
格納する。これは保持レジスタと呼ばれる。各レジスタ
を特定して名前を付けると、インタフェースのプロセッ
サ側から見て、読取り保持レジスタおよび書込み保持レ
ジスタとなる。 データがメモリ配列から読み取られるときは、２５６ビ
ツト全部が保持レジスタに格納され、これらのレジスタ
の出力イネーブルは必要とする浮動小数煮詰を選択して
３２ヒツト・ボートに送出するように制御される。 データがメモリ配列に書き込まれるときは、３２ピツ）
・・ボートから更新されたレジスタだけが格納される。 これは書込みマスク・ロジックによって制御され、各群
ごとに１つの割合で８個の書込みイネーブルを使用して
達成される。 ３２ビツト・ボートは両方ともデータ経路と記憶装置ロ
ジックが同じになっている。 浮動小数点プロセッサ・モジュール１３０につながる２
５６ ビット・ボートは３２ビツト・ボートと同じよう
なロジックを備えているが、浮動小数点プロセッサ・モ
ジュール１１０上に置かれている。データ・キャッシュ
・メモリを、モジュールを使用して将来拡張できるよう
にするために、アドレス・バス（２４ビツト）と書込み
イネーブル（８）はモジュール・コネクタ３８１０ （
第３８Ａ図と第３８Ｂ図に図示）に結ばれている。 ＣＰ転送ロジック ＣＰ転送ロジックはＣＰ保持レジスタ（またはＦＰ保持
レジスタ）とデータ・キャッシュ・メモリ間のデータ転
送を担当する。 保持レジスタにあるデータはＣＤソース・マイクロコー
ド・フィールドが読取り保持レジスタを選択したときア
クセスされる。ＣＰアドレス・バスの最下位３ビツトは
駆動すべき３２ビツト語を選択してバス上に送り出す。 この過程では、データ・キャッシュ・メモリは使用され
ないが、必要ならば次の組のデータをアクセスすること
が可能である。 データを書込み保持レジスタに書込むときは、ＣＤ宛先
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・バスＣＡＩＩＩの最下位
３ビツトは更新すべき３２ビツトを選択する。書込み保
持レジスタが更新されるときは、対応する書込みフラグ
がセットされる。従って、データ・キャッシュ・メモリ
に対する書込みが行なわれるときは、制御プロセッサ・
モジュール■０によって更新された保持レジスタたりが
実際にメモリ配列に書き込まれる。対応する保持レジス
タが更新されていないメモリ配列内の語は変更されない
。データ・キャッシュ・メモリに書込みが行なわれると
（データ・ソースが制御プロセッサ・モジュール１１０
である場合）、書込みフラグはすべてリセッＩ・される
。制御プロセッサ・モジュール１１０がデータ・キャッ
シュ・メモリへの書込みと同じサイクル時に書込み保持
レジスタの１つを更新していた場合は、その書込みフラ
グはセットされたままである。 例えば、メモリをある定数値にクリアするときこの選択
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とができる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非富に遅くな
り、データ・ブロック（２５６ビツト）を読取り保持レ
ジスタに読み込み、変更すべきでない語を書込み保持レ
ジスタに転ｊＸシ、書込み保持レジスタを新しいデータ
で更新してから、データ・キャッシュ・書込みサイクル
を実行することになる。現アーキテクチャでは、データ
を読取り保持レジスタから書込み保持レジスタに複写す
るには、１語当たり１サイクルが必要である。 書込みフラグの状態はマイクロコードのデバッグ時に状
態格納のために、制御プロセッサ・モジュール１１０に
状態を壊さないで抽出させることが可能である。 読取り保持レジスタは書込み保持レジスタとは別になっ
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することができる（逆の場合
も同じ）。 保持レジスタ・セットとデータ・キャッシュ・メモリ間
のデータ転送を制御するときは、次のようなビットがイ
吏用される。 データ・キャッシュ・アクセス（１）：このビットは制
御プロセッサ・モジュール１１０が自身で使用するため
に、あるいは浮動小数点プロセッサ・モジュール１３０
とのＩｎでデータをやりとりするためにデータ・キャッ
シュ・メモリへのアクセスを要求すると、活動化する。 アクセス・フラグはパイプライン化されていない。従っ
て、データ転送プロセッサ・モジュール＋２０からの要
求との仲裁は要求が行なわれたサイクルが始まる前に解
決することができる。 データ・キャッシュ書込みイネーブル（１）：このビッ
トはデータ・キャッシュ・メモリで書込みサイクルを生
成する。 データ・キャッシュ書込みオール（１）、このビットは
データ・キャッシュ・メモリ内の語を選択的に更新する
通常の書込みイネーブル・ゲート操作を無効にして、す
べての語を書き出すようにする。これは、メモリをブロ
ック単位で定数値にセットするとき便利である。 データ・キャッシュ・ボート選択（１）：このビットは
データ・キャッシュ転送のソースまたは宛先として、Ｆ
Ｐモジュール保持レジスタか制御プロセッサ・モジュー
ル１１０保持レジスタのどちらかを選択する。 モート・レジスタには保持レジスタを制御する３ビツト
がある。２ビツトは保持レジスタを使用するか、バイパ
スするかを選択する。３番目のビットはデータ・キャッ
シュ・メモリがＤＣＭを駆動するのを禁止して、書込み
保持レジスタと読取り保持レジスタの間にループバック
・データ通路がセットアツプされるようにする。これら
の機能が存在するのは、状態格納および復元マイクロコ
ードがデータ・キャッシュ・メモリの書込み）桑作を最
初に行なわないで書込み保持レジスタとさらにより正確
な診断情報をアクセスできるようにするためである。 制御プロセッサ・モジュール１１０は次の２通りの方法
でデータ・キャッシュ・メモリを使用することができる
。 最初の方法は広幅メモリ・アーキテクチャを無視して、
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰモジュール１１０はすべての読取
りアクセスの前とすべての書込みアクセスのあとてアク
セス・サイクルを要求するだけである。この方法を便用
−・）−ると、データ・キャッシュ・メモリをデータ・
アクセスがパイプライン化されたメモリと見ることがて
きる。この方法はデータ・キャッシュ・メモリの使用を
節単に１−るが、データ中云送フ゛ロセ・ンサ・モジュ
ール１２０のボートにサービスでとるメモリの能力を効
率よく使用できない。また、この方法によると、制御プ
ロセッサ・モジュールｌｌＯか順次データをアクセスす
るときに非効率が生じる。しかし、非順次データ・アク
セスの場合は、次の方法は使用できないので、この最初
の方法を使用せざるを得ない。 制御プロセッサ・モジュール１１０が順次メモリ・アク
セスを行なうとき、メモリ・バンク５１０をアクセスす
るたびに、すへての保持レジスタ５６１に対する読み書
きに８サイクルが必要である。データ・キャッシュ・メ
モリ・アクセスは保持レジスタ・アクセスとパイプライ
ン化できるので、８サイクルのうち７サイクルをデータ
転送プロセッサ・モジュールか自由に使用することかで
きる。 データ・キャッシュ・メモリ・アクセスは１」動的に行
なわれないので、マイクロコードて８サイクルごとにア
クセス・サイクルを指定できる。この種の転送は、外部
インタフェースとのｉ？Ｕの入出力転送が性質上順次で
あるのが通常であるので、ブタ中云逢フ゛ロセ・ソサ・
モジュール１２０てよく行なわれる。 制御プロセッサ・モジュール１１０はデータ・キャッシ
ュ・メモリとＦＰモモジュール上保持レジスタ間のデー
タ転送も担当する。その場合には、基本制御はデータ・
キャッシュへの書込み時にあるブロック内のどの語を更
新するかを判断する場合以外は同じである。その場合、
上述したように書込みフラグに対して別の方法が取られ
る。 違いのいくつかの要因を挙げると、次の通りである。 ＦＰのレジスタ・ファイルと保持レジスタ間のデータの
流れを制御する転送ロジックにはある種の制約があるの
で、制御プロセッサ・モジュール１１０で使用されてい
るより汎用的マスク生成機構は不要である。 Ｆｌ”のレジスタ・ファイルから゛の通常のデータ中云
送はデータ・ブロック単位（つまり、ベクトルの一部）
で行なわれ、これが１転送サイクルで行なわれるときは
、いくつかの書込みマスク・ビットを制御プロセッサ・
モジュール＋１０の場合のように個別的にではなく、並
列にセットしなければならない。 １つのＦＰ書込みマスク生成機構は複数のＦＰモジュー
ルと競合しなければならない。 ＦＰ書込みマスクは更新すべき語と最初の語からの連続
語の個数を指定することによって生成される。開始位置
はＣＰアドレスの最下位３ビツトによって与えられ、長
さはマイクロコード命令のフィールドとして保存されて
いる。 ＤＰＴ転送ロジック５４０ データ転送プロセッサ・モジエール１２０の転送ロジッ
クはデータ転送プロセッサ・モジュール＋２０のデータ
・バス（ＴＣバス１２２）とメモリ配列器のデータ転送
を担当する。これは次の点を除けば′Ｃ１ν転送ロジッ
クとほぼ同じである。 浮動小数点プロセッサ・モジュール１２０に関連する部
分がない。 出力信号は仲裁ロジックの結果によって修飾される。 仲裁ロジック５３５ 仲裁ロジックはサイクル単位で誰にデータ・キャッシュ
・メモリをアクセスさせるかを判定する。競合する２ボ
ートには、ＣＰ／ＦＰとデータ転送プロセッサ・モジュ
ール１２０がある。ＣＰ／ＦＰはデータ転送プロセッサ
・モジュール１２０より優先権があるので、データ転送
プロセッサ・モジュール１２０が空きメモリ・サイクル
を待たされることになる。データ転送プロセッサ・モジ
ュール１２０は制御プロセッサ・モジュール１１０に割
込みをかけることによって、制御プロセッサ・モジュー
ル＋１０に空きメモリ・サイクルを手放させることがで
きる。 データ・キャッシュ・メモリの仲裁は両方のホトのアク
セス要求（Ｃｒ’／ＦＰの場合は要求）を同期化−・Ｊ
−ることにＪ：つて単純化されている。これは同しクロ
ック生成機構を制御プロセッサ・モジュール１１０とデ
ータ転送プロセッサ・モジュール１２０間て共用させる
ことで達成される。この程度の同期化かないと、データ
転送プロセッサ・モジュール１２０がアクセスを始めた
ばかりの場合もあるので、制御プロセッサ・モジュール
１１０があるサイクル時にアクセス権があると想定でき
なくなる。 サイクル単位の仲裁は仲裁ロジックで行なわれる。仲裁
ロジックはＣＰ要求とＤＴＰ要求の２つの要求１８号を
受は取る。これらは共に、そのボートがデータ・キャッ
シュ・メモリをアクセスすると主弓長されるマイクロコ
ード・ヒ゛ットである。これらのマイクロコード・ビッ
トはレジスタに格納されないので、仲裁はアクセスが行
なわれる前にそのサイクルで解決される。これにより、
データ転送プロセッサ・モジュール１２０の許可信号は
、シーケンサのＦＬ八八人人力バイブライン化によって
起こる余分のサイクル遅延を引き起さないで、十分な時
間的余裕をもってデータ転送プロセッサ・モジュール１
２０にテストさせることかできる。 ２つの出力信号として、データ・キャッシュ・メモリへ
のアクセス権かあることをデータ転送プロセッサ・モジ
ュール＋２０に知らせるＤＴＩ’許可信号と、アクセス
と書込みイネーブル・マルチプレクサを制御する信号と
がある。 ＣＰ／ＦＰは、データ・キャッシュ・メモリをそれが１
ボート装置であるものとしてアクセスする。 しかし、データ転送プロセッサ・モジュール１２０はア
クセスを要求するたびに、以下のプロシージャに従わな
ければならない。このプロシージャは疑似コードで書か
れている。 （保持レジスタに書込みを実行） （アクセスがＷＡＩＴへのジャンプに失敗したＷＡＩＴ
：場合は、データ・キャッシュ・メモリへの書込みアク
セスを要求、そうでなければ、継続） （他の作業の実行） この例に関して注目すべき点をいくつか挙げると、次の
通りである。 このロジックは大量の作業を並行に続行させることかで
きる。 アクセスが失敗すると、書込み（または読取りアクセス
での保持レジスタのローディング）は自動的に禁止され
る。 テスト結果には、アクセスが成功したか否かが示される
。失敗した場合は、データ転送プロセッサ・モジュール
１２０は、アクセスする命令をループさせることによっ
て再試行する。 この例から明らかなように、データ転送プロセッサ・モ
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・モジュール１１０に
割込みをかけることになる。制御プロセッサ・モジュー
ル１１０が割込みサービスを行なっている数サイクルの
期間、データ・キャッシュ・メモリは空きになるので、
データ転送プロセッサ・モジュール１２０がアクセスす
ることがてきる。 コマンド・メモリ１９０ コマンド・メモリ１９０を通して、制御プロセッサ・モ
ジュール＋１０とデータ巾云送プロセッサ・モジュール
１２０は相互に連絡し合うことができる。 双方はこのメモリに対しては平等のアクセス権をもって
いる。本好適実施例では２重ポートＩＩへＭが使用され
ている。コマンド・メモリは３２ビツト１眉ｘ ２に
奥行である。 第１５図はこのメモリ構成の重要な機能のいくつかを示
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジュール間のプロセッサ・イン役
フェースについても説明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。 これらの２重ボートＲＡＭは、２アドレスが異なるとぎ
は、両ボートが無制約にアクセスできるようにする。２
アドレスが同じであり、両方の側が害込みを行なう場合
は、１．２１果がどうなるか分からない。下述するよう
に、２プロセッサ間の通信プロトコルは、両方が同じア
ドレスに書き込むことがないようになっている。 ：ＣＩＪ ｉＪｌプロセッサ・モジュール１１０ とデ
ータ転送フロセッサ・モジュール１２０かコマンド・メ
モリをどのように使用するかはソフトウェアで制御され
る。本好適実施例では、割振りは次のようになっている
。つまり、ＣＰモジュール１１０に対するコマンド待ち
行列（例、メモリ・スペースの約１２９０ＤＴＰモジユ
ール１２０に対するコマンド待ち行列（例：メモリ・ス
ペースの約３８駒、状態格納と復元データ構造（例：メ
モリ・スペースの約５０％Ｆ）。 状態格納と復元データ構造はマイクロコード・デバッグ
・モニタが制御プロセッサ・モジュール１１０と浮動小
数点プロセッサ・モジュール１３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。 ポスト・インタフェース・ロジック１６０第６図は、第
１図にその全体がブロック１６０でボされているポスト
・インタフェース・ロジックの主要構成要素を示してい
る。好適実施例では、システム・バスはＶＭＥバスであ
るので、このインタフェース・ロジックは未明細書中で
はｒ ＶＭＥインタフェース」と呼ぶ場合もある。しか
し、当業者なら明らかなように、他のシステム・バスを
幅広く使用することも可能であり、開示されている新規
事項はこの種のシステムに容易に適用することが可能で
ある。 バス・コントローラ５５０はＶＭＥバス・サービス線と
のインタフェースとなって、バス許可、バス要求、リセ
ットといったインタフェース信号を出力する。 割込みロジックｆｔ８０は割込み処理で使用され、ホス
トに割込み通知を行なう。（これらの割込みはＶＭＥバ
ス・サービス１１６００Ｂ上に送出される。）本好適実
施例では、これは下述するように、ＰＡＬを用いてイ、
＋ζ築されている。 さらに、ＩＩＭ八コシコンーラ６４０も用意されている
ことが９Ｔましい。これはＶＭＥバスとＦＩＦＯ６７０
間のデータ処理を低レベルで制御するもので、途中に介
入するステップをデータ転送プロセッサ・モジュール＋
２０に監視させる必要がない。本好適実施例では、ＤＭ
Ａコントローラは下述するように、ＰＡＬを用いて構築
されている。 ＶＭＥインタフェースは主に、次の４つのサービスをホ
スト・プロセッサに提供する。 ３種類のプロセッサ・モジュールとの直列走査ループ・
インタフェース経由のマイクロコード・ローディング。 コマンド起動と状況監視 ＤＭＡによるホスト・メモリへのアクセスによりＶＭＥ
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）機能。 このインタフェース・ロジックの内部接続にはデータ用
のＴＤババス２２ とアドレス情報用のＴババス＋２１
、 ＣＰマイクロアドレス・バス２１１１１． ＤＴ
Ｉ’マイクロアドレス・バス：Ｉｌｌ［ｌ、直列マイク
ロ命令ループ２２５、および多数の割込み線と状況線が
ある。 木実層側では、外部接続はＶＭＥバスとの接続である。 このバスの線は第６図にアドレス線６０〇八、データ線
［１００Ｂ、およびバス・サービス線（状況線と制御線
を含む） ａｏｏｃとして別々に示されている。 本好適実施例はＶＭＥインタフェース規格の電気的定義
に準拠している。この規格はＩＥＥＥ標準Ｐ１０１４／
Ｄ１．２およびＩＥＣ８２１として知られている。 インタフェース・ブロック１６０は３２または２４ビツ
ト・アドレスと３２または１６ビツト・データを受は付
ける。本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。 別の方法によれば、他のバス構造を幅広く使用すること
も可能である。例えば、必要ならば、ＶｅｒｓａＢｕｓ
、 ＦｕｔｕｒｅＢｕｓ、 Ｍｕｌｔｉｂｕｓ Ｉｆ
Ｎｕｂｕｓなどを簡単にシステムに組み入れる設計にす
ることが可能である。高速コンピュータ・システムの場
合には、光フッ・イバに変調固体素子レーザを使用して
先バスを使用すると利点が得られる。 物理バス線とのインタフェース ＶＩＩＥバスと直接インタフェースとなるロジック・ブ
ロックについて最初に説明する。そのあとで他のロジッ
クとメモリ・ブロックについて説明する。最後に、レジ
スタ・ブロック６１２について説明する。このレジスタ
・ブロックは、他のブロックの動作を分かりやすくする
ために、かなり詳しく説明されている。 バス・コントローラ６５０ バス・コントローラ６５０はバス・サービス線６００Ｃ
とのインタフェースとなり、ボード・アドレス・デコー
ダ６５２からその特定ボードがアドレスされているかど
うかを示す出力を受は取る。 デコーダ６５２はＶＭＥバスのボード・アドレス線を絶
えず監視して、このデコード出力を送出する。ホスト−
・システムによって指定されたサブシステムのアドレス
は、ＤｒＬスイッチを用いて導入時にユーザによってセ
ットされる。アドレスと１爬能コードの実際のデコート
はｆ’ＡＬの中て行？２われるので、サブシステムは目
標ｖｈ＋εシステムに合った構成にすることかできる。 バス・コントローラ６５０はＶＭＥ制御プロトコルに従
って、両方向データ・バッファ６２０または両方向アド
レス・バッファ６３０にイネーブル信号を送る。 バス・コントローラ６５０はＤＭＡコントローラ６５０
とＶＭＥ割込みロジック６８０（および以下で詳しく説
明するように他のロジック・ブロックからの）からの状
況情報を受は取るようにも接続されている。また、バス
・コントローラ６５０はＤＭＡコントローラ５４０．Ｖ
ＭＥ割込みロジック６８０、および他の多くブロック（
下述する）に制御信号を送るようにも接続されている。 バス・コントローラ６５０の状況と制御接続は広範囲に
わたっているので、混乱を避けるために個別的には示さ
れていない。 しかし、これらの接続は当業者には容易に理解されるは
ずである。 木好適実施例では、これはＶＭＥバス・コン１−ロラ装
置（Ｓｉｇｎｃｊｉｃｓ ５ＣＢ６８７２）として構成
さ且でいる。これはマスク・インタフェースとバス・エ
ラー・サイクルを含むすべてのバス・フロトコルを取り
扱う。 マスク・モートとスレーブ・モード シＭＥインタフェースは２つの別個のインタフェース、
つまり、スレーブ・インタフェースおよびマスク・イン
タフェースと考えることができる。 マスク・モードでの動作について、ＤＭＡコントローラ
６４０と関連づけて以下説明する。 スレーブ・モードはスレーブ・アドレス・デコーダ６３
２を使用して行なわれる。高速化サブシステムがスレー
ブ・モード（これはバス・コントロラ５５０によってデ
コードされたＶＭＥコマンドで示される）で動作してい
るときは、コントローラ６５０は両方向バッファ６３０
を通過モードに置いて、スレーブ・アドレス・デコーダ
をイネーブルする。そのあと、スレーブ・アドレス・デ
コーダはＶＭＥアドレス線６００Ａから持ち込まれたア
ドレスをデコードして、該当の装置をイネーブルする。 この場合も、スレーブ・アドレス・デコーダの出力は広
範囲に渡って接続されているので、個別には示されてい
ない。 スレーブ・アドレス・デコーダはＶＭＥプロトコルに阜
拠する必要なりＴＡＣＫ生成ロジックも備えている。 ＶＭＥプロトコルの下では、現在のバス・マスクがボー
ドをアドレス指定し、そのホードはスレーブ・モードに
あるときだけ応答することができる。というのは、どの
時点でも活動マスクは１つだけが許されるからである。 （バスへのアクセスが許可されるまで、従って活動状態
になるまで待たされているマスクは多数存在することが
あり得る。）そのあと、マスクはスレーブがＤＴＡＣに
（データ転送受領確認）で応答して、データを受は取
ったこと（書込み操作）またはデータを送ったこと（読
取り操作）をマスクに知らせるまで、待たされることに
なる。 データ バッファ６２０ これは両方向バッファであり、ＶＭＥデータ線６００１
１との直接インタフェースとなるものである。 アドレス・バッファ６３０ これは両方向バッファであり、ＶＭＥアドレス線６００
Ｂとの直接インタフェースとなるものである。 ＶＭＥインタフェース・メモリ６６０ このメモリはインタフェース１５０内の大きな記千怠ブ
ロックとなるものである。これのいくつかの用途は、Ｄ
ＴＰモジュール１２０の動作と関連づけて上述した通り
である。 メモリ・マツプ 各高速化サブシステムは８にＢのＶＭＥアドレス空間を
使用する。このアドレス空間のベース・アドレスは８個
のスイッチによって選択される。レジスタ・アドレスは
このベース・アドレスからのオフセットとして与えられ
る。高速化サブシステム用のメモリ・マツプは２つの区
域に分割できる。 サイズが２にｘ ３２ビツト語のメモリ区域。このメモ
リ区域の使用法はソフトウェアで制、餌１される。この
区域に納められるデータ構造のいくつかは以下に挙げる
通りである。 メモリ・スペースの下方部分を占有するレジスタ区域。 この区域は、詳しく下達するように、多くの重要な機能
用に使用される。 メモリ区域はマイクロコード・デバッガと通常の実行時
インタフェース間で共用される。 デバッガ区域には、モニタ・マイクロコードがメモリ、
ＦＩＦＯなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が収容される。 実行時インタフェースは主に装置ドライバがそこにコマ
ンドを追加して、Ｂ１１ｔｚマイクロコードがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。 ハードウェアをアクセスする仕方にはいくつかの制約が
ある。これらの制約は主にハードウェアを単純化して、
それでもなお、１６または３２ビツト・データ・バス・
インタフェースを可能にするためのものである。制約と
は、バイ１−・アクセスがサポートされないこと、ピッ
１〜・アクセスは長語（３２ビツト）境界で行なう必要
があることである。 メモリ６００ とデータＦＩＦＯ６７０は３２ビツト幅
である。ホスト・システムが１６ビツト・システムであ
る場合は、上位１６ビツトはアクセスができない。 １６ビツト・システムがメモリ内の連続アドレスに書込
みを行なう場合は、アドレスを４ずつ増やして行って、
次の記憶位置に移る必要がある。 好適なサブシステムで使用されるＶＭＥメモリ・マツプ
は次のようになっている。 レジスタ オフセット 制御レジスタ Ｏ ストローブ・バッファ ４ 状況レジスタ ４ ＷＣ５制御レジスタ０８ ＷＣＳ制御レジスタ１１２ ＷＣＳデータ・レジスタ １６ ＣＰマイクロアドレス ２０ ＤＴＰマイクロアドレス ２４ データＦＩＦＯ２８ 幅 １６読み書き １６書込み ８読取り １６読み書き ８読み書き １Ｂ読み書き １６読み書ぎ ６読み書き ３２読み書き ＩＦメモリ６６０ ４０９６ ３２読み
書きデータＰＩＦＯ６７０ データＦＩＦＯ８７０はデータ転送操作における重要な
機能を備えている。 通常の動作モードでは、ＤＭＡコントローラがデータＦ
ＩＦＯを排他的に使用するので、データＦＩＦＯがホス
トによってアクセスされることはない。ホストは制御レ
ジスタ内のＦＩＦＯアクセス・ビットをリセットするこ
とでデータＦＩＦＯへのアクセスが可能になる。 ＰＩＦＯ６７Ｇで示されたブロックは物理的に２個のＦ
ＩＦＯで構成され、両方向ＦＩＦＯの機能をもっている
。これらのＦＩＦＯの一方はホストによって読み取られ
、他方はホストによって書込まれる。ＦＩＦＯの他の終
端はＤＴＰによってアクセスされる。（従）て、−船釣
に、ホストがＦＩＦＯに書キ出したあとでＦｉＦＯを読
み取る場合は、読み取られたデータは書き出されたデー
タと異なることになる。）ホストがＦＩＦＯをアクセス
するときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯが空
のときに読み取られたり、−杯のとぎにｕＦき込まれた
りしないようにしなければならない。（ポストはこれら
のＦＩＦＤを診断目的で、あるいはＤＭＡでなくポーリ
ングされた人出力が必要である場合にアクセスする必要
があることがある。） ＶＭＥ″！、ＩＪ人込ミロック６８０ ＶＭＥプロトコルはいくつかの割込みを用意している。 これらの割込みはＤＴＰモジュール１２０によって引き
起すことができる。 ＤＴＰモジュール１２０は割込みベクトルも定義してい
る。ベクトルは割込み理由に応じて変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。 ＤＭＡコントローラ６４０ データＦＩＦＯ６７０とＶＭＥパス間の順次またはブロ
ック・モードの転送がＤＭＡコントローラ６４０によっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。） ＤＭＡアドレスは
完全な３２ビツトであり、転送時に使用されるＶＭＥア
ドレス修飾子とＬＯＮＧ中信号はすべて転送が開始され
る前にＤＴＰモジュール１２０によってレジスタにセッ
トアツプされる。 ＦＩＦＯ６７００反対側はＤＴＰモジュール１２０によ
って一杯または空にされる（通常はデータ・キャッシュ
・メモリ１４０の中に）。１６ビツト転送が使用される
ときは、ＤＴＰマイクロコードは３２ビツト内部形式と
の間でデータをバックまたはアンバックする。 この部分がＤＭＡコントローラとも呼ばれるのは、ＤＴ
Ｐモジュール１２０からの１侶の高水準コマンドを受け
てＰＩＦＯ６７０との間でブロック・データ転送を行な
うことができるからである。しかし、この機能がもつ機
能は商用化されているＤＭＡコントローラ・チップの機
能とは同じでない。通常のＤＭＡコントローラは、活動
時にＤＭＡアクセスで使用するものと同じバスからデー
タとアドレス情報を受は取る。しかし、ＤＭＡコントロ
ーラ６４０はそのアドレス情報をＤＴＰモジュール１２
０から受は取り、この情報を使用してＶＭＥバスとのア
ドレスおよびデータ・インタフェースを制御する。 木好適実施例では、ＤＭＡコントローラ６４０は実際に
は４個のΔｍ２９４０ ＤＭＡビット・スライス・チッ
プに実装され、ある種の関連ロジックは下達するように
ＰＡＬに実装されている。 ＤＭＡコントローラのセットアツプはＤＴＰモジュル＋
２０によって行なわれ、データはＶＭＥバス線６００Ｂ
とデータＦＩＦＯ６７０との間で転送される。 ３つのアドレス指定モードが使用可能である。 これらのどれが使用されるかは、転送の種類またはシス
テム構成によって決まる。 アドレス定数保存。このアドレス指定モードはＤＭＡが
ＶＭＥメモリにアクセスするとき同じＶＭＥアドレスを
保存しておくもので、これは人出力ボートをアクセスす
るとき使用される。 アドレスを２ずつ増分（または減分）。このアドレス指
定モードはアクセスされるＶＭＥメモリが１６ビツト幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビット語と外部で使用される１６
ビツト語の間で分割またはマージする。 アドレスを４ずつ増分（または減分）。このアドレス指
定モートはアクセスされるＶＭＥメモリが３２ビット幅
であるとき使用される。 勿論、当業者によく知られているように、複数の状況信
号を使用すれば、ＦＩＦＯに対するデータの扱い方を制
御することができる。例えば、この種の状況信号には、
ＦＩＦＯ空、ＦＩＦＯ半満杯などがある。 マイクロコード・ロード制御ロジック６１０このロジッ
クはマイクロアドレス・バス２１１Ｂと３１１８および
直列ループ２２５ とのインタフェースとなるものであ
る。（より正確には、第２８図に示すように、このロジ
ックは１つの直列出力線２２５Ａを備え、４つの帰還線
２２５Ｂ、２２５Ｃ１２２５Ｄ、２２５Ｅを備えている
。）このブロックの構成要素とそれが実行する機能につ
いて、第２７．２８、および２９図を参照して以下説明
する（直列ループ・インタフェースの動作と関連付なが
ら）。 このロジックはレジスタ・ブロック６１２にあるＣｐと
ＤＴｌ’マイクロアドレス・レジスタをアクセスする必
要がある。さらに、ＷＣ５指定子利（Ｊ１ルジスタもア
クセスする。これらのレジスタはレジスタ・ブロック６
１２に示されているが、制御ロジックの一部と見ること
も可能である。 このロジックはフリップフロップ２７２０、ステト・マ
シン２７４０、マルチプレクサ２７１Ｏ１およびＷＣＳ
データ・レジスタ２７３０ （これはシフト・レジスタ
である）から構成されている。 レジスタ・ブロック６１２ 多数の有用なレジスタがレジスタ・ブロック６１２に集
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。 制御レジスタ・ビット ホストは制御レジスタを使用して、サブシステム・ハー
ドウェアの基本的動作を制御する。これらには主にハー
ドウェア・リセット機能とクロック制御が含まれる。制
御ビットは次の通りである。 ＣＰシーケンサ・リセット・このビットはセットされる
と、Ｃ１１シーケンサ２１０にアドレス０まてジャンプ
させ、内部シーケンサ状態をリセットする。 ＤＴＩ’ シーケンサ・リセット：このビットはセット
されると、ＤＴＩ’シーケンサ３１０にアドレス０まで
ジャンプさせ、内部シーケンサ状態をリセットする。 ＤＴＰ リセット：このビットはクリアされると、ＤＴ
Ｉ’を安全状態に置くので、すべてのバスは３状態にな
る。これが主に使用されるのは、違法マイクロコード命
令でバス競合が起こるのを防止するマイクロコードをロ
ードするときである。 ＣＰリセット：このビットはクリアされると、ＣＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。 ＦＰリセット：このビットはクリアされると、ＦＰを安
全状態に置くので、すべてのバスは３状態になる。こむ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。 ＶＩＩＥ ＦＩＦＯリセット：このビットはクリアされ
ると、ＶＭＥデータＦＩＦＯを空の状態にセットする。 データ・バイブＦＩＦＯ： このビットはクリアされる
と、データ・バイブＦＩＦＯを空の状態にセットする。 ＧＩＰ ＦＩＦＯリセット：このビットはクリアされる
と、ＧＩＰインタフェースＦＩＦＯを空の状態にセット
して、ＧＩＰインタフェースを初期設定する。 自走クロック：このビットはＣＰとＤＴＰマイクロコー
ド・クロックを制御し、クロックを自走または停止させ
る。クロックが停止されたときは、ホストから１ステツ
プ進めることが可能である。 クロック・ディスエーブル：このビットはバイブライン
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えば中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。 自走Ｆｌ’クロック：このビットはＦＰマイクロコード
・クロックを制御し、クロックを自走または停止させる
。 ＦＩＦＯアクセス：このビットはＶＭＥデータＦＩＦＯ
へのアクセスを制御する。通常のオプションは内部ＤＭ
Ａコントローラに排他的アクセス権と制御権をもたせる
が、診断時またはＶＭＥスレーブのみ環境では、ホスト
がこのビットをセットすることでこれらのＦＩＦＯの制
御権を受は取ることができる。 マイクロコード・ループ：このビットはテストをマイク
ロコード・レベルで繰り返すために診断機能だけが使用
する。 ストローブ・バッファ ホストはストローブ・バッファを使用して、サブシステ
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ストロービングにより、ホストはス
トローブ線のセットとりセントによるストローブ線の切
替えから解放される。この操作は書込みモードのとぎた
け使用される。ホストがこのバッファを読み取ると、あ
る種の代替状況情報がホストに送り返されることになる
。 ストローブ線には、次のものがある。 １ステップ：これは１サイクルの間にＣＰとＤＴＰマイ
クロコード・クロックを１ステツプ進めるものである。 これは、ハードウェアがＷＯ２を１ステツプを進めてロ
ードしたり、読取りや変更するとき使用される。 ＦＰパイプライン・クロツク二ＦＰパイプライン・クロ
ック信号は、ＦＰのＷＯ２の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。ＦＰ内の実行時パイプライン・クロックは通常ＦＰマ
イクロコード・クロックと同じである。 ｃｐ ｗｃｓ書込みイネーブル：この信号はＣ１Ｓマイ
クロアドレス・レジスタに指定されているアドレスから
直列ループに以前にロードされたデータでＦＰのＷＯ２
４７０に書込みを行なう。ＣＰマイクロアドレス・レジ
スタが使用されることに注意されたい。 Ｗ（：５４７０への書込みはロードＷＣＳマスクによっ
て修飾されるので、選択されたＦＰだけのＷＯ２が更新
される。 ＣＰデバッグ割込み：このストローブはＣＰに割込みを
引き起すものである。これは、ＤＴＰをデバッグ・モニ
タに戻すためにマイクロコード・デバッグ・モニタによ
って使用される。 ＤＴＰ割込み：このストローブはＤＴＰに割込みを引き
起すものである。これは、コマンドがそのコマンド待ち
行列にロードされたことをＤＴＰに通知するために装置
ドライバによって使用される。 状況レジスタ 状況レジスタは読取専用であり、主にホストがＶＭＥデ
ータＦＩＦＯをアクセスできるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。 状況ビットには次のものがある。 ■７μ旦β：このＦＩＦＯから出される状況ビットには
、満杯、半満杯、空の３つがある。これらの状況ビット
は、ホストがそこから読取りを行なうＦＩＦＯに対する
ものである（そのアクセスか可能である場合）。 シＭＥ人力ＦＩＦＯ状況：このＦＪＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ビットは、ホストがそこに書込みを行なうＦＩＦ
Ｏに対するものである（そのアクセスが可能である場合
）。 １ＩＥｎＥ： この状況ビットはＦＰモジュールが存在
するかどうかをホストに判断させるものである。これを
行なうには、各モジュールのアドレスをＷＣ５制御レジ
スタ１に書き込み、この状況ビットをテストする。その
アドレスにモジュールがあれば、この状況ビットはクリ
アされ、モジュールがなければ、セットされる。 ｗｃｓｍＪ御レジスタ ＷＣＳインタフェースは２つのレジスタを使用して制御
される。最初のレジスタはＣＰ、 ＤＴＰ内およびＦＰ
モモジュール上ある各種マイクロコード・メモリの読み
書きを制御する。これらの信号の機能と用法の詳細はマ
イクロコード・ローディングの個所で説明されている。 このレジスタにおける制御信号には次のものがある。 直列ループ出力信号：これは３ビツト・フィールドの最
上位ビットであり、直列ループの並列通路のどのブラン
チを戻り路として働かせるかを選択するものである。こ
のフィールドの他の２ビツトはＷＣ５制御レジスタ１に
ある。 ＦＰ ＷＣ３出カイネーブル：このビット出力は、通常
のマイクロコード実行とマイクロコード読み戻し時にイ
ネーブルにする必要があるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。 ＦＰパイプライン出 イネーブル：木好通実施例では、
ＦＰ ＷＯ２４７０はマイクロコード・ローディングを
最適化するために２つのバンクに分割されている（下達
する）。この信号はこれらの２バンクの出力とのインタ
フェースとなるパイプライン・レジスタ４７６を制御す
る。 Ｆｌ’ ＷＣＳモード：これは直列ループ・千−１−を
制御し、ループを回ってデータをシフトさせるか、ＷＯ
２との間でデータを転送するかを選択する。 ＣＰとＤＴＰパイプライン・レジスタ出力イネーブル：
これはマイクロコード命令をディスエーブルして、すべ
てのビットを高レベルにするときだけ使用される。 ＣＰ ＷＣ５出カイネーブル：このビット出力は通常の
マイクロコード実行とマイクロコード読み戻し時にイネ
ーブルにする必要があるが、マイクロコードのローディ
ング時にディスエーブルする必要のあるデータをイネー
ブルしてＣＰマイクロコード・メモリから取り出すもの
である。類似の信号はＤＴＰ ＷＣ５３２０の出力イネ
ーブルを制御する。 ｃｐ ｗｃｓモード：これは直列ループを制御し、ルー
プを回ってデータをシフトさせるか、ＷＯ２との間でデ
ータを転送するかを選択する。 ＤＴＰ ＷＣＳモード：これは直列ループを制御し、ル
ープを回ってデータをシフトさせるか、ＷＯ２との間で
データ、を転送するかを選択する。 ＣＰマイクロコード選択：これはＣＰのシーケンサにそ
のアドレス・バスを３状態にさせて、その代わりにＣＰ
マイクロアドレス・レジスタをイネーブルしてバスを駆
動させるものである。 ＦＰマイクロアドレス選択：これはＦＰのＷＯ２のアド
レス・ソースとしてＣＰマイクロアドレス・バスを使用
させるものである。通常、ＣＰマイクロアドレス選択は
、ホストがマイクロコード・アドレスをＣＰに、従って
ＦＰに送るようにセットアツプされている。 ＦＰ ＷＣ５選択： ＦＰ ＷＯ２は並列ロード機能で
はデータ経路指定が必要になるので、読取り時は２半分
として扱う必要がある。このビットは下位６４ビツトか
上位４０ビツトを選択する。 直りループ復帰選択（２）：直列ループ戻り路は４つの
ソースの１つから選択できる。（これはＷＯ２の内容が
直列ループを通して読取られるときそのソースを選択す
るようにセットアツプされていなければならない。）ソ
ースとなり得るものには、ＣＰ内部（ベース・ボートだ
けにある） 、ｃｐ外部（ベース・ポートとＦＰモジュ
ールにある）、ＤＴＴ’、およびＦＰがある。 直列ループ・モード（２）：これらのビットはデータが
ＷＣＳデータ・レジスタから読み書きされるとき直列ル
ープをどのように振る舞わさせるかを制御する。オプシ
ョンには、データ保留、データ・シフト、データ・パル
スがある。これらの効果については、直列マイクロコー
ド・ロードの個所で説明されている。 他方のレジスタはＦＰモモジュール上マイクロコードを
ロードし、読み取ることを制御するフィールドを保持す
る。これを制御するフィールドには次の２つがある。 ＷＣＳロード・マスク：このマスクの各ビットはマイク
ロコードを対応するモジュールにロードすることをイネ
ーブルする。ビットはいくつでもセットできるので、類
似のモジュールに同じマイクロコードを並列にロードす
ることが可能である。 直列ループ出力イネーブル：これらの残りのビットはｗ
ｃｓ＄（Ｉ御しタスタ０にある３番目のビットと一緒に
使用されて、モジュールのどれに直列ループのＣＰ外部
戻り路とＦＰ戻り路を駆動させるかを選択する。 ＷＣＳデータ・レジスタ ＷＣＳデータ・レジスタは直列ループ、従ってマイクロ
コード・メモリをアクセスするときホストが読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタＯ
内の直列ループ・モード・フィールドがどのようにセッ
トアツプされているかに応じて異なった振舞い方をする
。 直列ループ・モードが「保持」にセットされている場合
は、このレジスタは他のレジスタと同じように読み書き
される。 直列ループ・モードが「シフト」にセットされている場
合は、ＷＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
き込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の」語がデータ・レジスタにロードされ
る。 直列ループ・モーＩ−が「パルス」にセントされている
場合は、レジスタは他のレジスタと同じように読み書き
されるが、書込み操作が行なわれると、ある種の制御信
号が自動的に発生されて直列ループを制御する。 ＣＰマイクロアドレス・レジスタ このレジスタはＣＰまたはＦＰモジュールのマイクロコ
ード・ロート時にマイクロコード・ロート制御ロジック
６１０によって駆動されて、ＣＰマイクロコード・アド
レス・バス２１１Ｂ上に送出されるデータを保持する。 ＣＰマイクロアドレス選択ビットがＷＣ５制御レジスタ
０にセットされている場合は、このレジスタを読み取る
と、そこに最後に書き込まれたデータが返却される。そ
うでない場合は、ＣＰのシーケンサが出力中のアドレス
の非同期スナップショットが返却される。 ＤＴＰマイクロアドレス・レジスタ このレジスタはＤＴＰモジュールのマイクロコードク６
１０によって駆動されて、ＤＴＰマイクロコード・アド
レス・バス３１１［１上に送出されるデータを保持する
。ＤＴＰマイクロアドレス選択ビットがＷＣ５制御レジ
スタ０にセットされている場合は、このレジスタを読み
取ると、そこに最後に書き込まれたデータが返却される
。そうでない場合は、ＤＴＰのシーケンサが出力中のア
ドレスの非同期スナップショットが返却される。 （以下余白） ド・ロード時にマイクロコード・ロード制御ロジデータ
・パイプ・インタフェース・ロジック１５ｆ）データ・
パイプ概念は複数の個別サブシステムを各種のトポロジ
形状に結合させるものである。 この結合は「データ・パイプ」と呼ばれる複数の局所バ
スを使用して行なわれる。また、この結合はバックブレ
ーンから独立しているので、相互に離して結合すること
が可能である。 本好適実施例では、各データ・パイプ局所バスは３２ビ
ット幅で毎秒４０ＭＢの転送することをサポートし、受
取側はＦＩＦＯでバッファリングされる。各サブシステ
ムは２つの入力バイブと１つの出力バイブをもっている
。出力バイブは個別クロックをもっているので、２人カ
バイブにデーシイ接続されていると籾は、データは各人
力バイブに個別的にも、まとめても送ることができる。 データ・パイプ・インタフェース１５０は第７図に示さ
れている。データ・パイプ出力ポートは３２ビット幅で
ある。このボートは別の高速化ボード４１４０上のデー
タ・パイプ・インタフェースの入力ボート（７１Ｏまた
は７２０）に（またはある種のタイプの・別の装置上の
データ・パイプ・インタフェースに）接続することが可
能である。データ・パイプの受取り側はＦＩＦＯでバッ
ファされている（ＦＩＦＯ７４０または７５０を使用し
て）ので、出力側７３１は電気的にデータをバッファす
るだけである。２つのストローブ７６０が用意されてい
るので、一方のデータ・パイプ・インタフェースが他の
２つのサブシステムに書き込むことができるようになっ
ている。受取り側サブシステムでデータ・オーバランが
起こるのを防止するために、受取り側システムからのＦ
ＩＦＯ満杯フラグ７７０を送り側サブシテムが使用して
モニタリングができる。２つの入力ＦＩＦＯ７４０と７
５０が２つの入カポ−１−７１０と７２０にあるので、
２つのサブシステムは１つのサブシステムにデータを送
ることができる。 ＦＩＦＯ出カイ出御イネーブルＰマイクロコード内のＴ
Ｄソース・フィールドによって制御され、出力ストロー
ブはＴＤ宛先フィールドによって制御される。人力ＦＩ
ＦＯ状況信号７８０は条件コード・ロジックでテストす
ることできるが、割込みを引き起すこともある。 このインタフェース構成を使用すると、複数のサブシス
テムを局所バスで各種トポロジ形状に結合することがで
きる。このようにサブシステムを柔軟に再構成できるこ
とは、アプリケーション向きマイクロスコピック・デー
タ転送アーキテクチャを多くのアプリケーションで使用
すると大きな利点が得られるので、第１図に示すサブシ
テムの場合に特に有利である。トポロジ形状のいくつか
の例が第３４．３５．３６．３７図に示されている。 ある種のアルゴリズムやアプリケーションでは、複数の
サブシステムを並列またはパイプライン構成にすると、
計算作業負荷を分散できる利点が得られる。例えば、高
、性能３次元図形ワークステーション構成の１例が第３
６図に示されている。 複数のサブシステムをデーシイ構成で結合すると（第３
７図に図示）、データを共用することができ、その場合
、「マスク」サブシステム４１５０Ａは例えばホスト・
メモリからデータを人手し、それをデータ・パイプ結合
を通して他のすべてのサブシステム４１５０Ｂ、４１５
０Ｃ１４１５００と共用することができる。この結果、
各サブシステムが独自のコピーをもつのではなく、１つ
のサブシステムだけかデータを取り出すことになるので
、ホスト・バス４１】０のバンド幅が節約される。 データ・パイプはリングに結合すれば（第３５図）、ケ
ンブリッジ・リングと同じような設計構造のトークン・
パッシング・ネットワークを効果的に構築することが可
能である。 データ・パイプ経由で送られるデータの内容と意味はソ
フトウェアで制御されるが、通常はメツセージ・パケッ
トにするのが普通である。 データ・パイプはシステム間通信用に設計されているが
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト人力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ入力が１つ
のときは、毎秒１６０１１１８ （両方の入力が並列
化しているときは、適当なバッファ・カードを使用すれ
ば最高３２０ＭＢまで）にすることが可能である。 このインタフェース機能の主要な利点は、使用できるサ
ブシステム相互接続トポロジが多様化していることであ
る。従って、特に注目すべきことは、図示の構成例は大
幅な柔軟性が得られることを示している。 画像プロセッサ・インタフェース１７０このインタフェ
ースはアプリケーション向きパスとの接続を可能にする
。本好適実施例では、このパスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、本好適実施例では、この画像パスはｒＧＩ５パスＪ
であり、このパスは１６０本のデータ線からなり、デー
タ・クロック期間が１２０−２００ｎｓで動作する。（
従って、このインタフェース・ロジックは本明細書の各
所でｒ ＧＩＰインタフェース」と呼ばれている。）シ
かし、他の画像データ・パス標準（好ましさの点で劣る
が）を使用することも可能である。別の方法として、デ
ータ転送要求条件（地震測定や実時間システムなど）が
特殊なアプリケーションの場合には、他のアプリケーシ
ョン向きパスを使用することも可能である。 ＧＩＰインタフェースを通して、ＧＩＰとサブシステム
はデータとコマンドを相互に受渡しすることができる。 このインタフェースは第８図にブロック図で示されてい
る。 ＧＩＰとサブシステム間の連絡はすべて１６ビツト幅両
方向ＰＩＦＯ８１０を通して渡される。ＦＩＦＯの一方
の側はＤＴＰマイクロコードにょフて、他側はＧＩＰマ
イクロコードによって制御される。 ＧＩＰインタフェ
ースはマイクロコード拡弓長ボート・インタフェースを
僅えているので、ＧＩＰは実際には、サブシステムに常
駐しているマイクロコード（８ビツト）を実行する。［
Ｐマイクロコード拡張パスは前述したＩＩＴＰマイクロ
コード拡張インタフェースと同じである。 ＧＩＰインタフェースは、ＧｒＰ図形プロセッサがある
種の分散マイクロコードをサブシステムで実行させるた
めに必要なサービスを提供する。これらのサービスには
、ＧＩＰマイクロコード・クロック、Ｇ１１’マイクロ
アドレスとデータ・パス、割込みと状況信号、および拡
張Ｇｆｌ’マイクロコードを直列にロードするための手
段がある。 Ｇｌｌ’インタフェース内の周辺構成要素としては、Ｗ
ＣＳ ８３Ｇ、両方向ＦＩＦＯ（片方向ＦＩＦＯから構
成）および状況ロジック８２０と割込みロジック８４０
がある。 常駐ＧＩＰマイクロコードにより、ＧＩＰは次のような
機能を実行することができる。 ＰＩＦｏ ８１Ｇからデータを読み書きすること。 状況ロジック８２０を通してＦＩＦＯ状況信号をテスト
して、開コレクタ条件コード・インタフェース信号に基
づいて結果を駆動すること。 割込みロジック８４０によってＧＩＰに割込みを弓き起
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。 ＤＴＰに割込みを引き起すこと。 ＤＴＰ側からは、ＦＩＦＯは３２ビット幅でなく１６ビ
ツト幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。 連絡が行なわれるときの形式と、高速化サブシステムま
たはＧＴＰがマスタ装置であるかどうかの詳細はすべて
２プロセツサで稼動するマイクロフードによって決定さ
れる。３次元ワークステジョン環境では、第３６図に示
すように、ホストをマスクに、サブシステムをスレーブ
に、数値高速化サブシステムをその中間にする階層が好
ましい。 直 ループ・インタフェース 第１図（および他の図）に示す同時並行多重プロセッサ
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（ＷＣＳ）が直列ル
ープ・インタフェースを介して結ばれていることである
。本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２八、３Ａ、 ４Ｇ、および６
図に２２５で示されている線は、第２８図では中断され
て、１つの出力線２２５Ａと４つの帰還線２２５Ｂ、２
２５Ｃ１２２５０，２２５Ｅが示されている）。 直列ループと結ぶインタフェースの実装構成は各種プロ
セッサを個別に取り上げて、またＶＭＥイ〕、・タタフ
ニーと関連づけて上述した通りである。 し、かじ、これらの機能のいくつかを再びここで検討し
直して、直列ループの高度アーキテクチャを直列ループ
・インタフェースを通してホストは制御記憶機構のすべ
てをアクセスしてデータを取り出すことができる。この
ループの正味バンド幅を最大にするために、各個のｗｃ
ｓ （ｗｃｓ拡張部分４９０を含む）は直列／並列シャ
ドウ・レジスタのバンクを通して直列ループとのインタ
フェースとなっている。 ＦＰ ＷＯ２４７０とのインタフェースとなるシャドウ
・レジスタは第２９図と第４Ｃ図にレジスタ４８１Ａと
４８１Ｂで丁されている。ＣＰ ＷＯ２２２０とのイン
タフェースとなるシャドウ・レジスタは第２Ａ図にレジ
スタ２２２ と２２３で示されている。Ｄ、７Ｐ ＷＯ
２３２０とのインタフェースとなるンヤドゥ・レジスタ
は第３Ａ図にレジスタ３２２ と３２３で示されている
。ＣＰＷＣ５拡張部分４９０との、インタフェースとな
るレジスタは第４Δ図にＧＰ拡張部分の一部として全体
が示されているが、個別には示されていない。 これらのレジスタの各々は命令をそれぞれの制御記憶機
構にロートしたり、命令ストリームを小刻みにクロック
をとったり、あるいは単純に命令ストリームを可能な限
り高速にクロックをとったりすることができる。従って
、この線のバンド幅は効率よく使用され、最小限の命令
だけで特定プロセッサの制御記憶機構をアクセスするこ
とができる。 ループ制御 本好適実施例では、直列ループの制御と経路指定のため
の機能がいくつか追加されているので、幅広い構成と拡
張オプションに適応させることができる。 本好適実施例では、各サブシステムはマイクロコード・
サブシステムを最高６つまで（制御プロセッサ１つ、デ
ータ転送プロセッサ１つ、浮動小数点プロセッサまたは
アルゴリズム高速化プロセッサ４つまで）をもつことで
きる。これらのプロセッサの各々は独自のＷＯ２をもっ
ている。各Ｗ ＣＳはマイクロコードのアップロートの
ときは書込みを行い、診断、中断点設定などのときは読
み取らなければならない。 この機能を利用でとるようにする主な機能には、次のも
のがある。 Ｑ ｌｕマルチプレクサ：これは２つの内部ソース（制
御プロセッサとデータ転送プロセッサ）からと、２つの
外部「帰還バス」 （制御プロセッサの拡張部分と複数
の浮動小数点プロセッサのマイクロコードに対する）か
らの直列ループを収集する。 制御プロセッサと浮動小数点プロセッサのマイクロコー
ドが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらのモジュールに直列帰還バスを駆動さ
せるかを選択する。 各浮動小数点プロセッサ・モジュールはマイクロコード
・ロード・イネーブル・ビットをもっているので、モジ
ュールを任意に組み合せて同時にロートすることができ
る。 データ転送プロセッサの直列ループ拡張部分はジャンパ
とワイヤのリンクによって制御される。 この構成によると、直列ループを回ってデータを巾云送
して、ＷＯ２にバックロードするフ゛ロトコルが非常に
複雑になる。この種のプロトコルはソフトウェアで実行
されるのが通常である。本好適実施例では、これらのプ
ロトコルのうち時間のかかる部分はハードウェアに実装
されているので、マイクロコードのダウンロードが大幅
に高速化する。別の利点として、ソフトウェアのオーバ
ヘッドも軽減される。 本好適実施例では、ホストはマイクロコードを１語ずつ
データ・レジスタに書き込む（または読み取る）。（本
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。 直列ループの残り部分はＡＤＭ社製のΔｍ２９８１８な
どの直列シャドウ・レジスタを使用している。）あらか
じめ選択された直列モードによって、次の３つのいずれ
かが行なわれる。 「保持」モードが選択された場合は、データ転送はメモ
゛すへの転送と同じように行なわれる。 「シフト」モードが選択された場合は、読取りまたは書
込みサイクルが終ると直ちに、データが直列ループの中
に（または外から）シフトされる。これが行なわれてい
る間は、使用中信号によって、ホストによるデータ・レ
ジスタへの追加アクセスが先に延ばされることになる。 「パルス」モードが選択された場合は、書込みアクセス
が終った約５００ｎｓ後に、直列データ・クロック・パ
ルスが発生して、シャドウ・レジスタが必要とするモー
ドにセットされる。 ループ・トポロジ 第２８図は直列ループの大規模接続関係を示したもので
ある。 信号出力線２２５ＡはＶＭＥインタフェース１６０にあ
るマイクロコード・ロード・ロジック６１０によって駆
動される。（これは１本の物理線だけにする必要はなく
、例えば、４ビット幅バスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記′Ｑ機構
２２０．３２０、および４７０の各々の周辺にあるシャ
ドウ・レジスタの各々に適用される。（Ｃｌ’ ＷＣＳ
拡張部分４９０は出力！ｊｍＳ八に直結されないで、−
次ＷＣ５２２０の下流側の線２２５Ｃに接続されている
ことに注意されたい。）４木の帰還線が設けられている
が、これらはマルチプレクサ２７０１によって選択が可
能である。これらの帰還線は主にデバッグのとき使用さ
れる。 「スネーキングＪ （ｓｎａｋｉｎｇ）が殆どないこと
に注意されたい。つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない。こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷＣＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコード・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことができる。また、これはローディングを高速化する
上で役立つ。さらに、幅と奥行が異なるＷＣＳを月標と
したプログラムをマージするときにも問題が起こらない
。 ループ・トポロジの並行性の利点は、並行ロードが筒単
に行なえることである。例えば、共通のマイクロコード
列をＦＰモジュール１３０の各々にロードしようとする
場合は、ＦＰモジュールのすべてにあるシャドウ・レジ
スタのすべてを同時にイネーブルさせることができるの
で、各々は線２２５Ａ上の直列データとバス２１１Ｂ上
のマイクロアドレスに従ってロードされることになる。 第２８図から明らかなように、ループ・トポロジは複数
の並列分岐を備えている。 ｃｐ分岐：出力線２５５はｃｐ−次ＷＣＳ ２２０側シ
ヤドウ・レジスタ・インタフェースへの人力となるもの
である。シャドウ・レジスタ・インタフェースからＯＰ
ＷＣＳ ２２０ （線２２５Ｇ）への帰還はマルチプ
レクサ２７１Ｏにフィードバックされる。 ＣＰ拡張部 サブブランチ： ＣＰ ＷＣＳ ２２０と
のインタフェースの下流側には、ＣＰ ＷＣ５拡張部分
４９０のすべてにあるシャドウ・レジスタ・インタフェ
ースへの人力となる帰Ａ １５１２２５ Ｃも設けられ
ている。 シャドウ・レジスタ・インタフェースからＷＣ３拡張部
分４９０への帰還はすべて帰還線２２５Ｄに結ばれてい
るので、マルチプレクサ２７１Ｏにフィードバックきれ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。） ＤＴＰ分岐：出力線２２５はＤＴＰ ＷＣＳ ３２０に
あるシャドウ・レジスタ・インタフェースに直列人力を
送るようにも接続されている。シャドウ・レジスタ・イ
ンタフェースからＷＣＳ ３２０（線２２５Ｂ）への帰
還はマルチプレクサ２７１Ｏにフィードバックされる。 ＤＴＰ拡張部分サブブランチ： ＤＴＰ ＷＣＳ ３２
０とのインタフェースの下流側には、帰還線２２５Ｂが
オフボード出力として利用できるようになっている。 この接続は必要ならばユーザが開発してＤＴＰ拡張ロジ
ックを得ることがてきる。かかるロジックの動作は以下
に詳しく説明する。 ＦＰ分岐、出力線２２５は数値プロセッサ・モジュール
１３０または１３０°の各々にあるＷＣＳ ４７０側の
シャドウ・レジスタ・インタフェースへの直列人力どし
てもイ吏用できる。シャドウ・レジスタ・インタフェー
スからの帰還はすべて線２２５Ｅに結ばれているので、
マルチプレクサ２７１Ｏにフィードバックされる。（帰
還は並列に接続されているので、直列出力コマンドを個
々のモジュール・アドレスで修飾すれば、帰還線２２５
Ｅでの競合が防止される。） 第２７図はマイクロコード−ローディング制御ロジック
６１０の構成要素の詳細図である０重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。 ＷＣＳが分散されているときは、シフト・レジスタ・ク
ロックとシャドウ・レジスタのＤクロック間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困難である。このフリップフロップ
が含まれていると、フリップフロップがクロック・スキ
ューの制御を担当する（スキューが制御ロジックを駆動
する基本クロック期間を越えない限り）。ステート・マ
シン２７４０はホストからデコート化信号を受けるとＤ
クロック出力を発生する。 ホストとのループ・インタフェース 第６図と第２７図に関連させて上述したように、マイク
ロコード・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。 また、ＣＰとＤＴＰマイクロアドレス・バス２１１Ｂと
３１１Ｂに対しても読み書きができる。 ＤＴＰマイクロコード拡弓長ル−プ 本好適実施例によれば、オフボードで拡張して別の直列
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０で示されている。 任意的に、ＤＴＰモジュール１２０はｃｐ ｗｃｓ拡張
部分４９０と同じようなりＴＰ ＷＣＳ を種部分を追
加の構成要素に組み入れることによって、オフボードで
拡張することが可能である。これらのＷＣ５拡張部分か
らは、ＤＴＩ’マイクロアドレス・バス３１１Ｂで選択
されたマイクロ命令出力が得られる。これらのＤＴＩ’
拡張部分の制御は、ＤＴＰ拡張部分が比較的高範囲にわ
たる環境で使用されることがあるので、ＣＰ拡張ロジッ
クよりも若干ゆるくするのが好ましい。ＤＴＰ拡張ロジ
ックは密結合高速入出力装置で利用されることを目的と
している。 この拡張オプションが使用される場合は、ＤＴＰ拡張部
分（いずれかが使用される場合）はすべてＤＴＰ自身と
直列になっている。これは競合を防止するためである。 並列マイクロコード・ローディング 上述したように、本好適実施例では、マイクロコードは
２通りの方法で浮動小数点プロセッサにロードされる。 １つはホストの制御の下で直列ループによる方法であり
、もう１つは制御プロセッサの制御の下で並列に行なう
方法である。マイクロコードの並列ローディングは、浮
動小数点プロセッサで使用できる書込み可能制御記憶機
構（”ＷＣＳ”）の数に制限があるので（４Ｋまたは１
６に命令）、好都合である。浮動小数点フロセッサのル
ーチンか多すぎて、−度にＷＣＳに収まらないときは、
ある種のオーバレイ手法が必要になる。直列ループを使
用してオーバレイをロードすることはホストが命令をロ
ードできる速度が遅いので（ディスクへのアクセスによ
って、１００ｍ５から３ｍ５）、実用的でない。 本好適実施例によって提供される並列ロート機能は広幅
データ・キャッシュ・メモリを使用してマイクロコード
命令全体（現在は１０４ビツト）を保管しておき、それ
を１サイクルで浮動小数点プロセッサ書込み保持レジス
タに転送する。そのあと、これは通常の出力ボートを通
って、直列ローディングで使用される診断シスト・レジ
スタ（例へＭＤ ２９８１８）に転送される。これらの
装置には、マイクロコード・ビットをバイブライン化す
る出力ボート（これは必要ならば、人力ポートとしても
使用できる）を備えている。しかし、本好適実施例では
、この機能は遅すぎるので使用されない。 デツプの多くはマイクロコードをなんらかの方法で内部
レジスタに格納している。）このことは、上述した並列
ロートのルートが直列並列レジスタがもつこの機能を使
用しても、速度や機能が犠牲にならないことを意味する
。並列ロード時間は命令当たり約５００ｎｓであり、こ
れは直列ロード時間よりも大幅に向上している。 もう１つの重要な点は、浮動小数点プロセッサでマイク
ロコードをオーバレイすることがホストによる監視を必
要としてないで、完全に制御プロセッサによって制御さ
れることである。逆に、マイクロコード・オーバレイが
まだデータ・キャッシュ・メモリに存在しない場合は、
制御プロセッサはデータ転送プロセッサがホスト・メモ
リに穆って、そこからそれを取り出すように指示するこ
とができる。 本好適実施例では、各サブシステムはマイクロコード・
プロセッサを最高６つまでもつことができる（制御プロ
セッサ１つ、データ転送プロセッサ１つ、浮動小数点プ
ロセッサまたはアルゴリズム高速化プロセッサ４つまで
）、、これらのプロセッサの各々は独自のＷＯ２をもっ
ている。各ＷＣＳはマイクロコードをアップロードする
ときは、書込みを行ない、診断や中断点を設定するとき
は、そこから読取りを行なう必要がある。 （以下余白） モジュール拡張オプション すでに上のいくつかの個所で説明したように、第１図に
図示のシステムをモジュール単位で拡張するためのオプ
ションがいくつか用意されている。以下では、これらの
オプションのいくつかを要約することにする。 キャッシュ・バス１４４に接続できるモジュールは次の
２種類がある。 算術演算処理型。これの代表例として、浮動小数点プロ
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０°がある。 高速データ（ＩＩＳＤ）モジュール。これはデータ・キ
ャッシュ・メモリまたは高速人出力チャネルを拡張する
ために使用されるのが代表例である。このメモリを拡張
する方法は、ＤＴＰマイクロコード拡張バス２８２４を
通して高速化サブシステムとのインタフェースとなる大
容量メモリ・サブシステムを使用することとは全く異な
る。ｌｌ５Ｄ法はデータ・キャッシュ・メモリ１４０と
同じバンド幅をサポートするが、大容量メモリ・サブシ
ステムはどの容■は得られない。 多重モジュール構成にすると、浮動小数点プロセッサ・
モジュール１３０型のモジュールを４つまで、ｌｌ５Ｄ
モジユールを２つまで使用できる。これらの数字はアー
キテクチャに制約要因があるからではなく、機械的およ
び電気的理由から選択されたものである。 ＦＰ １３０モジユールはモジュール選択ビットによっ
て選択される。これらは通常制御プロセッサ・モジュー
ルｌｌＯの制御下に置かれるが、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコードをダウンロードするときや
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット（これはリセット信号で制御される）を除
き、モジュールの動作をすべての面で制御する。 Ｈ５Ｄモジュールはデータ・キャッシュ・アドレス・バ
スをデコードすることによって選択される。 モジュールとの接続について以下要約して説明する。接
続を論理図域別に分類して挙げて、２種類の千ジュール
のどちらがこれらの接続を使用するかを示しである。 接続は６個の９６ウエイＤＩＮコネクタを使用して行な
われる。第４０八図と第４０８図は本好適実施例の物理
的接続構成を示したものである。 本好適実施例では、モジュール接続には次のようなもの
がある。 データ・キャッシュ転送用：２５６ビツト・データ、２
３ビットＤＣＭアドレス、８個の書込みイネーブル、保
持レジスタＯＥビット、遅延アクセス信号（例えば、低
速メモリを受は入れるためのクロック・サイクル延長の
ため）、および保持レジスタＣにビット。 ＣＰゼインフェース用：３ビツト・アドレス、１６ビツ
ト・データ、１６ビツトＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコード・クロック、ＣＰパイプライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コード。 マイクロコードのローディング用 ＣＰ ＷＣ５出カイ
ネーブル別の線、ＣＰパイプライン出カイネーブル、ｃ
ｐ ｗｃｓ書込みイネーブル、ｃｐモード、ＣＰ ｉｆ
ｉ列データ・アウト、ＣＰ直列データ・イン、ＦＰ Ｗ
ＣＳＣＳイカイネーブルＰバイブライン出カイネーブル
、ＦＰパイプライン・クロック、ＦＰ ｗｃｓ書込みイ
ネプル、ＦＰモード、ＦＰマイクロアドレス選択、ＦＰ
上位／下位ＷＣＳ選択、ＦＰ直列データ・アウト、ＦＰ
直列イン、６個の直列クロック／ＷＣＳロード・マスク
信号、および３ビット直列ループ帰還選択。 汎用目的用：モジュール選択の３ビツト、リセット、シ
ングル・ステップ、自走、ＦＰ中断点、マイクロコード
・ループ、ＦＰリセット、）ＩＥＲＥ用の布Ｊ開信号。 ＤＣ線用：＋５ｖ電源線２１本、−５Ｖ電源線６木、接
地線１６１本。 どのタイプのモジュールもすべての信号をアクセスする
ことができる。 多重数値処理モジュール 第１０図に示すように、各種実施例のうちある非常に有
用な実施例では、複数の数値処理モジュール１３０が使
用されている。この実施例では、モジュール１３０はす
べて制御プロセッサ・モジュール１１０による高度の監
視下に置かれている。ＣＰモジュール１１０は高度の監
視タスクを実行するだけでなく、数値プロセッサ・モジ
ュール１３０との間で行なわれるすべてのデータ転送を
直接に制御する。数値プロセッサ・モジュール１３０は
すべてキャッシュ・バス１４４ と並列に結ばれている
。数値プロセッサ・モジュール１３０の各々は上述した
ように、ＣＰ拡張ロジック４１０を備えている。データ
転送プロセッサ・モジュール１２０は上述したように、
キャッシュ１４０と外部との間のデータ転送を管理する
ものである。 データ・キャッシュ・メモリ１４０と数値プロセッサ・
モジュール１３０または１３ｏ°間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。 数値プロセッサ・モジュールをいくつ使用して稼動させ
ることができるかは、アプリケーションやアルゴリズム
がどのような混成になっているかよる所が大きい。本好
適実施例では、４つまでに制限されている。この制限を
設けたのは、主に電気的および機成的理由によるもので
ある。しかし、メモリ・バンド幅すべてが使用されてい
れば、浮動小数点プロセッサ・モジュールノ数ヲ増、や
しでも利点は得られない。 数値プロセッサは独立に稼動するので、モジュール・イ
ンタフェースに、浮動小数点プロセッサ同士の同期また
はデータ交換のためのプロトコルを含める必要はない。 この結果、仲裁の必要がなくなるので、インタフェース
が非常に単純化される。 命令書込みバスは数値またはアプリケーション向ぎプロ
セッサ（またはその両方）で共用させるのが好ましい。 また、最上位アドレス・ビットは数値またはアプリケー
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
プロセッサのすべてが−緒にアドレス指定されるように
、あるいはこれらのプロセッサ群の一部（全部でなく）
が−緒にアトし・ス指定されるように、ロジックに従っ
て判断させるのが好ましい−６ つまり、複数の浮動小数点プロセッサを制御するには、
アルゴリズムを存在する浮動小数点のいずれかで稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要がある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべきか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長間的関係の場合は、
これはもっと大局的に定義することも可能である。 本好適実施例では、これはどの浮動小数点プロセッサを
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロコード・ビットを使用することによ
って達成される。この制御メカニズムは他のマイクロコ
ード・ビットを使用することも、レジスタの内容（これ
はマイクロコードによって事前にロードされている）を
使用することも可能である。マイクロコード命令フィー
ルド内のビットを使用して短期（つまり、サイクル単位
）の定義を行ない、レジスタで長期使用を定義すること
ができる。 これらの２モードの使用例を示すと、次の通りである。 短期−４つの浮動小数点プロセッサでＦＦＴを行なうと
きは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフライのデータをロー
ドし、以前のバタフライの結果を収集してから、別のバ
タフライを扱う次の浮動小数点プロセッサに移ることに
なる。 長期−ベクトル加算を行なうとぎは、使用すべき浮動小
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、＠御プロセッサはこの計算にどの浮動小数点プロセッ
サ（またはどのタイプの（４勤ｔＪｓ数点プロセッサ）
を使用ずへきかを知らなくてもよいことを意味する。 第２３図はモジュール・アドレスがどのようにデコード
されるかを図式化して示したものである。 このデコードが実際にはどうような方法で行なわれるか
は、ＦＰモジュール１３０と関連づけて上述した通りで
ある。 キャッシュ・メモリ拡張 上述したように、大容量の拡張メモリをキャッシュ・バ
ス１４４に直接接続することが可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。 物理的および電気的 装ボード 第３８Ａ図と第３８Ｂ図は本好適実施例の物理的レイア
ウトの主要特徴を示したものである。第３８Ｂ図は子ボ
ードであり、第３８Ａ図の主ボードより小さくなってい
る。第３８８図は浮動小数点ブロツセサ・モジュール１
３０のハードウェア（付属制御プロセッサ拡張ロジック
を含む）である。第３８Ａ図はデータ転送プロセッサ１
２０、制御プロセッサ１１００主要部分、データ・キャ
ッシュ・メモリ１４０、コマンド・メモリ１９０、およ
びインタフェース１５０、ｔ６０．１７０．１８Ｇから
なる構成を示している。、２つのボードが一緒になって
、第１図に示すような完全なシステムが得られる。 ２つのボードは６個のコネクタ３１１１０が同じパター
ンになっている。これらのコネクタは雄型と雌型になっ
ているので、追加のボードを積層することができる。例
えば、第９図と第１０図に示している構成は複数の浮動
小数点モジュール１３０またはアルゴリズム高速化モジ
ュール１３０“（またはその両方）を−緒に積層するこ
とによって得たものである（しかし、将来の改良に備え
て、これらの接続にバックブレーンを使用するとさらに
利点が得られる）。そうすれば、さらに都合のよい損紙
的構成が得られる。 コネクタ３８１０はそれぞれ９６ビン幅にするのが好ま
しい。そうすれば、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合であっても、十分なピン数を
予備として残しておくことができろ。 データ・キャッシュ・メモリ１４０を拡弓長するための
拡張メモリも、このパターンのコネクタを使用して積層
することが可能である。上述したように、キャッシュ・
バス＋４４上に追加の拡張メモリを接読すると、高バン
ド幅チャネルを利用する非常に短時間のアクセス遅延の
間に比較的大きなメモリ空間が得られる。本好適実施例
では、１００ｎｓ以内にＨ（１Ｍ３７秒の速度で最高１
２ＭＢまでアクセスができる。 第３８八図は最大の個別構成要素の位置を示すと共に、
他の区域における一部の機能の全体的割振りを示してい
る。本実施例で使用されているボードは３段高さのＥｕ
ｒｏｃａｒｄである。ＶＭＥインタフェース・ロジック
１６０は全体がボードの縁に置かれ、バックブレーンの
スタブ長さを最小にしている。（ＶＭＥインタフェース
規格は短長のスタブを規定している。） メモリ・バンク５１０は全体が図面の上方の左隅と右隅
にコネクタ３８１０の近くに置かれている。コマンド・
メモリ１９０とＶＭＥインタフェース・メモリ６６０も
この区域に置かれている。 ボード中央部の大部分はＣＰ保持レジスタ５６〇八とＤ
ＴＰ保持１ノジスタ５ＧＯＢが占有している。 ＤＴＰ とＣＰ ＩＰｌｌ ３４０と２４０．ＤＴＰと
ＣＰシーケンサ３１０と２１０、およびＣＰアドレス生
成機構２３０はすべて別々に示されている。 ＤＴＰモジュールの書込み制御記憶機構３２０は全体が
図面の左下付近のコネクタ３８１０の下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機構２２０は
全体が右下付近のコネクタ３８１０の下方に示されてい
る。ＧＩＰインタフェース１７０、およびＤＴＰマイク
ロコード拡張インタフェース１８０は全体が左下隅に示
されている。、（この区域には、−部のＤＩＮコネクタ
（図示せず）が置かれており、このロジックを使用して
サポートできる物理的接続を提供している。）同様に、
右下隅には、データ・バイブ・インタフェース１５０だ
けでなく、その関連コネクタが）６載されている。 第３８Ｂ図に示す子ボードはもっと小形である。 （第３８Δ図と第３８１１図は同じ縮尺で作図されてい
ない。） 保持１ノジスタ４２０は右上と左上に示されているコネ
クタ３８１０間に首かれている。これらのレジスタの間
には、ＥＣ１周辺３８２０があり、ここにＥＣＬ部品（
これらの部品は大量の発熱を放出する傾向がある）が置
かれている。（本好適実施例では、Ｅ（：Ｌ部品として
は、転送りロック発生機構４１２とＦＰマイクロコード
・クロック発生機構４８０がある。）これらの部品は隔
離されているので、ＴＴＬの雑音が雑音の少ないＥＣＬ
部品に入り込むのを防止している。） 以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、ＡＬＬＩ ４
５０および乗算機構４４０と同様に大形である（本好適
実施例では、これらのチップの各々はピン格子パッケー
ジに納められている。）ＦＰモジュールのＷＣ５４７０
は全体が図面の左中間部に置かれている。そのすぐ下に
、、 ＦＰ千ジュールの次アドレス・ロジック４７７が
首かれている。ＦＰモジュールの制御ロジックがスタッ
クと１ノでも使用できるスクラッチパッド・メモリ１６
０は物理的に次アドレス・ロジック４７７に近接してい
る。 ＣＰ！張ロジックは子ボード１３０または１３０”の各
々の制御のためにＣＰマイクロコードを拡張するとき使
用されるものであるが、その大部分が図示のようにボー
ドの下縁に置かれている。特に、ＷＣ５拡張メモリ４９
０は左下に示されている。 浮動小数点プロセッサ・モジュールを別々のサブボード
に分散して搭載させると特に好都合である。（また、複
数の浮動小数点プロセッサ・モジュールが使用される場
合は、各プロセッサ・モジュール１３０をそれぞれの独
自のサブボード上に置いて隔離するとよい。）数値プロ
セッサ・モジュール１３０は、高速ロジックがそこに含
まれているので雑音を発生しやすく、また、これらの線
と構成要素はＥＣＬレベルを使用するので、雑音の影晋
を非常に受けやすい。 さらに、保持レジスタ４２０、局所転送バス４２２、レ
ジスタ・ファイル４３０、転送りロック４１２がすべて
サブボード上に搭載されている。こうすると、最高周波
数線がすべて共通サブボード上で隔離されるので、利点
が得られる。高速ロジックの各部分をある程度隔離でき
るので、これは特に複数の数値プロセッサ・モジュール
を使用する実施例では有利である。 ＰΔＬ実装 本好適実施例では、以下に挙げるＰＡＬ （プログラマ
ブル・ロジック・アレイ）が使用されている。 現在使用されているＰＡＬはすべてＴＴＬである。大部
分は１６および３２シリーズからのものであるが、他に
もいくつかが使用されている。 しかし、当業者なら容易に理解されるように、他のＰＡ
Ｌ実装を幅広く使用することも可能である０機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装し光ある機能群を変更することも可
能である。ＰＡＬに現在実装されている機能の多くはＭ
ＳＩロジック部品を使用して実装することも、ＡＳＩＣ
またはセミカスタム集積回路にブロックとして実装する
ことも、ＶＬＳＩロジック・チップをプログラミングす
ることによって実装することも可能である。しかし、こ
の実装をここで詳細に示したのは、米国特許法の規定に
従うように、本好適実施例の内容をすべて開示するため
である。 （：Ｐ ＰＡＬ 以下は、制御プロセッサ・モジュール１１０に使用され
ている最も重要なＰＡＬのいくつかを簡単に説明したも
のである。 クロック波形生成ＰＡＬ ２５０ このＰＡＬはＣＰとＤＴＰによって使用されるタイミン
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、人
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０
ＭＨｚオシレータが使用されるときは、１００．１２５
．１５０および１７５ｎｓに変換される。マイクロコー
ド・クロックとバイブライン・クロックは同じ波形をも
つが、マイクロコード・クロックはマイクロコードをロ
ードするときは、バイブライン・クロックを動作させた
コード・クロックは常に２サイクル（オシレータの）の
間高であり、そのあと２．３、−４またはサイクルの間
低になる（これらの選択はサイクル長入力によって行な
われる）。サイクル長はＣＰから要求された最大長さ（
２ビツト）とＤＴＰから要求された最大長さ（２ビツト
）から選択される。サイクル長はバイブライン・レジス
タから駆動されるので（非レジスタ設計にした方がよい
が）、サイクル長は可能な限り最後の瞬時にサンプリン
グされて、ループを回って伝播する最大時間が得られる
。このタイミングは出力り９ツクが生成されたサイクル
の直後のサイクルで活動化するので、最初に現れるとき
よりも重要である。 タイム２クロツクはマイクロコード・クロックが動作す
る周波数の２倍で動作し、その立上がり縁はマイクロコ
ード・クロックの縁と同し時間に現れる。 書込みイネーブル・ゲート信号が低のときＶＭＥインタ
フェース・メそすＨＯからの入力がサンプリングされる
。この人力がメモリ使用中を示していた場合は、サイク
ル長はこの人力が変わるまで延長される。これにより、
メモリ・アクセス時間に余裕ができるので、アクセス衝
突、オフボード通信などによつてアクセス時間を遅くす
ることができる。（この使用中信号は、ＰＡＬ側から見
たときは、書込みゲートが低のとき余分のサイクルを挿
入したように見えるだけである。） クロックを自走させるか、ｌステップ進めるかの選択は
別の入力によって行なわれる。 ＣＤバス・ソースＰＡＬ このＰＡＬはどのソースにＣＤバス１１２を駆動させ、
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコード・ビットをデコードするものである
。いずれかの１６ビツト・ソースが選択されると（アド
レス生成機構２３０など）、こｉ７］島１、は符号／ゼ
ロ拡張ＰＡＬ ２１１ｉを活動化させるイＪτ４−も出
力する。リセット信号が活動しているときは、どのソー
スも選択されない。 ＴＤバヌ１２２のデータ・ソース・フィールドのデニ１
−ドも同じ種類のＰＡＬを使用して行なわれる。 ＴＤハス・ソースを選択するＰＡＬも、それぞれの対応
するＦＩＦＯ空状況信号でＦ［ＦＯ読取りをゲ３−ト操
作するロジックを備えているので、空のＩ’ｌＦＯが読
み取られるのを防止する（ＦＩＦＯ内にエラーを起す原
因になる） ＣＤバス宛先ＰＡＬ このＰＡｌ、はＣＤバス１１２上のデータの宛先を選択
−するＣＰ７１−７０コードをデコードして、該当装置
の読取りイネーブル線を駆動するものである。 ＴＯババス２フのデータ宛先ビットのデコードも同Ｕ、
Ｋ’Ｊ類のＰＡＬを用いて行なわれる。 ソースまたは宛先装置が駆動する必要のあるチップ・イ
ネーブル線をもりていると（例えば、ＶＭＥイ゛ツタフ
ェース１６０やコマシト・メモリ１９０に１−．５ける
。メ干り）、そｊ、ぞれのナツプ・イネーブル線が駆動
される７ 符号／ゼロ拡張ＰΔ１２１に のＰＡＬはイネーブル信号およびソース・データの高ビ
ットに応じて、符号またはゼロ拡張機能を実行する５、
使用するのが好ましいＰＡＬは８ビツト幅だけであるの
て゛、すべての符号／ゼロ拡張操作にはこれらか対で使
用される。このＰＡＬは２個所で使用されでＸ・）る、
一方の対（第２Ａ図にプロ・ンク：！１０で図示）すＣ
１つバス１１２本、２ ちう一方の対（第３Ａ図にブロ
ック３１６で図示）はＴＤババス２２につながっている
。 バス・ソース・ロジックは、１６ビツト・ソースがアク
セスされるとき、イ才・−プル・ヒ′ットを符号／ゼロ
拡張ロジー・り２１６に送るぞ１のである。 第目Ａ図と第１４６図はこのＰＡＩ、Ｃ）構成と動作を
示している。さらにゴしく （、才、第１４Ａ図は若干
溝なる実施例を示し、ている。つまり、各符号／ゼロ拡
張操作で３個の８ビツト・マルチプレクサか使用されて
いる、これにより、本好適実施例では不可能である車−
ベイトの使用が可能になった。第１４ｆ１図は第１・１
Ａ図のハート−７エ７−「使用されるコマンＦ 構造イ
ど；丁＜シていζ）。 マルチウェイ分岐アトレ、又指定ＰＡＬ ２１７二のＰ
Ａｌ、、 ４−Ｊシーケンサ３１０のマルチウェイ分岐
機能を実装−・ｒるために使用される。このＰ糺は３ビ
ット条件コードを受は取り、それをマイクロコード定数
フィールドの最下位３ビツトに挿入する。修飾された定
数フィールドはシーケンサ３１５上にフィードバックさ
れる。シフト・フィールド入力は結果を左にＯｌｌまた
は２桁シフトするかどうか（つまり、］、２または４を
かけるかどうか）、あるいは人力定数フィールドを未変
更のまま送るかどうかを制御する。別の入力はこのＰＡ
Ｌの３状態出力ドライバをイネーブルする。 ｉ３３Ａに示すように、このＰＡＬは３状態バツフア３
１８と並列に接続するのが好ましい。定数フィールドの
最下位８ビツトだけがＰＡＬ３１７に送られる。最上位
８ビツトはバッファ３１８に送られる。 （好ましくは、修飾された定数フィールドは相対シーケ
ンサ命令で使用されるが、その使用に注意すれば、１漁
村まＩこは間接命令て便用才るご、１−４゜可能である
。）マルチウェイ分岐操作は、第：１０１ｊＪを参照し
て以下に詳しく説明する６ デ一タ入力条件コード選択Ｐ ＡＬ このＰＡｌ （ＤＴＰモジュール何２０１ｔ：置かれて
おり、第３図にマルチプレクサ３１２で示されている）
はＤＴＰマイクロコード・シーケンサ３１０でテストで
きる１組のＦＩＦＯ状況コードを選択する。選択された
組の条件コードはデコードされ、シーケンサ３１０に送
られて、これらの条件に基づくマルチウェイ分岐が行な
われる。これらの条件信号のソースは、４つのハス人力
インタフェース、つまり、ＧＩＰインタフェース１７０
、データ・バイブ・インタフェース１５０の２つの入力
ボート、およびＶＭＥインタフェース１６００１つの中
にあるものが選択される。 １）ＴＰ とＩ／Ｆ ｐΔし 以下は、デー・−夕転送プロセッサ・モジュール１２０
とインタフェース機構１６０．１７０．１８０で使用さ
れている最も重要な機能のいくつかを簡１に説明したも
のである。 ＶＭＥアドレス・デコードＰＡし １つのＰＡＬはＶＭＥアドレスの最下位ビットと５アド
レス修飾ビツトをデコードする。その出力はＶＭＥアド
レスとアドレス修飾子が以前に選択されたビットと一致
すると活動化する。（アドレスとアドレス修飾子の組合
わせは最高１６までプログラミングでき、そのうちの１
つは４ビット切替え信号によ）て選択される。）ＶＭＥ
割込みＰＡＬからの入力もあり、これは割込み承認サイ
クルがいつ進行中であるかを示している。これは出力を
駆動するようにデコードされたアドレスとＯＲがとられ
る。 ＶＭＥアドレス・バスの最上位アドレス・ビット（１Ｂ
−３１）も同じようなＰＡＬを使用してデコードされる
。このＰＡＬでは、アドレスの上位８ビツトを使用する
か無視するかが別の入力で選択される。 ＤＭＡ ＦｒＦＯ状況とクロック制御ＰＡＬこのＰＡＬ
はＤＭ八へＩＦＯ６７０からのクロックと状況信号の経
路を制御する。また、このＰＡＬはこれらのＦＩＦＯの
クロックをＤＭＡコン！−ローラ６４０の制御下に置く
か、ＶＭＥインタフェースからデコードするかを制御す
る。 ＶＭＥ読取りと書込みデコードＰＡＬ６１１読取りデコ
ードＰへりはＶＭＥバスからの８つの読取りソースをデ
コードする。内部ＶＭＥアドレスはデータ・ストローブ
、書込みイネーブル、およびボード選択信号によってデ
コードされ、修飾される。 書込みデコードＰＡＬはＶＭＥバスからの９つの書込み
ソースをデコードする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
Ｅ書込みイネーブル信号によってデコードされ、修飾さ
れる。 ＶＭＥ書込みイネーブル信号は各種書込みイネ
ーブルまたはクロックのセットアツプと保持条件をＶＭ
Ｅバスのタイミングから独立して制御するために使用で
きる。 ＶＭＥスレーブ・アクセス・タイミングＰＡＬこのＰＡ
Ｌはバス・コントローラ６５０においてデータ転送確認
通知のタイミングを発生する。このタイミングは、デコ
ーダ６１１が受は取るのとほぼ同じアドレスと修ｆｉｔ
ｌｉ子もこのＰＡＬへの入力となるので、読み書きされ
るレジスタまたはメモリに合わせて調整することが可能
である。２重ボートＶＭＥメモリ６６０が使用中であれ
ば、このタイミングは別の人力によって遅延される。（
これが行なわれると、使用中信号が終了したあとで追加
サイクルが挿入される。） 直列ループがデータのシフトに使用中であれば、タイミ
ングは別の人力によつて遅延される。 データが直列ループ・レジスタ６８θに書き込まれると
き、ＶＭＥ書込み信号が高になったあとで３サイクルの
遅延が挿入されるので、直列ループ・ステート・マシン
（別のＰＡＬにある）は余裕をもフてデータをラッチ・
インすることができる。 このＰＡＬはＶＭＥインタフェース・メモリ６６０がア
クセスされるとぎは、イネーブル信号も発生する。 信号ループ制御ＰＡＬ このＰＡＬはマルチプレクサ２７１０とステート・マシ
ン２７４０を実装している。ステート・マシン機能は直
列ループ内の書込み可能制御記憶機構の各々とのインタ
フェースで８１８個の直列／並列レジスタを制御するよ
うに接続されている。（これらには、ＣＰ ＷＣ５２２
０とＤＴＰ ＷＣ５３２０のほかに、プロセッサ・モジ
ュール１３０の各々にあるＦＰ ＷＣ５４７０とＦＰ
ＷＣＳ拡張部分４９０が含まれる。）ステート・マシン
はシフト・レジスタと直列データ・クロックを制御する
。シフト・レジスタとの間でデータ転送が行なわれてい
るときは、シフト・レジスタと直列データ・クロックは
アクセスのタイプ（つまり、読取りか書込み）に応じて
、またモード信号に従って制御される。直列ループモー
ド信号は次の３モードの１つを指定している。 ＤＡＴＡ ＨＯＬＤ （００） ： 通常のレジスタ
と同じように読み書きを行なう。 ＤＡＴＡＳＨＩＦＴ（１０）：通常のレジスタと同じよ
うに読み書きを行なうが、直列データ・クロックを切り
替えている間に直列ループを回って１６ビツトだけデー
タをシフトする。 ｒ）ＡＴＡ［’ｌ且ＳＥ （ｌ Ｉ）・通常のレジスタ
と同じように読み書きを行ない、直列データ・クロック
・パルスを１回発生する。 １）ＡＴＡ ５ＩＩＩＦＴモードでは、又テート・マシ
ンはあるサイクルでシフトし、次のサイクルで保持する
ようにシフト・レジスタを制御する。この２サイクル・
パターンは１５回繰り返され、その結果、シフト・レジ
スタの内容が直列ループ内に挿入される。保留呼イ′ク
ルでは、直列データ・クロックが主張される。データが
シフトされている間、使用中信号は活動しており、その
シフトが終るまでシフト・１ノジスタへの以降のＶＭＥ
フクセスを保留にする。 ｒｌＡＴＡ ＰＩ’ＬＳＥモードでは、書込み操作（Ｄ
３０Ｑ−４００ｎＳ後に、直列クロックは一度だけ高パ
ルスになる。このパルスは”８１８”シャドウ・レジス
タ内部の内部フリップフロップをアップロードする。 （これらのシャドウ・レジスタの各々は内部フリップフ
ロップを備えており、これはデータをそれぞれに対応才
るＷＣ８にバックロードするときその動作モーｌ−をｉ
ｔ、ＩＩ御する。このＤクロックがパルスを発生すると
きは、直列ループを回ってデータはシフトされない。（
この遅延により、データは安定化する。つまり、ループ
を回って伝わっていく。）この操作時は、使用中信号は
活動化さねて直列ループへの’／ＭＥ７々セスを禁止す
る。 このＰＡＬは４個の直列ループ帰還路２２５Ｂ、２２５
Ｃ。 ２２５Ｄ、２２５Ｅ、によび再同期化フリップフロップ
２７２０を収集するマルチプレクサ２７１０も備えてい
机 ＤＣＭ とＤＣＭ Ｉ／Ｆ ＰＡＬ以下は、キャッ
シュ・メ千り１４０ と、ＦＰモジュール１３０上に置
かれているが、キャッシュ・メモリｉ４０とのデータ・
インタフェースを取り扱うＣＰ拡張ロジックで使用され
る最も重要なＰＡＬのいくつかを簡単に説明し、たもの
である。 ＤＣＭアドレス・デコードＰＡＬ このＰｈ３．はマルチプレクサと一緒に第５図にブロッ
ク５６０で示されている。このＰＡＬはデータ・キャッ
シュ・メモリ・アドレスをデコートする。 ２つのアドレスλカが用意されている。人力５１６はＣ
ΔノくスＩ１１のビット＋９−２５に対応しており、人
力５１７はＴΔババス２１のビット１９−２５に対応し
ている６仲裁ロジツク５３５によって生成される制御線
５２１はどちらのアドレスをデコードするかを選択する
。 ＤＣＭ保持レジしタス御Ｐ八り へのＰＡＬ（ＣＰとＤＴＰマイクロコード・ストリーム
によって制御される）はデータ保持レジスタ５６〇八、
５６０Ｂ、および４２０の３つのバンクを制御するため
に使用される各種制御信号を発生する。マイクロコード
・ビットはクロックと出力イネーブル信号を駆動するよ
うにデコードされる。バンク５６０Ａを制御する信号は
ＣＰアクセス信号５３６によって制御される。バンク５
６０Ｂを制御する信号は、ＤＴＰボートの方が優先度が
低いので、ＣＰアクセス信号５３６とＤＴＰアクセス信
号５３７の両方によって制御される。 レジスタ・バンク４２０（浮動小数点モジュール上のＦ
Ｐ保持レジスタ）を制御する信号は該当のモジュール選
択信号と八ＮＤがとられる。クロック信号はすべて正の
クロック縁のタイミングをｊＦＩＪ 御するために、書
込みイネーブル・ゲート・クロック信号によって修価さ
れる。 別の組の信号はアクセス・サイクルでメモリ出力をディ
スエーブルすることができる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同じように使用
される。）（以 下 余 白） ＤＣＭ書込みフラグ・レジスタＰＡＬ 書込みマスク・ロジック５３Ｇ（８ビット書込みマスク
信号５１２をメモリ・バンク５１０に送る）は複数のＰ
ＡＬを使用して実装されている。ＤＴＰインタフェース
・レジスタ５６０Ｂに対応するＰＡＬを最初に説明する
。ＣＰモジュール１１０によってアクセスされる他のレ
ジスタ・セット５６０＾の状況の追跡は、同じようなＰ
ＡＬを使用して行なわれる。 このＰＡＬの目的は、保持レジスタ５６０Ｂ内の８Ｆ語
のどれにＤＴＰによって書き込まれたかを覚えているこ
とである。データ′キャッシュ°メモリ書込みが必要で
あるときは、このＰＡＬの出力はＤＴＰ保持レジスタか
らの並列書込みにマスクをかける。更新されているＦ語
だけが実際にはデータ・キャッシュ・メモリ・バンク５
１０に書き込まれる。保持レジスタに対する書込みが行
なわれると、対応するフラグ・ビットがＰＡＬ内にセッ
トされる。セットされるフラグ・ビットはこれらの条件
の下でＤＴＰアドレスからデコードされる。フラグ・ビ
ットはデータ・キャッシュ書込みが行なわれるとクリア
される。しかし、操作はバイブライン化されているので
、ＤＴＰは同じサイクルで保持レジスタ５６０Ｂに書き
込むことができる。その場合には、フラグ・ビットはセ
ットされたままになる。 ざらに、８フラグ・ビットすべてを同時にセットするこ
とも可能である（マイクロコード・コマンドを受けて）
。これにより、ブロックで書込みを行なうことができる
。リセット信号はフラグをクリアする。ロジックは完全
に同期しており、クロック発生機構２５０によつて発生
したマイクロコード・クロックによってクロックがとら
れる。 別の人力信号は読み戻しモードをイネーブルする。この
モードでは、フラグ・レジスタの状態を下位２ビツトを
使用して直列に出力することができる。マイクロコード
はこの下位２ビツトにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロコードはすべてのフラグ・ビットを読み取る
ことができる。ＤＴＰアドレスは、３フラグ・ビットの
どれを偶牧フラグ・ビットと入れ替え、どれを奇数フラ
グ・ビットと入れ替えるかを選択する。 ＦＰ書込みマスクＰＡＬ このＰＡＬはＦＰ保持レジスタとデータ・キャッシュ・
メモリ間の転送に対して書込みマスクを生成する。マス
ク生成を制御するパラメータには、書き込むべきＦ語の
個数と先頭のＦ語がある。 ＦＰ Ｐ八り 以下は、本好適実施例においてＦＰモジュール１３０に
使用されているプログラマブル・アレイ・ロジック機構
（ＰＡＬ）を簡単に説明したものである。 ＷＣＳロード・イネーブルＰＡＬ このＰＡＬはマイクロコードをＦＰモジュール自身のＷ
ＣＳ ４７０に、およびｃｐモジュールの拡張ＷＣＳ４
９０（つまり、ＦＰモジュールに置かれているＷＣ５部
分）またはそのどちらかに、モジュール選択信号でロー
ドするとき使用される一部を修飾する。 ホスト−ソース・モジュール 択ＰＡＬこのＰＡＬはホ
ストからのモジュール・アドレス人力を局所スイッチ設
定値と比較して、そのモジュールが選択されているかど
うかを確かめるものである。１組の人力でＷＣＳロード
がイネーブルされて行なわれる。 モジュール当たり１ビツト・アドレスが用意されている
ので、ｙ（，５書込みをモジュール１３０のすべてに対
して独立して制御することができる。 （これと対照的に、上述したように、データ・アクセス
は最大モジュール数より少ないビットをもつモジュール
・アドレスを使用するので、モジュールのあらゆる組合
わせを選択することができない。） 第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４０が各を値処理
モジュール１３０に入るようになフている。一方の部分
２２５Ａは入力をそのモジュール自身のＷＣＳ ４７０
に送り、もう一方の部分２２５Ｃは入力をそのモジュー
ル上のＷＣ５拡張部分４９０に送るようになっている。 従って、２つの別個の出力コマンドが与えられるので（
しかもモジュール・アドレスによって修飾されて） 、
ＷＯ２４７０とＷＣ５拡張部分４９０はそれぞれの出力
を共通帰逼バス２２５Ｅと２２５Ｄ （それぞれ）に送
り出し、モジュールのどれかが選択されたときに、その
モジュールによつて駆動させることができる。 ＣＰモジュール選択ＰＡＬ このＰＡＬはＣＰによって選択されたモジュール・アド
レスを、局所保管値と突き合せて比較するものである。 一致するものが見付かると、４つの出力が主張される。 これらの出力のうちの２つは制御信号がクロックをとる
ようにイネーブルするか、保持レジスタ４２０を出力イ
ネーブルする。もう１つの出力信号はＬＥＤを駆動して
、とのＦＰモジュールが選択されたかをビジュアルで表
示する。 最後の出力は主ボードに返される条件コード・ビット（
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張マイクロコードで制御されるロジックに対する修飾信
号であり、マイクロコード・フィールド（またはレジス
タ格納値）で定義された処置が行なわれるようにイネー
ブルするものである。 ＦＰ−ＷＣ５制御ＰＡＬ ２つのＰＡＬがＷＯ２４７０を制御するために使用され
る。これらの２つのＰＡＬは別々の区域に置かれている
が、両方ともＷＯ２に影響を与えるので、相互にインタ
ロックするようになっている。−船釣には、最初のＰＡ
Ｌは命令レジスタ（これは上述したようにマイクロコー
ド短縮のために使用される）を制御するために使用され
る。もう１つは並列マイクロコード・ローディングを制
御するために使用される。 最初のＰＡＬはＷＯ２４７０にある２つのＲＡＭチップ
の出力イネーブルを制御する。本好適実施例では、ＷＯ
２４７０は２つのＲＡＭチップを使用して構成され、イ
ンタフェース・レジスタ・セット４２０とマツチして並
列ローディングが行なわれるようにしている。（本好適
実施例では）キャッシュ・バス１４４は６４ビツト・デ
ータ通路までに多重化されてＦＰモジュール１３０に送
り込まれるので、ＷＣ５４７０を２つの部分に分割する
と、マイクロ命令（本実施例では、１０４ ビット長）
の並列ローディングにマツチすることになる。 ホストがマイクロコードをロードするときは、命令レジ
スタはディスエーブルされる。その場合には、命令レジ
スタの出力は必ずディスエーブルされるので、ＴＩＡＭ
出力はホストによって生成された信号によって制御され
る。 ２番目のＰＡＬは２つの個別機能を実行する。これらは
ハードウェアによる短縮を実現するときだけ結合される
。 最初の機能はホストによるＷＯ２の読取り時にパ、イブ
ライン・レジスタ４７６のどちらのバンクをイネーブル
させるかを制御するものである。 ２番目の機能は転送の長さ、つまり、保持レジスタとレ
ジスタ・ファイル間で転送すべき語の数を調整するもの
である。 パイプライン・レジスタの出力イネーブル信号は２つあ
り、これらは同時に活動することはない。（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所で説明したように、この構成
はＷＯ２４７０の２バンクに対応している。）パイプラ
イン・レジスタのどちらかを出力イネーブルさせるため
には、使用中信号が非活動に、モジュール選択とＦＰパ
イプライン・レジスタ出力制御（ホストからの）が活動
していなければならない。 転送長さフィールドは、１が転送すべき１語を、２が２
語を（以下同じ）を表すようにコーディングされる。８
語を転送することを指定するときは、０が使用される。 転送りロック発生機構（キャッシュ・バス・インタフェ
ース４６０の一部）は、転送サイクルの回数を知ってい
る必要があり、これはマイカ・サイクルに１を加えた数
である（パイプラインをセットアツプする場合）。 マイカ・サイクルの数は転送長さとその開始位置と共に
変化する。 ハンドシェイク・ロジックＰＡＬ ２つのＰＡＬがハンドシエＡり・ロジックを制御するた
めに使用される。最初のＰＡＬは２つの独立機能を実行
する。最初の機能はＣＰとＦＰモジュール１３０間のハ
ントシェイキングを制御する。（この機能では、第２２
図に状態図を示すようなステート・マシンにこの機能を
もたせている。）もう１つの機能（最初のｍ（ｉｕと独
立して）はレジスタ・ファイル４２０が２重バッファ・
モードで使用されるとぎバンク選択を制御する。（この
モードの動作原理は第２０図に示されており、上述した
通りである。） ハンドシェイキング・ステート・マシンはＣＰがＦＰ待
ちにあることを、ＣＰＷＡＴＴ出力ＨＬを駆動すること
によって通知する。、ＦＰが待ちにある場合は、ハンド
シェイキング・ステート・マシンはＦＰＷＡｒＴｌｌＬ
を駆動することによつてこれを知らせる。 ＣＰＷＡＩＴとＦＰＷＡＩＴが共にＨＩであり、ＣＰが
その完了信号を主張した最初のプロセッサである場合は
、次のような手順で行なわれる。 １、ｃＰＤＯＮＥがＩＩＩであることが見付かったとき
は、ＦＰＷＡＩＴはＬＯに駆動される。 ２、（：ＰＤＯＮＥがＩＩＴになるまでＣＰＷＡＩＴは
）ＩＩのままで、制御はその状態のままである。 ３、ＦＯＤＯＮＥがＨｌになると、ＣＰＷＡＩＴはＬＯ
に駆動される。 ４、ＣＰＷＡｒＴとＦＰＷ八Ｉへ信号は、対応するＤＱ
ＮＥ信号が否定されるまで共にＬＤのままである。 上記手順は、ＦＰがＦＰＤＯＮＥを最初に主張した場合
にも行なわれるが、その役割は反対になる。 ＣＰＤＯＮＥとＦＰＤＯＮＥが共に同時に到来した場合
（つまり、共に同じクロック縁で最初にＩｌｌでサンプ
リングされる場合）は、ＣＰＷＡＩＴとＦＰＷＡＩＴが
共にＬＯになる。 このＰＡＬのバンク・スワップ側は上述したＣＰ／ＦＰ
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２人力信号は５ＣＰＢＡＮＫＳＥＬ
とＦＰＳＷＡＰである。５ＣＰＢＡＮＫＳＥＬはＦＰが
スワップ点まできたときＣＰにバンクをどのように割振
らせるかを指定している。ＦＰがスワップ点までくると
、そのスワップ点を通り過ぎるまでＦＰＳＷＡＰを活動
状態に駆動する。スワップ点はＣＰ／ＦＰハンドシエイ
キング・ロジックによって同期化される。ＦＰＳＷＡＰ
点では、５ＣＰＢＡＮＫＳＥＬ（Ｄ状態はＢＡＮＫＳＥ
Ｌ出力の新しい状態であり、スワップ点の外では、［Ｉ
ＡＮＫＳＥＬ状態は未変更のままである。 最初のＰＡＬはＦＰと同期して動作するので、もう一方
のＩ”ＡＬはＣＰモジ互−ル１１０が終了したこと、ま
たはバンクの交換を望んでいることを示すＣＰ同期信号
を捕捉するために使用される。 この第２のＰＡＬは３つのハンドシェイク・モード・ビ
ットによって制御される（モジュール選択信号による）
。３ハンドシエイク・モード・ビットは次のように割り
振られている。ビット０と１は００がノー・オペレーシ
ョン、ＯＪがＣＰＤＯＮＥをセット、１８がＣＰＤＯＮ
Ｅをクリア、１１がテスト・モードのＩＡ置がとられる
ようにコード化されている。これとは独立して、ビット
２はレジスタ・バンクを交換することを要求実る。 ＣＰＤＯＮＥ状態は命令がセットまたはクリア操作であ
る場合を除き、マイクロコード・サイクルにまたがって
未変更のままである。 このＰＡＬはモード・フィールドのビット２の正の縁を
、新しい人力を以前にレジスタ格納されたものと比較す
ることによって検出する。縁が検出されると、これによ
りバンク選択出力の状態か切り替えられる。 割込み捕捉ＰＡＬ （：ＰＷＡ４Ｔ、ＦＰＷＡＩＴ 、およびいくつかの割
込み信号でクロック縁を捕捉するために別のＰＡＬが使
用される。エラー割込みは中断点割込みと同じ割込み出
力を共用するが、独自のマスク・ビットをもっている。 出力は対応するマスタービットが１，０に駆動されると
リセットされるが、このマスク・ビットは以後の割込み
縁を検出するために旧に戻しておかなければならない。 マイクロアドレスとクロック制御ＰＡＬこのＰＡＬはＦ
Ｐマイクロアドレス・ソースの制御とＦＰクロックの制
御の２つの独立機能を実行する。 マイクロアドレス・ソースは２ビツトの人力によって選
択され、次のようになっている。（ＤＯ）ＦＰ次アドレ
ス・ロジック４７７；（０１） ｃｐマイクロアドレス
２１１Ａ、（１０）開始アドレス・レジスタ４７９（
連続）：（ＩＩ）スタック４７８の出力。別の人力で２
ピッ１〜選択コマンドを無視することも可能である。そ
の場合には、ＣＰマイクロアドレスはモジュールがイネ
ーブルされるとイネーブルされる。この人力を使用する
と、ホストはセットアツプやデバッグ時にＷＣＳ ４７
０をアクセスすることができる。 ＦＰクロック生成機構４８０（これは本好適実施例では
ＥＣＬが使用されている）をＩＩＩ御する出力は次よう
に選択ができる。（００）ＦＰマイクロコード・クロッ
クを自走させる。 （０１）ＦＰマイクロコード・クロ
ックを停止させる。別の論理条件はＦＰクロックを別の
人力によって制御させ、クロックがその主張があったと
き自走するようにする。 直列／並すロード選択 このＰＡＬはマイクロコードをホストまたはＣＰからＦ
ＰモジュールのＷＣＳ ４７０にロードすることを制御
する。ホストによってロードされるマイクロコードは直
列ループを使用する必要があるが、ＣＰはマイクロコー
ドを並列にロードすることができる。注目すべき点をい
くつか挙げると、次の通りである。 １、Ｗｃｓ ４７０に使用されているバイブライン、レ
ジスタは個別の出力イネーブルをもっていないので、こ
れらはデータ・バスでの競合を防止するために別々に使
用される。 ２．２つの直列データ・クロック信号の依存性はホスト
またはＣＰが選択されたかに応じて切り替えられる。 ３、ホストが直列ループを制御する場合は、モード信号
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷＣＳ ４７０からデータを読み戻すときもこれと同
じように制御される。 ｃｐ書込みデコードＰＡＬ このＰＡＬはＷＣ５拡張部分４９０にあるマイクロコー
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである。選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときだけ書き
出される。ＸＦＲＥＧ、 ＦＰＲＥＧ、 ＵＡＲＥＧま
たはＭ Ｉｔ ＣＧの中から１つ選んでそこに書き込む
ことのほかに、実行される機能には他に２つある。 １ 、ＣＤバス・トランシーバ４４イに対する方向と出
力イネーブル制御が生成される。 ２、中断点をクリアするマイクロコード・ビットは書込
みゲート・クロックで書込みイネーブル・ゲートがとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低Ａ
ＮＤ）。 クロック／ストローブはすべてＣＰＭ（ＩＩ：におよび
ＣＰＭＣＣＫＷＧによって修飾されて、マイクロコード
・サイクル内でタイミングを設定するが、モジュールが
選択されていなければディスエーブルされる。 このＰ八りはＣＰマイクロコード・フィールドをデコー
ドして、レジスタ４８０のどちらをアクセスするかを選
択するものである。選択されたレジスタはＲＣＩＩＥＧ
ＯＩＩＩがＩＩＩのときだけ読み取られる。 保持レジスタ制御Ｐ糺４６１ ２つのＰＡＬが保持レジスタ４２０からの出力を制御す
るために使用される。 最初のＰＡＬは多対のレジスタ４２０に対するクロック
をイネーブルするために使用される転送シーケンス波形
を発生するものである。各転送サイクルは転送長さで指
定された通りに、１〜４マイナ・サイクルの間持続する
。（「マイカ・サイクル」期間は上述したように、転送
りロック４１２によって発生する。）各マイカ・サイク
ルで対のＦ語が転送されるが、そのうちの１語は別のＰ
ＡＬによって禁止されることがある。転送シーケンス波
形は４つの線上に「遊歩ＬＯＪとして現れる。 循環列内で最初に主張される線はＸＦＨＲ５Ｔ＜１：２
＞によりて制御され、ＸＦｒＮＩＴがＨＩのときだけ現
れる。ＸＦＩＮＩＴは最初のサイクル時だけ活動し、後
続のサイクルでは現在のシーケンス波形が次の線を制御
するために使用される。ＬＩＣＸＦＤＩＲは転送方向が
保持レジスタ４２０からレジスタ・ファイル４３０への
とき、ＬＯＯＰＢＡＣにモードが働いていなければ、＋
１１ＩＣＫＥＮＰ◆＜Ｑ ； ３＞をディスエーブルす
る。ＨＲＣにＡＬＬは通常の開始および長さ制御を無視
して、すべてのクロック・イネーブルを同時に活動化さ
せるので、１回のサイクルでデータを４コピーしてすべ
てのレジスタ対に入れることができる。 ＸＦＴＹＰＥ入力は波形列が通常の転送サイクルに対す
るものか、並列マイクロコード・ロード・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イナ転送サイクルがあり、そのタイミングが若干具なる
ことがある。この入力は保持レジスタに対するすべての
クロックを禁止することができる。 第２のＰＡＬは各レジスタ対を出力イネーブルするため
に使用される転送シーケンス波形を生成するものである
。これらの２つのＰＡＬは相反する転送方向で使用され
る。 「クロック・マスクＪ Ｉ’ＡＬは、保持レジスタ４２
０を構成する８個の３２ビツト・レジスタ（Ｆレジスタ
）に書き込みを行なうことを制御するために使用される
８個のクロック・イネーブルを生成するものである。１
回の主転送サイクルで、８個までのＦ語をレジスタ・バ
ンク４２０の８個の別々のレジスタに送り込むことがで
きる。入力は更新する必要のある最初のレジスタ（０，
、，７） と更新すべきＦレジスタ（１，、，８）の個
数を示している。 ＰＡＬはそれに応じて、更新すべきすべてのレジスタに
対してビットがセットされたマスクを生成する（主転送
サイクル内で）、転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３０へのときは、すべてのマスク・
ピットはＨｌにセットされるので、保持レジスタへの書
込みは一切防止される。同様に、マイクロコード・ロー
ド・サイクルが現れている場合は、クロックはディスエ
ーブルされる。すべての保持レジスタがクリアされる場
合（もう１つの信号によ）て指示された通りに）は、イ
ネーブルは低にセットされるので、すべての保持レジス
タが更新される。 保持レジスタ開始アドレスＰＡＬ このＰ八りは４：１マルチプレクサとそのあとに続くレ
ジスタからなっている。マルチプレクサへの人力となる
ものには、レジスタからの保持レジスタ（ＨＲ）開始ア
ドレス、マイクロコード命令からのＨＲ開始アドレス、
ＣＰアドレス・バスからのＦＲ開始アドレス、前の）Ｉ
Ｒ開始アドレスの４つがある。 モジュールが選択されない場合は、前のｌ（Ｒ開始アド
レスが残される。 レジスタ・ファイルＷＥ！＄制御 このＰＡＬはレジスタ・ファイル４３０に対する書込み
イネーブルを制御する。マイナ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビツトはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビツトはどちらのマイナ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序付けられる。ループバック・モードが活動してい
るときは、書込みイネーブル・マスクはディスエーブル
される。別の信号はすべてのマイナ・サイクルで両方の
語を強制的に書き込むために使用できる。 下半分書込み信号と上半分書込み信号は転送方向が正し
くないか、転送タイプがマイクロコード・ロード機能で
あると、ディスエーブルされる。 人力信号はレジスタ・ファイルの読取りまたは書込みモ
ードを選択するためにもコード化される。 使用中信号線は保持レジスタ・データ・バス４２２が使
用中であることを指示するものである。 レジスタ・ファイル・アドレス ａｉＰＡＬこのＰＡＬ
はモジュールが選択されたときレジスタ・ファイル・ア
ドレスをレジスタに格納する。 そうでない場合は、前のアドレスが保持される。 アドレスの最上位ビットはソフト２重バッファリングが
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ビットに対して行なうかを選択する。 オプションには次のものかある。 １入カビツトの使用。これは物理アドレス指定モードで
ある。 ２．８ＡＮＫＳＥＬの使用。これは２重バッファ・モー
ドである。 ３．８ＡＮＫＳＥＬの反転値の使用。これはプレビュー
・モードであり、ＣＰまたはＦＰはバンクを交換し合わ
なくても２重バッファの反対側にあるデータがアクセス
できる。 レジス・ファイル・アクセス増分機構 このＰＡＬ （イネーブルされているとき）はレジス
タ・ファイルのポインタを増分する。従って、アドレス
は各マイナ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイナ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がパイプライン化されているからである。 データ有効性制御Ｆ Ａ Ｉ。 このｌ’ＡＬはレジスタ・ファイル４３０の偶数側と奇
数側に対するデータ有効性信号を制御する。マイナ・サ
イクルで、１個または２個のＦ語をレジスタ・ファイル
に書き込むことができる。開始アドレスと長さに応じて
、データの１語または２語がこのマイナ・サイクルで有
効になる。２つの出力（ＥＶＥＮＶＡＬＩＤ＊ と０Ｄ
ＤＶＡＬＩＤ傘）はどちらの語が有効であるかを示して
いる。この機能はレジスタ・ファイルからの転送ではデ
ィスエーブルされる。 マイクロ命令アドレス選択Ｐ Ａ Ｌ このＰＡＬは次のマイクロ命令アドレスが真アドレス・
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部の「常に真」
状況は無条件ジャンプのとき選択できる。両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいは５ＴＡＣＫＰＯＰまた
はＲＥＡＤＳＴＡＣＫ＊信号がスタック操作進行中を示
しているときディスエーブルさせることかできる。（５
ＴＡＣＫＩ”Ｏｆ’はＦＰマイクロコードから得られる
が、ＲＥ八へＳＴＡＣＫはＣＰによって制御される。） 上述したように、ＦＰモジュール１３０はＣＰモジュー
ル１１０とＤＴＩ’モジュール１２０で言うような個別
のシーケンサをもっていない。事実、このモジュールは
個別のプログラム・カウンタでさえもっていない。その
代わりに、レジスタ４７４の真と偽の出力がこの機能を
果している。 ＡＬｔ１問題状況ＰＡＬ このＰＡＬは浮動小数点状況ビットの１つがいつ「問題
状況」状態を示したかを記憶している。 （本好適実施例で「問題Ｊ状況が使用されているのは、
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の計算のたびでなく、ベクトル演算
の終了時に行なうことができる。乗算機構４４０とＡＬ
Ｕ ４４０は各々問題状況を表すビットをいくつかもっ
ている（オーバフロー、アンダフロー、無効演算、その
他の類似エラーを示すピント）。２つのマイクロコード
・ビットは問題状況レジスタの更新とクリアをす・ｒク
ル単位で制御する。 類似のＰＡＬはＦＭＯＹ状況に対してこの機能を実行す
る。これらのＰＡＬにあるロジックもコード化された出
力で各種問題状況状態を示すようになっている。クロッ
ク・タイミングの使用により、問題状況ビットが存在す
るかどうかが１サイクルで検査される。 スタック制御ＰＡＬ ：］９１０ このＰＡＬは、サブルーチン・スタック・アドレス指定
の制御とテーブル・アドレス・カウンタの制御の２つの
別個の機能を実行する。 第３９図は浮動小数点プロセッサ・モジュール１３０内
のスタック・レジスタ４７８の好適実施例を示している
。ＰＡＬ ３９１０は多重レベル・パイプライン・レジ
スタ３９２０を制御する。（本好適実施例では、これは
ＡＭＤ ２９５２０が使用されている。）この多重レベ
ル・レジスタ３９２０は４つのパイプライン化レジスタ
３９２１を含んでいる。しかし、出力マルチブレクサ３
９２２にこれらのレジスタのいずれかを選択させて、直
接出力を得ることも可能である。 このマルチプレクサの出力はＦＰモジュール１３０のマ
イクロ命令アドレス・バス４７３に結ばれている。 ＰＡｌ ３９１０は制御人力を多重レベル・レジスタ３
９２０に提供して、このレジスタをＬＩＦＯ（後入れ先
出し）メモリとして機能させる。これにより、メモリは
スタックとして動作する。ＰＡＬ ３９１０はパイプラ
イン化レジスタ３９２１に対して転送信号３９１２（こ
れはマイクロコード・クロックとＡＮＤがとられる）を
供給する。また、選択信号３９１３をマルチプレクサ３
９２２に供給する。 ＰＡＬは通常のブツシュとポツプ機能を備えているほか
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。 レジスタ・ファイル・アドレス修飾子ＰＡＬこのＰＡＬ
はＦＰレジタス・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コードと２ｆｆｉバツフア
の現在選択されているバンクに応じて修飾する。修飾す
べきアドレス・フィールドは３つあり（Ｘ、Ｙ％Ｔ）（
これらは第１オペランド・バス４３１．第２オペランド
・バス４３２、および結実用バス４３３に対応している
）、ロジックはこれらの各々に対して同じである。これ
らのアドレスの１つについてそのロジックを以下説明す
る。 修飾最上位アドレス・ビットは入力アドレスの最上位ビ
ット、２ビツト修篩コード、およびバンク選択信号から
求められる。アドレス・ビットに対する修飾は次の通り
である。 １、修飾なし−これは物理アドレス指定モードである。 ２、バンク選択信号の反転−これは２重バッファ構成で
通常のアクセスに使用される「論理」モードである。バ
ンク選択は、データがレジスタ・ファイルと保持レジス
タの間で転送されるとき使用されるものと反対であるこ
とに注意されたい。 ３、バンク選択信号と同等−これはプレビュー・モート
である。上述したように、このモードにあるときは、１
・Ｐはバンクを交換し合わなくても２重バッファの反対
側にあるデータをアクセスできる。この機能は浮動小数
点バイブラインを一杯に保つことができる。 ３つの修飾アドレス・ビットは外部レジスタに格納され
、「旧Ａ６Ｊビット（各アドレスに１ビツト）としてフ
ィードバックされる。これらは、「旧へ６便用」コマン
ドが主張されたときこれらのビットの「計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクル−の間未変更のままであるとき
アドレス・セットアツプ時間を短縮する。 結実用バス制御ＰＡＬ このＰＡＬは結実用ソース・マイクロコード・フィール
ドをデコードして、必要とする装置（例えば、第１図の
構成では、ＦＭＰＹ ４４０． ＦＡＬｔｌ ４５０、
またはスクラッチパッド・メモリ１６１Ｇ）を出力イネ
ーブルする。このＰＡＬは必要時にスクラッチパッド・
メモリにチップ・イネーブル信号も送る。 ＶＭＥ割込ミＰＡＬ このＰＡＬはＶＭε割込みプロトコルをステート・マシ
ンの形で実現している。ＧＥＮＶＭＥＩＮＴが活動状態
（高）になると、ｒＲＱＥＮは次の正のＶＣＫ縁で高に
駆動される。ＴｎＱＥＮは割込みが受は付けられるまで
活動状態のままであるので、割込みの原因はＣＬＲＩＩ
ＩＱＦＦ中を低に駆動することによって除かれる。ＶＩ
ＡＣＫ傘とＶＩＡＣＫＩＮ＊信号がモニタされ、割込み
受付はサイクルが引き起された割込みで検出されると、
内部割込み受付はサイクルが開始される。 正しいＶＭＥ割込み受付はサイクルはこれらの信号が活
動状態になり（ＶＩＡＣに■Ｎ＊はデイジ一連鎖の一部
である） 、 ＶＭＥＩＡ＜０１：０３＞が割込みが引
き起されたときと同じレベルにセットされることによっ
て識別される。内部割込み受付はサイクルはＶＭＥＩＤ
Ｓが主張されるまで待ったあとで、数サイクルの間に割
込みベクトルをイネーブルしてデータ・バス（ＩＶＯＥ
中）上に送出し、ＩＶＤＴＡＣＫをセットし、ＩＲＱＥ
Ｎを取り除く。しばらくしたあと、ＶＭＥＩＤＳは非活
動状態になり、割込みベクトルとＩＶＤＴＡＣにが除か
れる。割込み受付はサイクルが現れると、ＶＩＮＴ八Ｃ
にへ主弓長され、そのあと割込みベクトルをバス上に送
り出すスレーブ・サイクルでＢＵＳＣＯＮを始動する（
アドレス・デコードＰΔＬを通して）。 割込み受付はデイジ一連鎖は、未処理の割込み要求がな
いときこのＰＡＬに支障なく渡される。 ＤＭＡ／ＶＭＥ ステート・マシン このＰＡＬばＶＭＥバスとデータＦＩＦＯ間のデータ転
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。ＤＭＡＲ５ＴＡＲＴが活動状態になると、ステート
・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦＯ
状況（ＳＤＭＡＦＳＴＡＴ傘）がＦＩＦＯに１回の転送
分のデータまたは余地があることを示し、ＳＤＭＡＤＯ
ＮＥがＤＭＡカウンタが準備状態にあることを示すまで
待っている。ＤＭＡＣには低に駆動されて、データがあ
る場合にＦＩＦＯを出力イネーブルする。 ステート・マシンはバス要求（ＬＢＵＳＲＥＱＩ）を出
して、その要求が許可（ＳＬＩＩＧＩ（ＡＮＴリ され
るまで待っている。バスが許可されると、ＤＭＡＡＳ傘
とＤＭＡ［ｌＳ）がＶＭεバス・セットアツプ時間に従
って主張される。これらの２信号はＶＭＥスレーブ装置
がデータ転送受付け（ＳＬ［ｌＴ八へＫ傘）を返してく
るまで保留され、そのあとＤＭＡＧＫは高に駆動される
。１サイクルのあと、ＤＭ八へへ傘とＤＭＡＤＳ傘は除
かれ、正の縁がＤＭＡＣ０ＵＮＴ″Ｔ：ｐＪ動される。 転送モード（ｏＭ八へＢＬｏｃＫ）が単一転送である場
合は、ＬＢＩＩＳＲＥＬが主張されてバスが解放され、
上で述べた手順が繰り返される。転送モードがブロック
（順次）転送である場合は、バスは、ブロックの終りま
できているか（ＢＬＯＣＫＥＮＤテ示される） 、ＦＩ
ＦＯが満杯／空であるか（ＳＤＭＡＦＳＴＡＴ傘）、Ｄ
ＭＡカウントが尽きたか（ＳＤＭＡＤＯＮＥ）、あるい
はＤＭＡがＤＭＡＲ５ＴＡＲＴの否定によって途中で打
ち切られた場合以外は、解放されない。ブロック転送の
ときは、［）ＭＡＡＳ）はＢＬＯＧＫＥＮＤによって解
放されるまで保留されている。 ５ＬＢｔｌＳＥＲＲ中人力は、ＤＭＡアクセスの結果バ
スにエラーが起こると、活動状態になる。このエラーが
起こると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが
駆動される。ステート・マシンはＤＭＡＴＳＴＡＲＴが
否定されてＤＭＡＢＥｎｌｌがクリアされるまでこの状
態のままである６１長後の人力ＤＭＡＴＥＳＴはとのＶ
ＭＥサイクルが現れなくてもＤＭＡが行なわれることを
可能にする。これは、ステート・マシンの基本動作をテ
ストするときに便利であり、またバス・エラーが起こっ
たときにＦＩＦＯの入力を停止させる手段として利用で
きる。 リセット状態はＤＭ八へ５Ｔ八ＲＴ、 ＤＭ八へＩＢＬ
ＯｃＫおよびＤＭＡｎＴＥＳＴの未使用の組合わせを使
用することによって強行させることができる。 （以 下 余 白） ０Ｍ八へドレス制７．７１１ アドレス・ビット（ＶＭＥＩΔ＜Ｏｌ・０７〉は、２５
６バイト境界までにいつ達する直前にあるかを検出する
ためにモニタされるので、ブロックＤＭＡ転送を瞬時に
中断させて、ＶＭＥ仲裁を可能にする。（これにより、
ＶＭＥ規格における最大ブロック転送長さの制約に準拠
することができる。、）このことはＢＬＯＣＫＥＮＤで
示される。ＰＡＬの残り部分はＤＭＡアドレス増分の処
理を担当する。転送サイ°ズ（１６または３２ビツト）
に応じて、ＤＭＡアドレスはＤＭＡＩＮＣが高になると
、それぞれ１か２だけ増分される。 ＤＭＡアドレスの増分は、ＤＭＡＣＮＴＥＮ中がマイク
ロコード・クロックの１または２サイクルの間活動して
いるかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによっ
て制御される。ＣＬＲＥＦ傘は、ＤＭＡＣ０１ｌＮＴの
縁を捕捉したフリップフロップをリセットする。ＶＭＥ
ＩＩ（ＳＴＩは必要ならばＰＡＬをリセットするために
使用できる。 匙込立旦１１ コノＰＡＬ ハＧＩＰＩＥＭＰＴＹ＊、ＶＭＥＩＦＥＭ
ＰＴＹ＊、ＤＰＩＩＥＭＰＴＹ＊、 ＶＴＰＩＮＴＤお
よびＶＴＰＩＮＴで正の縁を捕捉し、ＧＩＰＯＥＭＰＴ
Ｙ＊とＶＭＥＯＦＥＭＰＴＹ中で負の縁を捕捉する。 これにより、割込・み信号を縁でトリガさせ、そのあと
マイクロコード・クロックと同期させることができる。 縁が検出されると、対応する出力は低に駆動される。縁
捕捉フリップフロップは対でリセットされる。つまり、
ＴＰＩＮＴＧＩＰ傘は２つのＧＩＰ縁をリセットし、Ｔ
ＴＩＶＭＥＦＩは２つのＶＭＥ縁をリセットし、ＴＰＩ
ＮＴＶＭＥ傘は２ツノｖＴＰ縁をリセ・ントし、ＴＰＩ
ＮＴＤＰＩＰＥ傘は２つのＤＰ縁をリセットする。 ＧｒＰマイクロコード・デコード このＰＡＬは３つのマイクロコード信号１１ＧＩＰＲＤ
Ｉ 。 ＵＧＩＰＷＩ中およびＵＧＩＰＦＲをデコードして、出
力イネーブル、 ＦＩＦＯ読取りおよび書込みクロック
およびレジスタ・クロックを発生する。ＦＩＦＯ９取り
クロックはＦＩＦＯの空の状況（ＧＩＰＯＥ傘）によっ
てゲートされて、ＦＩＦＯ内の誤りを生じる空のＦＩＦ
Ｏの読取りを阻止する。クロックタイプの信号はＧＩＰ
ＣＩまたはＧＩＰＦＲＤＣＫで資格づけされる。 ＧＩＰ割込みマスク この１）糺は２つの機能を実行する。まず第１に７つの
割込み発生源となり得るものの中から４つを選択し、必
要な場合には選択的に反転して割込みＩＡ置が正の縁に
なるようにする。４割込み発生源は２組が許され、ＧＩ
ＰＳＥＬＩはそのどちらかを選択する。第２の機能は選
択した組に４マスク・ビット（ＧＩＩ’１Ｍ ＜Ｑ・３
〉）でマスクをかけてから、結果を駆動してＧＩＰＩＮ
Ｔ ＜０：３＞として出力するものである。ＧＩＰＩＡ
Ｃト信号は単純に反転されるだけで、ＧＩＰＩ八〇にへ
得られる。 （以下余白） Ｇｌｆ’割込みステート・マシン このＩ’ＡＬは割込み人力（ＧＩＩ’［ＮＴ＜０：３＞
） ノ正の縁を探し、１つまたは２つ以上が現れると、
ＧＩＰＩＮＴが駆動される。特定の割込みはマイクロコ
ード・フィールドＵＧ ＩＰＣＣ５＜０ ： １＞でそ
れを選択して、ＵＧＩＰＣＬＡＩを主弓長することによ
ってクリアされる。 すべてのフリップフロップはＧｒＰＲ５Ｔ＊によるリセ
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかりたものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。 ホスト・コンピュータ 第１図に示すようなシステムは広範囲にわたるコンピュ
ータ・アーキテクチャで使用できる。本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ホスト・コンピュータはＶＡＸ ８８０
０を使用し、ＶＭＥオペレーティング・システムが稼動
して、 ＶＭＥインタフェースとＶＭＥバス４１１０を
通して第１図のシステムと通信するようになっている。 しかし、他の構成も幅広く使用することも可能である。 例えば、使用できるＵＮＩＸマシンは、Ｓｕｎ Ｍｉｃ
ｒｏｓｙｓｔｅｍｓ社提供の装置を含む様々なものがあ
る。 さらに、他のシステム・バス構造を使用することも可能
である。例えば、第１図のサブシステムをＶＭＳが稼動
するＶＡＸで使用し、インタフェース・ボックスを経由
してリンクで結ぶことができる。このサブシステムはＭ
Ｓ−ＤＯＳが稼動するパーソナル・コンピュータで使用
し、イーサネット（例えば）を経由して単純なＶＭＥバ
ス・インタフェース・ボックスと通信させることさえ可
能である。 さらに注目すべきことは、第１図のサブシステムは３２
ビツト・アーキテクチャが中心になっているが、このサ
ブシステムを６４ビツト語や４８ビツト語で使用できる
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビツト演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである。もう１つの要因は、キャッシ
ュ・バス＋４４を広幅にして、複数の６４ビット語を数
値プロセッサ・モジュール１３０と並行して転送できる
ようにしたことである。従って、６４ビツト計算は語の
ほぼ半分の速度で（つまり、はぼ同じビット速度）３２
ビツト演算として実行することができる。 さらに、本明細書に開示されている多数の新規事項を様
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥバス・インタフェースは特別には利点がな
いので（総バンド幅を妥当なものにすることとは別に）
、発明者の開示義務に従うために開示したにすぎない。 ホストとのバス・インタフェース 上述したように、本好適実施例では、ホストと結ぶ主要
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。 他のバス構成を幅広く使用することも可能である。例え
ば、ＶｅｒｓａＢｕｓ、ＦｕｔｕｒｅＢｕｓ、またはＮ
ｕ［ｌｕｓを必要ならば、システムに組み入れる設計が
簡単に実現できる。超高速計算システムの場合は、光学
バスを使用し、光ファイバに変調固体素子レーザを使用
すると利点が得られる。 画像プロセッサ・サブシステム １つの実施例によるシステムは第１図（または９Ａか１
０）に図示のような１または２以上のサブシステムと通
信するポストを使用しているだけでなく、特殊な図形プ
ロセッサである追加サブシステムを使用している。ここ
で使用されている好適画像プロセッサは“ＧＩＰ”プロ
セッサとも呼ばれ、英国Ｋｉｎｇｓｔｏｎ−ｕｐｏｎ−
Ｔｈａｍｅｓ在のｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
。 ｇｉｅｓ Ｌｔｄ 社から提供されているものである
。 第４１図は１つの構成例であるが、勿論、広範囲にわた
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像ブ°ロセッサ・サブシステム４１４゜および少なくと
も２つの数値高速化サブシステム４１５０ （これは例
えば、第１．９．１ｏ図に示すものと同じにすることが
できる）と、ｖｉＩＩＥバス４１７０を経由して通信す
る。ＶＭＥバス・＋１１０を経由して、主メそす４１６
０、大容二記憶装置ｆｆｕ７ｇ（例、ハード・ディスク
）、および任意的に、１つまたは２以上の装置インタフ
ェース４１８０ （これは出力装置、ゲートウェイ、他
の記憶装置などにすることができる）をアクセスするこ
とも可能である。 本実施例では、追加バスが２つ使用されている。画像デ
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ション仕様インタフェースとなる。 （これは広幅であり、画像または図形伝送で使用すると
特に便利である。）この実施例の構成例では、これは’
ＧＩＰバスＪ （ｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バンド幅大
出力要求に非常にマツチしている。これは広幅バスであ
り、１６０データ線からなっている。 もう一方のバックブレーン・バスはデータ・パイプ・バ
ス４１２ｏである。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６．３７図に示
す」；うなトポロジ４１可成で結ぶことかできる。この
実ｂ６例の構成例では、このバスは３２データ線からな
っている。 システムの動作 本発明を色々な角度から見たいくつかの重要な使い方と
、開示されているシステム・アーキテクチャのいくつ−
かの使い方について以下説明する。 以下で説明するいくつかの方法はそれぞれ個別発明を構
成するものである。 サンプル動作の一現 アーキテクチャの簡単な使用例について以下説明する。 この例では、ホスト・プロセッサ４１００は数値高速化
サブシステム４１５０ （第１．９または１０図に示す
ものと同じ）に対してコマンドを出して２つの配列を一
緒に乗算して（配列要素単位で）その結果を第３の配列
に入れておくものである。 ３つの配列はすべてＶＭＥメモリ空間（例えば、主メモ
リ４１６０）に置かれている。コマンドが出される前は
、サブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して第４２図
に示されている。 コマンド・シナリオは２種類が示されている。 最初のシナリオは使用されるメモリ空間が物理空間だけ
のシステムを詳しく説明している。（この種のアーキテ
クチャは、ホストが可能な限りの作業ユを高速化サブシ
ステムにオフロードすることが望ましい場合に使用でき
る。）第２のシナリオはＶＭＳが稼動するＶＡＸやＵＮ
ＩＸコンピュータに見られるような仮想メモリをもつシ
ステムに対するものである。この第２シナリオでは、動
的メモリ割振りとディスクとのデータのページ・インと
ベージ−アウトがどのように処理操作で取り入れられて
いるかが示されている。 第１５図はコマンド・メモリ１９０がどのような構成に
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注目す
べき重要点は、２つのコマンドＦＩＦＯが含まれるよう
にコマンド・メモリ１９０をソフトウェアで分割すると
好ましいことである。 ［：ＰコマンドＦＩＦＯ４，５
２ＧはＣＰモジュール１１０にアドレス指定されたコマ
ンドをバッファするものてあり、ＤＴＩ’コマンドＦＩ
ＦＯ１５１０はＤＴＰモジュール１２０にアドレス指定
されたコマンドをバッファするものである。 コマンド・インタフェース、やりとり、および作業のス
ケジューリングはソフトウェアによ）て制御されるが、
必要に応じて変更することが可能である。従って、以下
の例はシステムをどのように使用する必要があるかを明
確化していない。システムが使用できる態様を示したに
すぎない。 物理メモリ・モデル（ＣＰ／ＤＴＰ間のやりとり）この
例では、ホスト・プロセッサは高速化サブシステムに対
してコマンドを出して、２つの配列を一緒に乗算して（
配列要素単位で）、その結果を第３の配列に入れておく
ためのものである。３つの配列はすべてＶＭＥメモリ空
間に置かれている。コマンドが出される前は、高速化サ
ブシステムは遊休状態にあり、コマンドが実行されると
、再び遊休状態になる。これは図式化して第４２図に示
されている。 コマンＩ・の’Ｊ 行１ｆＳには、次のようなステップ
で行なわれる。 （１）ホストはベクトル乗算コマンドを高速化サブシス
テムのコマンド待ち行列（これはＶＭＥインタフェース
・メモリに置かれている）に入れる。 その際、コマンドで配列内の要素の数、２つのソース配
列のアドレス、および結果配列のアドレス指定しおく。 コマンドとそのパラメータが待ち行列に追加されると、
ホストはデータ転送プロセッサ・モジュール１２０に割
込みを引き起す。これにより、ホストは解放されるので
、他の仕事を行なうために使用できる。 （２）ホストから割込みを受は取ると、データ転送プロ
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＯに入れておく。割込みが
制御プロセッサ・モジュール１１．０で引き起されて、
コマンドが存在するとの通知を受ける。データ転送プロ
セッサ・モジュール１２０は遊休状態に戻る。 （３）割込みを受けると、それに応えて、制御プロセッ
サ・モジュール＋１０は遊休状態から出て、コマンドと
そのパラメータをコマンド・メモリ＋９０内のＣＰコマ
ンドＦＩＦＯ１５２０から読み取る。コマンドで指定さ
れたアドレスが検査され、オフボード（つまり、データ
・キャッシュ・メモリ１４０にではなく）に置かれてい
ることが判明する。従って、この例では、２つのデータ
取出しコマンドと”ＩＮＴＥＲＲＵＰＴ （：Ｐ ＷＩ
ＩＥＮ ＤＯＮＥ−コｖ ンドがコマンド・メモリ１９
０内のＤＴＰコマンドＦＩＦＯ１５１０に書き出される
。各データ取出しコマンドは配列のソース・アドレス、
その長さ、データ・キャッシュ・メモリ内のその宛先ア
ドレスを記述している。データ転送プロセッサ・モジュ
ール１２０に割込みが起こり、制御プロセッサ・モジュ
ール１．１０は遊休状態に戻る。 （４）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０は遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＰコマンドＦＩＦ
Ｏ１５１０から読み取る。データ転送ブロセッサ・モジ
ュール＋２０はデータを取り出すべきアドレスをチエツ
クして、それがシＭＥアドレス空間に厘かれていること
を確認する。次に、データ転送プロセッサ・モジュール
１２０はＩ／Ｍεインタフェース１６０内のＤＭＡコン
トローラが配列を取り出して、それをＶＭＥインタフェ
ース１６０内のデータＦＩＦＯ６７０を書き込むように
セットアツプする。 （これは実際にはコマンド待ち行列ＦＩＦＯ１５１０お
よび１５２０と異なり、ハードウェアＦＩＦＯであり、
先入れ先出し機能はソフトウェアにもたせていることに
注意されたい。）このデータが到着すると、データ転送
プロセッサ・モジュール１２０はデータＦＩＦＯ６７０
からデータを読み取り、それをデータ・キャッシュ・メ
モリ１４０に書き込む、転送が完了すると、ＤＴＰコマ
ンドＦＩＦＯが検査されて、次のコマンドはなにか（も
しあれば）が確かめられる。 この場合、別のデータ取出しコマンドが見付かると、最
初の取出しコマンドと同じ方法で実行されるにれが終る
と、次のコマンドが読み取られ、実行される。このコマ
ンドは制御プロセッサ・モジュール１１０に割込みを引
き起す。ＤＴＩ’コマンドＦＩＦＯ１５１０はこれで空
になり、データ転送プロセッサ・モジュールは遊休状態
に戻る。 （５）この割込みにより、制御プロセッサ・モジュール
１１Ｇは、要求した２つの配列がデータ・キャッシュ・
メモリに格納されたことを知る。結果配列の宛先アドレ
スはオフボードにあるので、制御プロセッサ・モジュー
ル１１０は結果を入れておく一時的配列をデータ・キャ
ッシュ・メモリ１４０内に割り振る。ＣＰモジュールＩ
Ｉ（ｌは計算処理を開始する。計算処理のとき、中間デ
ータ・セットがキャッシュ・メモリ１４０から取り出さ
れて、ＦＰモジュール１３０（ＣＰモジュール１１０の
制御下にある）のレジスタ・ファイルに移される。ＦＰ
モジュール１３０は独自のマイクロコードを稼動させ、
同期点でＣＰモジュール１１０とインタフェースになっ
て、数値演算を実行する。中間データ・セットはＦＰモ
ジュールのレジスタ・ファイルからキャッシュ・メモリ
１４０（ＣＰモジュール１１０の制御下にある）に移さ
れる。従って、ベクトル乗算が完了したときは、結果は
、ＣＰモジュール１１０によって以前に割り振られたキ
〜・ツシュ１４０内の配列に残ってい乙。 （６）次に、制御プロセッサ・モジュール１１０はデー
タ保管コマンドと”ＩＮＴＥＲＲＵＰＴ ｌｌ０ｓＴ
ＷＨＥＮＤＯＮＥ” ニア ７ ：／トをｏＴｐ：＋マ
ントＦＩＦＯ１５１０に書き出す。データ保管コマンド
は、データ・キャッシュ・メモリ内の結果配列のソース
・アドレス、宛先アドレス（下のコマンドで指定された
もの）、および配列長さを指定している。データ転送プ
ロセッサ・モジュール１２０に割込みが起こる。ＣＰコ
マンドＦＩＦＯが空ならば、制御プロセッサ・モジュー
ル１１０は遊休状態に戻る。 （７）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰ ニアマン
トＦＩＦＯから読み取る。データ転送プロセッサ・モジ
ュール１２０はデータを保管すべきアドレスを調べて、
それがＶＭＥアドレス空間に置かれていることを確認す
る６次に、データ転送プロセッサ・モジュール１２０は
、ＶＭＥインタフェース１６０内ノＤＭＡコントローラ
６４０が正しい個数のＦ語をデータＨＦＯδ７０からＶ
ＭＥ主メモリに転送するようにセットアツプする。デー
タ転送プロセッサ・モジュール１２０はデータをデータ
・キャッシュ・メモリから読み取り、それをデータＦＩ
ＦＯ６７０に書き込む。結果配列がデータＦＩＦＯに転
送されると、データ転送プロセッサ・モジュール１２０
はＤＭＡコントローラにそのことを通知し、ＤＭＡコン
トローラがＶＭＥメモリへの転送を終えるまで待ってい
る。 （８） ＤＴＰコマンドＦＩＦＯが空でなければ、次の
コマンドが読み取られ、実行される。これは”ＩＮＴＥ
ＲＲＵＰＴ−ＨＯ５Ｔ−ＷＨＥＮ−ＦＴＮＩＳＨＥＤ”
コマンドである。このコマンドを受けると、完了したば
かりのコマンドの状況がＶＭＥインタフェース・メモリ
内のコマンド待ち行列に書き出され、ホスト割込みが引
き起される。この割込み通知を受けて、ホストはそのベ
クトル乗算コマンドが終了し、その状況をＶＭＥインタ
フェース１６０内の状況レジスタから読み取ることがで
きることを知る。そのあと、データ転送プロセッサ・モ
ジュール＋２０は遊休状態に戻り、これで操作を終了す
る。 上記処理の途中のいつでも、ホストは新しいコマンドと
そのパラメータをコマンド待ち行列に書き込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことが
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１０に対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい。これを行な
うと、制御ブロセ、ツサ・モジュール１１０とデータ転
送プロセッサ・モジュール１２０はコマンドの処理に専
念できるが、望ましくないやりとりがコマンド間で行な
われないようにする配慮が必要である。 データ・アドレス割当てはかなり柔軟性をもたせている
。インタフェース１５０．１６０．１７０（と局所デー
タ・キャッシュ・メモリ１４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てられてい
る。これにより、データ転送プロセッサ・モジュール１
２Ｇは異なるデータ・ソースや宛先の場所ごとに別コマ
ンド定養をしなくても、コマンドのデータ要件を満足す
るように正しいインタフェースを制御することができる
。 上述の例では、コマンドはＶＭＥバスを経由してホスト
から送られてきたが、これらのコマンドは前述の説明内
容に殆んど変更を加えないで、インタフェースのどれか
らでも簡単に出すことができる（あるいはコマンド・リ
ストの一部として保管しておくことができる） ＶＭＥ
ホストは１つの例として選ばれたものである。 コマンドに必要な総記列サイズがデータ・キャッシュ・
メモリ内の空き記憶域を越えるときは、制御プロセッサ
・モジュール１１０はコマンドをいくつかの小さな演算
に分割することによって、使用可能な記憶スペース内で
コマンドを処理することを試みる。しかし、ある種のコ
マンドの場合は、これは不可能であるので、ホストにコ
マンドが失敗したことが通知される。 ポストかコマンドを送るのが早すぎる場合は、内部ソフ
トウェアＦＩＦＯが一杯になることがある。 これが全体の演算に影響するのを防止するために次のよ
うな配慮がなされているａ第１は、ＤＴＰコマンドＦＩ
ＦＯ１５１０がｃｐコマンドＰＩＦＯＬ５２０の奥行の
少なくとも３倍になっていることである。１つのホスト
・コマンドは３つ以上のデータ転送コマンドになること
は稀にしかないので、ＤＴＰコマンドＦＩＦＯがホスト
・コマンドの結果として一杯になることはない。 ＣＰコマンドＦＩＦＯはほぼ満杯マークまでくると、Ｖ
ＭＥインタフェース内の状況ビットがセットされる。 仮想メモリ・モデル 仮想メモリを採用する場合は、ホスト側の作業量が増加
するというやっかいな問題がいくつか生じる。これらの
問題が起こるのは、アプリケーションが物理ｆモリより
はるかに大きい仮想アドレス空間をアクセスできるから
である。仮想アドレス空間全体はディスク上にだけ存在
し、活動中のソフトウェアがそのとき必要とするアドレ
ス空間部分は実行時に必要に応じて主メモリにページ・
インされる。このことは、次のような種類の問題をいく
つか起こす原因になっている。 配列、または配列の部分がディスク上にだけ存在し、物
理メモリに存在しないことがある。さらに、高速化サブ
システムが必要とする配列部分がシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることがある。 配列に割り当てられる物理アドレスは、コンピュータ始
動以後のすべての処理活動記録と共に変化するので、予
測ができない。 各仮想メモリ・アドレスは変換処理を受けて、特定のデ
ータ項目をアクセスするための物理アドレスが決まる。 この結果、配列がメモリ内で非連続になったり、分散し
たりする。 これらの問題を回避するには、データ転送プロセッサ・
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列か連続しているの
が望ましい。配列を連続にできない場合は、データ中云
送フ゛ロセッサ・モジュール＋２０は転送の過程で分散
／収集操作を行なう必要がある。しかし、データが物理
メモリのどこに分布しているかを知るには、分散／収集
テーブルが必要になる。 高速化サブシステムとの間のデータ転送を組織化し、そ
れに伴なうメモリ管理機能を扱う仕事をアプリケーショ
ン・ソフトウェア（ホスト上で稼動する）にもたせるの
が好ましい。（実際には、アプリケーション・ソフトウ
ェアは、ＭＡＴＨライブラリ・ルーチンと装置ドライバ
がこれらの問題を扱うので、その大部分から解放されて
いる。業界標準配列プロセッサ・ライブラリ・ルーチン
はデータを配列プロセッサとの間で受は渡しすること（
ライブラリ・ルーチンを使用して）をユーザ側に任せて
いる。）ソフトウェア階層について以下説明するが、こ
こではその違いについては触れないことにする。 上述した配列乗算例では、アプリケーション・ソフトウ
ェアは次の７ステツプを受は持っている。 ■）配列Ａを高速化サブシステムに転送し、それをアド
レス昌に保管する（高速化機構によって実行）。 ２）配列Ｂ′ｊ！−高速化サブシステムに転送し、それ
をアドレスＢＢに保管する（高速化機構によって実行）
。 ３）高速化サブシステムが転送を終えるまで待っている
（高速化機構によって実行）。 ４）アドレス静とＢＢにある配列を一緒に乗算してその
結果をＣＣに保管する（高速化機構によって実行）。 ５）高速化サブシステムが乗算コマンドを終えるまで待
っている（ホストによって実行）。 ６）アドレスＣＣにある配列をホスト・アドレス空間に
転送する（高速化機構によって実行）。 ７）高速化サブシステムが転送を終えるまで待っている
（ホストによって実行）。 この処理順序に関して注目すべき点をいくつか挙げると
、次の通りである。 祖数のコマンドを高速化サブシステムに送ることがてき
る。これらのコマンドは待ち行列に置かれてから、処Ｊ
里される。 ホストは転送と乗算との間の同期点を出して、すへての
データがデータ・キャッシュ・メモリに存在するまで乗
算が開始されないように配慮する。 高速化サブシステムを待たなくても、ホストが解放され
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。 ステップＣとｅは、転送と計算操作の同期化がオプショ
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい。しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。 データ・キャッシュ・メモリのメモリ割振りはＣＰマイ
クロコード監視ルーチンよりも高いレベルて扱われる。 配列はメモリ内でロックされ、データ断片化の問題はア
プリケーションと高速化サブシステム間のインタフェー
ス・ソフトウェアによって取り扱われる。同期（待ち）
点が頻繁に現れると、メモリ・ブロックは短期間ロック
されるので、多重ユーザや多重タスク処理環境に与える
ストレスが軽減される。 コマンドの実行は次のようなステップで行なわれる。 （１）ホストは、コマンド・タイプと対応する数のパラ
メータを指定して、コマンド（転送または計算）を高速
化サブシステムのコマンド待ち行列（ＶＭＥインタフェ
ース・メモリに置かれている）に入れる。コマンドとそ
のパラメータが待ち行列に追加されると、ホストはデー
タ転送プロセッサ・モジュール１２０に割込みを引き起
す。これでホストは解放されるので、他の仕事に使用で
きる。 （２）ホストから割込みを受けると、データ転送プロセ
ッサ・モジュール１２０は現在の活動（遊休中かある種
の転送）を−時中止して、コマンドのタイプを調べる。 コマンドには次のようなタイプがある。 コマンドが制御プロセッサ・モジュール１１０に対する
ものならば（つまり、計算）、コマンドとそのパラメー
タはコピーされて、コマンド・メモリ１９０内のＣＰコ
マンドＰＩＦ０１５２０に入れられる。 制御プロセッサ・モジュール１１０で割込みが起こり、
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。 コマンドが同期化コマンドならば、未処理のコマンドす
べてが完了するまで以後のコマンドは待ち行列から取り
出されない。これは、“ＷＡＩＴ ＦＯＲ＾ＬＬ ＡＮ
Ｄ Ｎ０ＴＩＦＹ ＨＯ５Ｔ”コマンドをＤＴＰコマン
ド待ち行列に挿入することによって行なわれる。 （３）遊休状態にある間、データ転送プロセッサ・モジ
ュール１２Ｇは絶えずＣＰコマンドＦＩＦＯを調べてい
る。この待ち行列が「空でない」状態になると、コマン
ドはそこから取り出され、操作が行なわれる。例えば、
ホストからデータ・キャッシュ・メモリへの転送の場合
には、データ転送プロセッサ・モジュール１２０はＶＭ
Ｅインタフェース内のＤＭＡコントローラが配列を取り
出し、それをデータＦＩＦＯに書き込むようにセットア
ツプする。転送が終ると、ＤＴＰモジュール１２０はコ
マンドをＤＴＰコマンド待ち行列から取り除く。別のコ
マンドがＦＩＦＯにあれば、そのコマンドが実行され、
ＤＴＰコマンド待ち行列が空ならば、データ転送プロセ
ッサ・モジュール１２０は遊休状態に戻る。 （４）割込みを受けると、それに応じて制御プロセッサ
・モジュール１１０は遊休状態から出て、コマンドとそ
のパラメータをコマンド・メモリ内のソフトウェアＣＰ
コマンドＦＩＦＯから読み取る。アドレスＡＡと８８に
ある配列のベクトル乗算が完了すると、その結果の配列
はデータ・キャッシュ・メモリ内のアドレスＣＣに残さ
れている。コマンドの実行が終ると、そのコマンドはＣ
ＰコマンドＦＩＦＯ１５２０から除かれる。他にコマン
ドがなければ、制御プロセッサ・モジュール１１０は遊
休状態に戻る。 上記３ｊ２明において注目すべき点をいくつか挙げると
、次の通りである。 制ｔａｌｌプロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１’２０間の内部制御と同期化
が物理メモリ・モデルに比べて大幅に減少する。データ
転送プロセッサ・モジュール１２０は制御プロセッサ・
モジュール１１０よりも制御機能（またはコマンド経路
指定機能）が強化されている。 待ち行列はホスト連絡用に１つ、ＤＴＰの作業用に１つ
、ＣＰの作業用に１つの３つが活動している。 高速化サブシステム側でデータ・キャッシュ・メモリに
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。 ｃｐとＦＰ間のやりとり 制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常゛に緊密な関係でやりとりする。制御プロセッ
サ・モジュール１１０はアドレスを計算し、データ・キ
ャッシュ・メモリと浮動小数点プロセッサ・モジュール
１３０間のデータ転送を取り扱うのに対し、浮動小数点
プロセッサ・モジュール１３０はデータ計算を行なう。 このやりとりは制御プロセッサ・モジュール１１０、デ
ータ転送プロセッサ・モジュール１２０およびホスト・
コンピュータ間のインタフェースのタイプから独立して
いる。 ベクトル乗算コマンドでは、浮動小数点プロセッサ・モ
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行なう。従って、配列が大きいときは、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０との間でやりとり（同期点とも呼ばれる）が数
千回行なわれることもあり得る。同期点は、この例では
、４００ｎｓごとに現れるので、これらを効率よくする
ことは非常に重要である。 大抵の場合、制御プロセッサ・モジュール１１０は浮動
小数点プロセッサ・モジュール＋３０がデータ計算を行
なうよりも、アドレス計算とデータ転送を高速に行なう
能力をもっている。その逆の場合には、待たされる方が
反対になる。 ２つのフラグ（ＣＰＷＡＩＴとＦＰＷ八Ｉへ）が両プロ
セッサ間の同期を制御することは上述した。ＦＰＷＡＩ
Ｔフラグは次の組のデータを浮動小数点プロセッサ・モ
ジュール１３０との間で転送すると、制御プロセッサ・
モジュール１１０によってクリアされる。このフラグを
テストすることにより、浮動小数点プロセッサ・モジュ
ール１３０は同期点まで進むことができるか、制御プロ
セッサ・モジュール１１０を待つ必要があるかを知るこ
とができる。ＣＰＷＡＩＴフラグはデータ計算を終える
と、浮動小数点プロセッサ・モジュール１３０によつて
クリアされ、制御プロセッサ・モジュール１１０によっ
てモニタされる。ハードウェアは、フラグがクリアされ
てプロセッサが同期点まで進むことが可能になると、同
期点を通過した直後にフラグが自動的にセットされる構
成になっている。 第２２図はＦＴ’ＷＡＩＴ、ＣＰＷ雇Ｔ、ＦＰＤＯＮＥ
、およびＣＰＤＯＮＥフラグがｃｐモジュール１１０と
ＦＰモジュールＮＯ間のデータ・インタフェースを調整
するためにどのように使用されるかを状態図で示したも
のである。 プロセッサ間のハンドシエイキング・ロジックとセマフ
ォは多種類のものが実現されているが、第２２図に示す
状態図が非常に利点があり、新規なものである。 制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３０がある組のデータを処理している間、制御プロセ
ッサ・モジュール１１０は別の組のデータを処理するこ
とができる。２重バッファリングは上述したようにソフ
トウェアで行なわれる。両プロセッサはバッファの交換
を制御する信号をもっており、これらは”ＡＮＤ“がと
られて両プロセッサが活動しているときだけ交換が行な
ねれるようにしている。 ベクトル乗算は以下のステップで行なわれる。 （同し番号をもつステップは並列に行なわれるものであ
る。）これらのステップを図式化してフローヂャートで
示したのが第３３図である。 （１）制御プロセッサ・モジュール！１０はＦＰＷＡＩ
Ｔフラグをセットして、ベクトル乗算マイクロコードが
実行される浮動小数点プロセッサ・モジュール１３０を
始動する。７￥動小数点プロセッサ・モジュール１３０
はＦＰＷＡＩＴフラグがクリアされるまで待たされる。 （２）制御プロセッサ・モジュール１１０は最初の８要
素を両配列から２重バッファ（これは物理的には上述し
たように、レジスタ・ファイル４３０の２バンクから構
成されている）に転送する。ＣＰモジュールは次に、２
重バッファを交換して、浮動小数点プロセッサ・モジュ
ール１３０がデータをアクセスできるようにして、ＦＰ
ＷＡＩＴフラグをクリアする。 （３）制御プロセッサ・モジュール＋１０は次の８要素
を両配列から２重バッファに転送して、ＦＰＷΔＩＴフ
ラグをクリアする。そのあと、ＣＩ’ＷＡＩＴフラグが
クリアされるまで（浮動小数点プロセッサ・モジュール
１３０によって）待たされる。 （３ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷ八Ｉへフラグがクリアされていることを見つけると
、２重バッファの浮動小数点プロセッサ・モジュール１
３０側に保管されている８対の要素に対するベクトル乗
算の計算を開始する。８個の結果は２重バッフ１に書き
戻され、ＦＰＷＡＩＴフラグがクリアされる。この例で
は、制御プロセッサ・モジュ−）し１１０はすでに終え
て、ＦＰＷ八Ｉへフラグをクリアしているので、浮動小
数点プロセッサ・モジュール１３０はバッファを交換し
て、即時に次の組の計算を開始することができる。 （４ａ）制御プロセッサ・モジュール１１０は８個の結
果を２重バッファからデータ・キャッシュ・メモリに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷＡＩＴフラグをクリアする。その
あと、ＣＰＷＡＩＴフラグがクリアされるまで（浮動小
数点プロセッサ・モジュール１３０によって）待たされ
る。 （４ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ｒ’ＷＡＩＴフラグがクリアされているのを見つけると
、２重バッファの自分側に保管されている８対の要素に
対するベクトル乗算の計算を開始する。 ８個の結果は２重バッファに書ぎ戻され、ＣＰＷＡＩＴ
フラグがクリアされる。この例では、制御プロセッサ・
モジュール１１０はすでに終えて、 ＦＰＷＡＩＴフラ
グをクリアしているので、浮動小数点プロセッサ・モジ
ュール１３０はバッファを交換して、次の組の計算を開
始することができる。 （５）ステップ（４ａ）と（４ｂ）がベクトル計算全体
が完了するまで繰り返される。 （６）ステップ（５）が終わったとき、最後の組の結果
はまだ２重バッファのＦＰ側に残っているので、制御プ
ロセッサ・モジュール１１０はバッファを交換して、最
後の結果をデータ・キャッシュ・メモリに転送する。 第１図に示すようなシステムを動作させるときは、実行
時ソフトウェア環境全体をいくつかのレベルに分割する
ことが好ましい。これらのレベルのうちあるものは、異
なるプロセッサで実行される個々のコード・モジュール
として存在し、他のレベルは必要とされるインタフェー
スをいくつかのレベルに分割する形で存在している。こ
れらのレベルすべてとレベル間インタフェースはソフト
ウェア制御下に置かれ、アプリケーション要件に合って
いなければ、変更が可能である−０このソフトウェア構
成は一般的に従来からあるものである。しかし、本明細
書に記載の新規事項の望ましい使い方を分かりやすくす
るために、以下で説明しておくことにする。 第４４＾、４４Ｂ、および４４Ｃ図は第１図に示すよう
なシステムのプログラミング環境を示したものである０
図示の機能別ブロックの多くは他の図に示されているハ
ードウェア要素のそれと同じ番号で示されているが、第
４４＾、４４Ｂ、および４ＬＣ図はプログラマから見た
機能別ブロック間の関係を示すことを目的としている。 従って、これらの図は必ずしも現実の電気的および論理
的接続に正確に対応していないことにン主意されたい。 アプリケーションとライブラリ・ソフトウェア以下の説
明では、アプリケーション・ソフトウェアが例えば、Ｆ
ＯＲＴＲＡＮや°Ｃ゛のような高水準言語で書かれてお
り、標準ライブラリ・ルーチンを呼び出して、高速化サ
ブシステムを使用するものと想定している。これらの呼
出しは業界の事実上の標準に準拠している（つまり、全
体的に浮動小数点システムからのプロダクト命令セット
と互換性がある）、これらには、アプリケーション・デ
ータ区域と高速化サブシステムのデータ・キャッシュ・
メモリ間でデータを転送するルーチン、広範囲にわたる
計算、ある種の同期化ルーチンが含まれている。 このレベルでのソフトウェアはホスト・コンピュータ・
システム上で稼動し、必要とするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。 ライブラリはアプリケーション・ソフトウェアから見て
、高速化サブシステムと結ぶインタフェースの働きをす
る。ライブラリは数百に及ぶ共通算術演算／アルゴリズ
ム・ルーチン群と、高速化サブシステムを初期設定し、
アプリケーションの配列やデータ・セットのデータ転送
を開始するルーチン群から構成されている。大部分のラ
イブラリ・ルーチンは入力パラメータと機能番号を装置
ドライバに渡すだけの機能しかないが、ある種のパラメ
ータ有効性検査が必要ならば組み入れることも可能であ
る。。本好適実施例では、装置ドライバとのインタフェ
ースはシステム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経
由する。しかし、ある種のオペレーティング・システム
では、呼出しタスクが再スケジューリングのために受渡
しされるので、呼出しに大きなオーバヘッドがかかって
いる。 装置ドライバ 装置ドライバはオペレーティング・システムの一部と考
えることができ、アプリケージ３ン・ソフトウェアより
も高度の特権レベルで実行される。装置ドライバの主な
役割は次の通りである。 １）コマンドとパラメータをライブラリ・ルーチンから
高速化サブシステムのＶＭＥインタフェース・メモリに
置かれているコマンド待ち行列に転送すること。 ２）転送すべきデータ（仮想メモリ・システムにある）
がメモリにロックされていることを確かめること。この
ためには、転送が連続ブロックに分割されていて、小さ
く分割した複数の転送が実際に行なわれているか、分散
／収集テーブルが作られていて、高速化サブシステムに
渡されていることが必要である。 ３）マイクロコードを複数のプロセッサにロードし、−
数的にはハードウェアとマイクロコードを既知の状態に
まですること（電源投入後か、新しいアプリケーション
がそれを使用する準備状態に置くため） ライブラリと装置ドライバを新しいホスト上に移植する
最も困難な問題の１つは、装置ドライバである。これら
は非常にオペレーティング・システムに依存する傾向が
あるので、ホスト・システムの詳しい知識が要求される
。任意的には、この種の問題を避けるために、物理メモ
リへのアクセスが許される場合には、ライブラリを直接
にハードウェアとのインタフェースにすることが可能で
ある。こうすれば、トライバの必要性が回避される。こ
の方法で高速化サブシステムをアクセスすると、装置ド
ライバを使用する場合よりも高速化される。しかし、特
に複数ユーザ環境では、安全保護が低下することになる
。 マイクロコード監視ルーチン マイクロコード監視ルーチンは、高速化サブシステムに
おける転送と計算以外の残りのタスクを取り扱うもので
ある。その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュール１１０とデータ転送プロ
セッサ・モジュール１２０間の作業分担、およ゛び内部
と外部の同期化である。 監視ルーチンは装置ドライバとは反対側の待ち行列の最
後に行かれており、作業を待ち行列から取り出す。（こ
れを行なうには、作業が空の待ち行列から取り出されな
いようにするためのある種の待ち行列管理が必要になる
。） どの程度複雑になるかは、どのプロセッサが使用される
かによって決まり、また、ホストにどれだけの仕事をさ
せるか、あるいは高速化サブシステムに負担させるかに
大きく左右される。物理メモリと仮想メモリ・モデルの
個所で行なったベクトル乗算コマンドの説明から明らか
なように、監視ルーチンはいろいろな手法を採用するこ
とができる。 物理メモリ・アーキテクチャでは、監視ルーチンはデー
タ転送プロセッサ・モジュール１２０と制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホストと制御プロ
セッサ・モジュール１１０は直接にデータをやりとりで
きないので、コマンドの経路指定を行なうだけである。 制御プロセッサ・モジュール１１０は作業の分散化とハ
ンドシエイキングを組織化する。 この分割は任意的である。別の（好ましさの点で劣るが
）アーキテクチャでは、制御プロセッサ・モジュール１
１０をデータ転送プロセッサ・モジュール１２０のスレ
ーブ・プロセッサ（その反対でなく）として働かせるこ
とも可能である。 仮想メモリ・モデルでは、データ転送プロセッサ・モジ
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになっていた。 制御はその殆どがホスト側で取り扱われるので、監視ル
ーチンのＤＰＴ部分はコマンドの経路指定だけを扱えば
よい。制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。 マイクロコード転送ルーチン（ＤＴＰ）これらのルーチ
ンは外部インタフェースの１つとデータ・キャッシュ・
メモリ間のデータ転送を取り扱う。インタフェースは主
にＶＭＥバス（とホスト・メモリ）に対するものである
。 ホスト・メモリとデータ・キャッシュ・メモリ間の転送
の大部分は、７続ブロツク転送、分１１に／収集転送、
ｎ番目の語ごと、行／列２次元配列アクセスといったよ
うに、転送の種類が狭い範囲に限られている。 上記種類のいずれにも属さないタイプの転送はいずれも
、必要時に追加することができる。ここで注目すべき重
要な点は、ベクトル加算がベクトル乗算と同じ転送ルー
チンを使用することである。これが便利なのは、上述し
たように、データ転送ルーチン（計算ルーチンと異なり
）はベクトル加算とベクトル乗算を区別する必要がない
からである。 マイクロコード転送ルーチン（ＣＰ） これらのルーチンはデータ・キャッシュ・メモリの１つ
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。 この場合も、データ・キャッシュ・メモリとレジスタ・
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ベクトル・インとオベクトル・アウ
ト、１ベクトル・インとスカシ・アウトといったように
、転送の種類が狭い範囲に限られている。これらの転送
タイプはデータ型（タイプ）に応じてさらに分類するこ
とができる。ベクトルは単純または複素数データ型に分
けることができ、もっと特殊化された転送タイプもいく
つかある（ ＦＦＴ、 畳み込みなど）。これらは汎用
ルーチンが使用されない場合に効率が向上する。 ここで注目すべき重要な点は、異な−る演算で同じルー
チンがイ吏用できることである。つまり、ベクトル加算
は、例えばベクトル乗算と同じ転送ルーチンを使用する
。 マイクロコード計 ルーチン（ＦＰ） 各計算タイプごとに、（例えば）８つの加算、減算また
は必要な演算を行なうルーチンが用意されている。この
種のルーチンによって制御される”（ データ転送は、高速レジスタ・ファイル４３０、乗算機
構４５０、加算機構４４０、およびスクラッチパッド１
６１０を含む密結合データ通路内で行なわれるものだけ
である。（このデータ通路には、いくつかの局所バスも
あり、その中には第１オペランド局所バス４３工、第２
オペランド局所バス４３２、結実用局所バス４３１、ル
ープバック接続４３４が含まれる。）、この場合も、必
要となるルーチンの多くはいくつかの標準データ形式別
に分類される。この分類の１例として、ダイアジック・
ベクトル演算（２ベクトルーインと１ベクトル・アウト
、例：ベクトル加算またはベクトル乗算）がある、従っ
て、標準テンプレートをあるカテゴリ内の各計算タイプ
ごとにセットアツプすることが可能である。これにより
、ＦＰマイクロコードを高速に生成して、基本ベクトル
演算の多くを取り入れることができる。 上述したように、レジスタ格納演算指定子はマイクロコ
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
べてを、１つのルーチンとして書（ことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演算レジスタをロードしなければな
らない。 短縮マイクロコード 上述したシステムは短縮マイクロコードを使用する機能
を備えているので、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することがで
きる。これは実際には、木好適実施例では、上述したよ
うにＦＰモジュール１３０で使用されている。 この種の短縮マイクロコードは多重プロセッサ・システ
ムの数値処理部分で使用すると、特に利点が得られる。 その場合には、演算指定子短縮マイクロコードを使用す
ると、演算をオーバレイさせる必要がなくなる。 従って、例えば、２つの配列を３個目の配列上にマツピ
ングする演算の場合（例： Ｇｉ−Ａｆ ＋ ８ｉ）に
は、命令レジスタに演算指定子（例：”ＡＤＤ”）をロ
ードしてから、この種の演算列を開始させることができ
る。この演算列は、演算を直接に指定しなかったコード
で記述されることになる。 従って、この機能を実時間拡張マイクロコードで使用す
ると、多重プロセッサ・システムにおける２つのマイク
ロコード・プロセッサ間のインタフェースにさらに高度
の柔軟性をもたせることができる。 また、命令を数値処理部分にロードするとき要求される
バンド幅を単純化することも可能になる。従って、アル
ゴリズム切替えやタスクの再分割がもっと効率よくなる
。 二土エユ王ヱｌ旦 第３Ａ図および第３Ｂ図を参照して上述したように、本
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコード操作を示した概略図であ
る。 上述したように、本発明はマルチウェイ分岐をアドレス
境界の制約なしで行なうマイクロコード・コンピュータ
・システムの、アーキテクチャを提供するものである。 さらに、代替宛先間の増分を可変にしている。相対アド
レス指定機能をもつシケンサが使用されている。 本好適実施例では、プログラム・カウンタがジャンプ宛
先の入力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスが異なるソースか
ら求められる多くの公知システムとは異なるものである
。 蒸散フーリエ 装（ＩｌＱｐｌｅＩＩｌｅｎｔａｔ
ｉｏｎ）第３１図は、新規な方法で実現した離散フーリ
エ変換の主要機能のいくつかを示す概略図である。 この例では、実現しようとする変換は高速フーリエ変換
（ＦＦＴ）である。 図示の例は１６点基数２複素数ＦＦＴである。勿論実世
界のＦＦＴはより多くのデータ点を使用して実現されて
いるが、この例では、いくつかの重要な点を示している
。ｎ点ＦＦＴには、ｌｏｇ ２ｎステージが必要である
ので、１０２４点ＦＦＴには１０ステージが必要になる
。各ステージでは、ｎ／２バタフライ計算を行なう必要
がある。 バタフライ計算は次式で与えられる。 ｒｏ ＝ ｒ４ ＋ ［（ｆ６傘ｒ８）］
＋ （ｒ７中ｒ９）］ｒｌ −ｒ５ ＋ ［（ｆ
７中ｒ８）］ −（ｒｆｉ中ｒ９）］ｒ２ − ｒ４
− ［（ｆｆｉ中ｒ８）］ ＋ （ｒ７傘ｒ９
）］ｒ３ − ｒ５ − ［（ｆ７申ｒ８）］
−（ｒ６傘ｒ９）］ただし、 「０と「１は結果Ｃの実数部と虚数部である。 「２と「３は結果りの実数部と虚数部である。 ｒ４とｒ５は人力Ａの実数部と虚数部である。 ｒ６と「７は入力Ｂの実数部と虚数部である。 ｒ８とｒ９は係数にの実数部と虚数部である。 （角かっこ［］内の式は形式的には同じであり、大かっ
こ（）内の式も形式的には同じであることに注意された
い、） 第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ計算を表している。各
日の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している。円内の数は複素数
フェーズ係数”ｋ”である。 本方法の好適実施例では、ＦＦＴアルゴリズムは第１図
に示すようなアーキテクチャにおいて、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０間で分割することによって実現されている。第
３１図に示すように、アドレス計算は、特に非常に多数
のデータ点が必要になる場合は、意味がない。制御プロ
セッサ・モジュール１１０はアドレス計算を実行して、
バタフライ計算のための正しいデータ・サンプルとフェ
ーズ係数の流れを作り出す。バタフライ計算は実際には
浮動小数点プロセッサ・モジュール１３０によって実行
される。 各ステージでデータ点のいくつかに付いている陰影バー
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影バーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、人力データの８複素数語（０語）が
ロード・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な入力となる。 （係数も与える必要がある。）陰影バーは最初の組の４
つのバタフライに対して、Ｃ語ｘＯ１ＸＩ、Ｘ２、×３
、Ｘ４．Ｘ８、Ｘ９、ＸＩＯ，Ｘｌｌがロード・インさ
れルコとを示している。４つのバタフライ計算が実行さ
れ、８個の０語からなる結果が転送される。さらに、正
しい組のフェーズ係数をロードするには、追加の転送が
いくつか必要である。（最初のステージでは１つだけの
フェーズ係数が使用されているが、異なるフェーズ係数
の個数は各ステージごとに２倍になることに注意された
い、従って、各組の４バタフライには少なくともバス１
４４の４サイクルが必要になる。２サイクルは８個の０
語の入力を持ち込むためのものであり、２サイクルは０
語の結果を再移動するためのものである。（さらに、係
数を転送するために５番目の主サイクルが必要になる。 ） ８個の０語は５１２ビツト、つまり、１６個のＦ語に相
当するので、これは意味のあるデータ・ブロックとなる
。しかし、この方法は本好適実施例で提供される高バン
ド幅を利用できるという利点がある。 さらに、データをこのサイズのブロック単位で転送する
と、同期点で使用されるＣＰ／ＦＰハンドシエイキング
・ロジックにとフて好都合であることが実証されている
。 従って、ＦＦＴは次の２つの部分に分割されている。 制御プロセッサ・モジュール１１０は複素数データのア
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、ＩＩＪ
御プコプロセッサジュールで稼動中のプロセスは浮動小
数点プロセッサ・モジュール１３０に送り込まれるデー
タの転送も制御する。浮動小数点プロセッサ・モジュー
ル１３０がバタフライ計算を完了すると（そして同期点
にあることを示すようにフラグをセットすると）、制御
プロセッサ・モジュール１１Ｇは結果を読み取って、そ
れを保管する。制御プロセッサ・モジュール１１０はバ
タフライ計算が行なわれていることを知らない。同期点
で浮動小数点プロセッサ・モージュール１３０とデータ
をやりとりするだけである。 ＦＰモジュール１３０は、式が上で定義したようにコー
ディングされている単純なリニア命令列によってバタフ
ライを計算するソフトウェアを実行する。このルーチン
は正しい入力データと係数を得るために必要な複雑なア
ドレス計算を知らなくてもよい。従って、このルーチン
はＣＰモジュール１１Ｇで稼動するソフトウェアから完
全に切り殖して書くことができる。 この分割が利点としてもつ特徴は、各ステージのＦＰプ
ロシージャが最後の２つのステージまでそっくり同じに
できることである。（最後の２ステージで実行されるバ
タフライ計算はより密に結合した０語入力を使用するの
で、ある種の中間結果を、レジスタ４３０に保持されて
いるデータとしてＦＰ内で前送りできる。） この例は、プロセッサ間を独立にできることも示してい
る。 ＦＰモジュール１３０によって実行されるプロシ
ージャは非常に単純に定詮されているので、浮動小数点
プロセッサ・モジュール１３０が異なる８１算機構チッ
プ・セット上に再設計された場合は、この単純なバタフ
ライ・ルーチンだけを変更すればよいことになる。この
ことは再アセ、ンブルする場合も同じである。 ＣＰとＦＰのソフトウェアの実行は並列に行なわれ、ア
ルゴリズムが実行される速度が最も遅い部分で決まるよ
うにパイプライン化ざわている。 ＦＰ命令列はこのバタフライ計算を実行するに当たり、
ＦＦＴにおける最後の２つのバタフライを除くすべてに
つい、て同じままである。従って、例えば、１０２４点
の複素数ＦＦＴでは、ＦＰモジュールは最初の８ステー
ジの計算を行なうために、同じ命令列５１２を実行する
ことになる。そのあと、ＦＦＴが最後の２ステージに対
して異なる命令列の実行を開始する。 多重ＦＰモジュール付きＦＦＴ もう１つの特に魅力のある構成は、４個のＦＰモジュー
ル１３０を備えた第１Ｏ図に示すようなシステムである
。 性能に影響を与える主要要因は、バタフライ計算時間と
［バタフライ・カルキュレータ」 （例えば、ＦＰモジ
ュール１３０）に対するデータ転送バンド幅の２つがあ
る。得られる性能はこれらのパラメータのどちらが満足
されなかったかによって決まる。以下の計算例はＩＫ複
素数ＦＦＴ、基数２に関するものである。 バタフライ計算スルーブツト 基数２のＦＦＴバタフライ計算式は、部分結果が再使用
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている。第１図（または第１θ図）に
示すようなシステムでは、この計算は、式がＡＬ［Ｉと
乗算機構を並列に使用することに役立たないので、１０
サイクルを要する。４２ｎｓサイクル時間を使用すると
、バタフライ計算には４２０ｎｓが必要になる。実際の
サイクル時間は６回のＡＬＩＪ演算では５２ｎｓ、４回
の乗算では４２ｎｓ（＃！計３３０ｎｓ ）を必要とす
るが、同期化、パイプライン始動、などのオーバヘッド
を含めると、４００ｎｓになる。従って、ＦＰモジュー
ルは４００ｎＳてバタフライを計算することができる。 転送バンド幅 各基数２のバタフライ計算には、２個の複素数サンプル
と複素数係数（または反復係数）が必要である。この計
算からは、２個の複素数結果が得られる。総計では、５
個の複素数または１０個の浮動小数煮詰をバタフライご
とにデータ・キャッシュ・メモリ１４０とＦＰＬＩの間
で転送する必要がある。キャッシュ・メモリのバンド幅
は毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語である。 このデータ速度は８個の連続、する語が１つのメモリ・
サイクル（１００ｎｓ ）で転送できるときだけ達成さ
れる。しかし、ＦＦＴを実行させるときは、これは常に
可能である。メモリのバンド幅を最も効率よく使用する
方法は、メモリ・サイクル当たりに４バタフライのデー
タを転送することである。従って、４回のバタフライ計
算には５回のメモリ転送サイクルが必要になる。 １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなっている。このＦＦＴに対してデータ転送速度ヤ
１イ［容される最小時間は、従って、（５１２０／４）
中５１１００ｎｓ−６４０マイクロ秒によって与えられ
る。 しか１７、このスルーブツト見積値は、最後の２ステー
ジの効果を考慮に入れると、修正する必要がある。ステ
ージｎ−２で４個のバタフライ計算の和から得た結果の
各データ・セット（８個の０語）は、中間結果をメモリ
に戻さなくても、ステラｎ−２の４バタフライとステー
ジｎ＋１の４バタフライを計算するのに十分である。し
かし、追加の組の係数が第２ステージで必要になる。こ
の正味の結果は６メモリ・サイクルだけで８バタフライ
を計算することができる。（この手法はり。 Ｒａｂｉｎｅｒ とＢ、Ｇｏｌｄ共著「デジタル信号処
理の理論と応用」のｐ５７７〜ｐ、５９９に詳しく説明
されている。） １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムでデ
ータ転送速度によって規制される最小時間は次の通りで
ある。 （５１２０７８）傘６＊１００ｎｓ−３８４ｖイクロ秒
この時間は見積転送時間である４００マイクロ秒以下で
ある。従って、使用可能なメモリのハント幅は４つのＦ
Ｐモジュールを組として一緒に稼動させるのに適してお
り、４００マイクロ秒てＦＦＴが達成される。 必要とされるバンド幅を更に減少するために使用できる
手法は次のようにいくつかある。 （１）あるステージ内で使用される異なる係数の個数は
変化する。例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用する。 それより前のステージでは、ステージの開始時に（すべ
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。 （２）４つのＦＦＴが並列に実行される場合は（その結
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール１３０の各々は、１つのＦＦＴの１７４ではなく
個々のＦＦＴを計算するために使用される）、係数を４
つのＦＰずべてに同報通信することができる。これによ
り、転送の係数部分で使用されるメモリのバンド幅が節
約される。 （３）″２ステージ・バタフライ計算は３または４ステ
ージに拡張することが可能であるが、制約要因として、
新しいデータ、現在のデータ、および中間記憶域を保存
するＦＰのレジスタ・ファイルのサイズがある。例えば
、４ステージ・アルゴリズムには１６個のサンプルと８
個の係数が必要であり、３２回のバタフライ計算後１６
個の結果が得られる。 この結果、比率は３２バタフライ当たり１０メモリ・サ
イクルとなり、キャッシュ・メモリのバンド幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートできる。 これらの考え方はすべて、必要ならば基数４または基数
８のＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・バス・アーキテクチャは基数がもっと大きいアルゴ
リズムで採用すると特に利点が得られる。 さらに注目すべぎことは、バタフライ定義とステージの
関係が異なるとしても、他の整数変換も同じ方法′で複
数のバタフライ計算ステージに分割することができるこ
とである。従って、データ操作に関して上述した事柄は
他の離散整数変換にも応用が可能である。 ヒストグラム・アルゴリズム 装 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示したもので
ある。 第１６図に示すように、数値プロセッサ・サブシステム
の計算部分におけるデータ通路は乗算機構４４０と加算
機構４５０だけでなく、データ通路のこの部分と密結合
−ているスクラッチパッド・メモリ１６１０も含んでい
ることが好ましい。（このメモリはアドレス・ロジック
１６１１を備えている。）このスクラッチパッド・メモ
リ１６１１があると、モジュール１１０はアドレスを計
算して、データを局所的に取り出すことができる。この
メモリ１６１０がない場合は、ＦＰモジュール１３０は
ＣＰモジュール１１０にアドレスを与える必要があり、
ＣＰモジュール＋１０の方は参照機能を実行して、その
結果をＦＰモジュール１３０に返してやる必要がある。 このためには、追加のハンドシエイキングが必要になる
ので、効率が非常に低下することになる。従って、この
小規模のデータ通路部分のアーキテクチャを、上述した
ように数値処理モジュールとのインタフェースで使用さ
れる大規模のデータ処理アーキテクチャと協働させると
、利点が得られる。 本好適実施例では、スクラッチパッド・メモリ１６１０
は３通りの使い方が可能である。超関数の計算などのア
ルゴリズムの場合にテーブル・メモリとして使用する方
法、局所スタックとして使用する方法、結果を収集する
ためにヒストグラム・アルゴリズムで使用する方法であ
る。 このスクラッチパッド・メモリをスタックとして使用で
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとって非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
せる必要がなくなるので、非常に有利である。 共通高水準言語（ＦＯＩＩＴＲＡＮなど）で書いたルー
チンをマイクロコードにコンパイルすることは、マイク
ロコード・プログラムを生成する重要な手段である。ベ
クトル演算を効率のよいマイクロコードにコンパイルす
ることは比較的容易である。 しかし、スカシ演算もかなりの部分が常にあるので、こ
れらをコンパイルすることは非常に厄介である。 スカシ・ルーチンをマイクロコードにコンパイルする作
業は、スタック・ベースのアーキテクチャが仮想計算機
として使用できる場合には特に行ないやすいことが明ら
かにされている。（従来のこれを行なうには、逆ボーラ
ンド・ロジックに変換する必要がある。） このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させると
きは、ヒストグラム・データをテーブル・メモリに累積
することができる。 これにより、データ・キャッシュ・バスへのアクセス・
ロートを追加することから避けられる。 密結合局所メモリを使用してヒストグラム・データを収
集することは、画像処理アルゴリズムで特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているが、大量のデータを扱う必要があるので
、キャッシュのバンド幅に対する需要が非常に大きくな
る。本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。 第３２図は、多数の画像処理問題に応用できる比較的代
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従って、ヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。 プレビュー・モードのバイブライン方式アルゴリズム 本明細書に記載されている重要な開示事項は、プレビュ
ー・モードでソフトウェア制御の２重バッファを使用し
てパイプライン方式アルゴリズムを実行させて、同期点
を通過する平均スルーブツトを維持する方法である。 第３３図は第２０図に示すようなソフトウェア制御２重
バッファを備えたハードウェアでパイプライン方式アル
ゴリズムを実行させる方法を示したものである。 上述したように、ソフトウェア制御の２重バッファを使
用すると、高速計算機構と高度の制御間のクロック境騨
を越えるときに非常に好都合である。しかし、注目すべ
きことは、ソフトウェア制御の２重バッファの利点を広
範囲にわたるバイブライン方式のアルゴリズムにも生か
すことができることである。 ２重バッファリング用の好ましいサブシステムはソフト
ウェアで分割された２重ボート・メモリを使用している
ので、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のプロセッサに割り振ることができる。（
この割振りは両方のプロセッサが切替え！！備状態にあ
ることを示すそれぞれのフラグをセットすると、切り替
えられる。） このメモリをアクセスすると、追加ビットはそのアクセ
スに「物理Ｊ、「論理」または「プレビュー」のタグを
付ける。物理アクセスは全メモリ内のリテラル・アクセ
スと解釈され、２重バッファリングは無視される。論理
アクセスは２重バッフアイリング切替え状態によって判
断される追加アドレス・ビットによって補充されている
。 プレビュー・アクセスは読取りだけに使用され論理アク
セスでアクセスされる側とは反対のメモリ・バンクに移
る。プレビュー・アクセスを使用すると、パイプライン
方式アルゴリズムにおける同期点でのデータ流れの非効
率が避けられるので非常に有利である。 例えば、標準２重バッファリング方式が第１図に示すよ
うなシステムで使用される場合は、スワップを行なうた
びに、それが空になる前にデータ・バイブラインを再び
一杯にする必要かある。この実施例では、サンプルのベ
クトル演算は浮動小数点プロセッサが各バッファ分のデ
ータに対して８回の計算を行なう必要がある。このこと
は、３サイクル分のオーバヘッドが使用されて、８語の
データごとにバイブラインを一杯にし、空にすることを
意味する。その結果、全体の平均処理時間に付加される
割合が高くなることは明らかである。 本明細書に記載されている新規事項の１つは、「ソフト
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のボ
ートが他方の半分側にあるデータを調べてから、それを
交換することができる。このモードによると、制御プロ
セッサがその作業を終えて、続行前にバッファ交換を待
っているとき、浮動小数点プロセッサのバイブラインを
常に一杯にしておくことができる。 ２ｍバッフ７リングは、多重プロセッサ・システムにお
いて数値プロセッサと大容量キャッシュ・メモリ間のイ
ンタフェースにあるレジスタ・ファイルで使用するのが
好ましい。レジスタ・ファイルを分割すると、キャッシ
ュ・メモリ１４０でデータ衝突が起こるのを回避できる
。 この実施例では、５ボート付きレジスタ・ファイル４３
０が２重バッファのメモリとなるように使用されている
。しかし、他の実現方法の使用も可能である。 本発明によれば、ハードウェアで２重バッフ７リングを
行なう従来のシステムよりも柔軟性に冨んだシステムが
速度を損なうことなく得られる。 特に、ｒプレビュー」モードを使用すると、この２重バ
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャとして使
用することができる。 性茸１１工４丙 性能最大化の基本的制約要因となるものを挙げると、次
の６つがある。 人出力バンド幅（これは本好適実施例では４０ＭＢ／秒
にな）ている）。 データ・キャッシュ・メモリ・バンド幅（これは本好適
実施例では３２０ＭＢ／秒になっている）。 浮動小数点プロセッサ・モジュール１３０の保持レジス
タとレジスタ・ファイル間のデータ転送速度。これは現
在はデータ・キャッシュ・メモリ・バンド幅以下になっ
ている。 アドレス計算速度（これは本好適実施例では、毎秒１０
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。 持続浮動小数点計算速度。本好適実施例では、単精度「
加算」の場合、これは２８ｎｓサイクル時間以下である
（より高速の構成要素が利用可能になれば、向上の余地
がある）。単精度乗算の場合は４２ｎｓサイクル時間以
下である。 並列に使用される数値処理モジュールの数。 性能の評価 特定のアルゴリズムでその性能を決める要因は以下に挙
げる条件のどれが該当するかによって非常に左右される
。 ソース・データと結果がどこに保管されるか：性能はデ
ータがデータ・キャッシュ・メモリに保管されるとき最
大化される。データがオフボードに保管される場合は、
データ人出力転送が制約要因となる可能性が大きい。達
成可能な入出力速度は通常、関与する周辺装置とサポー
トされる転送の種類（単一かブロックか）によって決ま
る。入出力速度が毎秒４０ＭＢであると、計算速度は３
個の数がすべての計算に関係するような計算では、３．
３ＭＦＬＯＰＳまでである。 データと算術演算との比率：浮動小数点計算速度または
データ転送速度がボトルネックとなるかどうかは、これ
によって決まる。計算量の割にデータが少ないアルゴリ
ズム（例：ＦＦＴ）は浮動小数点プロセッサ・モジュー
ル１３０の速度が制約要因となる。データ転送に制限さ
れるアルゴリズムの例としては、１回の算術演算に３個
のデータ値を必要とするベクトル加算がある。 データ・キャッシュ・メモリ内のデータのレイアウト：
データ・キャッシュ・メモリと浮動小数点プロセッサ・
モジュール１３０間の最大転送速度が得られるのは、８
個の連続するＦ語（つまり、各々が３２ビツトからなる
浮動小数煮詰）が−緒に転送されるときだけである。あ
るアルゴリズムでのデータがこのブロック転送機能を利
用できない場合は、正味データ転送速度は低下すること
になる。これを表にまとめると、次の通りである。 Ｆ語の個数 転送速度 ８ ８０ ＭＦＦ語秒 大部分のアルゴリズムはより高速の転送速度を利用する
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。 操作の並行：これにより、オフボード入出力転送を浮動
小数点計算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を使用できる場
合は、入出力転送速度が相対的に遅くても、全体の言１
算速度は］＋１２ ’Ｊを受けることはない。 褐攻のＦＰ：アルゴリズムが計算バウンド（束縛）であ
り、メモリや入出力のバンド幅に制限されないときは、
ＦＰを複数にすると、メモリ・バンド幅を越えない限り
、１つの浮動小数点プロセッサ・モジュール１３０の性
能は倍になる。例えば、ＦＰが４つのときは、ベクトル
加算性能は向上しないが、ＦＦＴは４倍の速度で計算さ
れる。 以上説明したことから理解されるように、本明細書中に
開示した新規事項は広範囲にわたフて応用することがで
きると共に、広範囲にわたって改良または変形が可能で
ある。従って、特許請求の範囲に記載された内容は上述
した各種実施例に制約されるものではなく、またこれら
の実施例に関する記載に制約されるものでもなく、特許
請求の範囲に明確化された請求事項のみに制約されるも
のである。
ビットには、読取り保持レジスタを通る流れとレジスタ
制御、書込み保持レジスタを通る流れとレジスタ：１制
御、マイクロコード拡張インタフェースにおいて割込み
承認信号を駆動する外部割込み承認信号、ＧＩＰ割込み
要求、保持レジスタに対するループバック・モート、２
個のＬＥ［１制御信号がある。 ＴＤババスデコード このロジック（これはデコーダ３６０の最も重要な機能
の１つである）は、マイクロコードＴＤ／ −スをデコ
ード化し、ＴＤババス２２を駆動できる装置の出力イネ
ーブルをその結果に応じて制御する。 また、このロジックはＴＤ宛先フィールド（クロック発
生機構２５０からの書込みゲート信号で修師されている
）もデコート化して、スロープと書込みイネーブル信号
を発生する。ＴＤババス２２上のボー［−の大部分は読
み書きができるので、ＩＰＬＩ上の疑似レジスタは不要
である。 ＴＤババスソースおよび宛先になり得るものとしては、
ＩＰＩＩ １４０、ＶＭＥインタフェース・メモリ、コ
マンド・メモリ、データ・キャッシュ・メモリ保持レジ
スタ５６０Ｂ、モード・レジスタ（８ビツト）、シーケ
ンサ・データ・ボート車中、定数／次アドレス・フィー
ルド（ソースのみ）傘車、ＶＭＥデータＦＩＦＯ、デー
タ・パイプｌ、データ・バイブ２、ＧＴＰ ＦＩＦＯ＊
＊、割込みベクトル・レジスタ（８ビツト） 、ＤＭＡ
制御レジスタ、ＤＭＡコントローラーアドレス・カウン
タ◆、ＤＭＡコントローラー語カウンタ傘がある。＊印
の付いたソースはＤＭＡコントローラ命令によってデコ
ードされる。通常のＴＯババス御フィールドの一部とし
てはデコードされない、、＊＊Ｅｐの付いたソースは、
下位１６ビツトだけを駆動する。これらの１つが選択さ
れると、符号／ゼロ拡張ＰＡＬ ２１６も活動化される
ので、データは３２ビツトのバス幅まで符号またはゼロ
で拡張される。 １つのソースと１つの宛先だけが選択可能であるので、
これらは異なっていなければならない。 ＩＰＩＩ ３４０へのデータ転送はＩＰＩＩ ３４０の
命令フィールドの制御を受けて行なわれるので、データ
が別の宛先にロードされているのと並行してデータをＴ
Ｏババス２２から取り出すことができる。 クロック発生機構 上述したように、クロック発生機構２５０は、データ転
送プロセッサ・モジニール１２０全体を通して使用され
る基本クロック信号を発生する。 デバッグ・ハードウェア データ転送プロセッサ・モジュ・−ル１２０に含まれる
デバッグ・ハードウェアの大部分はいくつかの個所で前
述した。これらをここで要約して示すと、次の通りであ
る。マイクロアドレス・バス３１１（読み取りと書込み
の両方）のホスト制御、ホストによるＷＣ５のローディ
ングと読み戻し、ＤＰＴのアテンションを得るためのＶ
ＭＥ生成割込み、ハードウェアによる中断点サポート（
中断点は数に制限されずに、いつでも設定可能）、クロ
ー・ロジック（これにより、ユーザ・タスクはモニ・タ
スクを１ステップ進めないで１ステップ進むことかでき
る）、すべてのレジスタが読み書きであること、マイク
ロコードを１ステップ進めるためのハードウェアによる
クロック制御、すへての割込みが選択的に割込み可能ま
たは割込み禁止できること、重要なロジック群の内部状
態に対するアクセス（これにより、ＤＴＰモジュールの
ハードウェア状態を完全に格納し、復元することができ
る）などである。 マイクロコード語の形式 マイクロコード語の形式の概要を示したのが第３Ｃ図で
あり、次のように定義されている。 ＊印の付いた項目は直接にＷＣ５から取り出されて、こ
れらが制御する装置内部でパイプライン化される。 使用可能なマイクロコード・ビットの総数は９６ビツト
である。これらのビットは大部分が使用されるが、その
いくつかは予備として以下のフィールドから除かれてい
る。 ｒｐｕ ７寅算コード（３２）申 ：このフィールドは
ｌＰｔ１３４０整数プロセツサのデータ経路と算術また
は論理演算を制御する。フィールド内のビットの割振り
はコード化されているが、詳細はＷｅｊ ｔｅｋデータ
資料に記載されている。すべての命令は下位２４ビツト
がコニド化されており、上位８ビツトはデータをＩＰＵ
３４０のレジスタ・ファイルに転送するときだけ使用
される。 ジーケンサン寅算コード（７）ウニこのフィールドはＡ
ＤＳＰ １４０１による次のアドレス生成を制御する。 命令セットはデータ資料に記載されている。 定数７次フィールド（１６）傘：このフィールドは主に
アドレス情報をシーケンサに与えるために使用されるが
、１６ビツト定数値をデータ・バス上に送出するために
も使用できる。その場合は、これはこのバス上のレジス
タのいずれかにロードすることが可能である。 マルチウェイ分岐選択（２１＊：このフィールドはマル
チウェイ分岐操作時にＦＩＦＯ状況信号のどちらのセッ
トを使用するかを選択する。選択できるもノニμ、ＶＭ
Ｅ人力ＦＩＦＯ１ＧＩＰ人力ＦＩＦＯ、データ・バイブ
１人力ＦＩＦＯ、データ・バイブ２人力ＦＩＦＯ１があ
る。 マルチウェイ・シフト；ト制御（２）：これはマルチウ
ェイ分岐状況−１ｌ″１報がビット位＠Ｏ、ビット位置
１、ビット位置２から挿入されること、あるいは全く挿
入されないことを選択する。シフト要因は多様化されて
いるので、マルチウェイ分岐内の各入口点をそれぞれ、
１．２または４命令の長さにすることができる。 マルチウェイ分岐転送イネーブル（１）：このビットは
キャッシュ・メモリ・アクセス許可信号をＦＩＦＯ状況
と結合するのを可能にしたり、禁止したりするものであ
る。このビットが使用されないときは、マルチウェイ分
岐は４ウエイであり、使用されるときは、８ウエイであ
る。 サイクル長さ（２）、このフィールドは選択された命令
とデータ経路に合ったサイクル長さを選択する。 データ・キャッシュ・アクセス（１１４：このビットは
、データ・キャッシュ・メモリへのアクセスがデータ転
送プロセッセ・モジュール１２０によって要求されると
活動化する。 データ・キャッシュ書込みイネーブル（１） この
ビットはデータ・キャッシュ・メモリへのアクセスが許
可されると、データ・キャッシュ・メモリで書込みサイ
クルを発生させる。 データ・キャッシュ書込みオール（１）：このビットは
通常の書込みイネーブル・ゲート操作を無効にして、デ
ータ・キャッシュ・メモリ内の語の選択的更新を可能に
し、すべての語が書き込まれるようにする。これは、ア
クセスが許可されたときだけ、データ・キャッシュ・メ
モリ書込みサイクルを発生させる。これはメモリ・ブロ
ックを定数値にセットするときに便利である。 条件コード選択（５）：このフィールドは条件付き命令
の実行時にシーケンサにテストさせる以下に挙げた条件
コードの１つを選択する。つまり、ＩＰｏ ３４０条件
コード出力、マイクロコード・ループ、書込みフラグ（
２項目）、データ・バイブ人力ＦＩＦＯ＃１（半満杯と
空）、データ・バイブ入力ＦＴＦＯ＃２ （半満杯と空
）、データ・バイブ出力ＰＩＦＯ＃１（満杯）、データ
バイブ出力ＦＩＦＯ＃２ （満杯）Ｖ！ＩＩＥデータ
入力ＦＩＦＯ（半満杯と空） 、 ＶＭＥデータ出力Ｆ
ＩＦＯ（半満杯と空） 、ＧＩＰインタフェース（人力
）（半満杯と空）、ＧＩＰインタフェース（出力）（半
満杯と空）、データ・キャッシュ・メモリ・サイクル承
肥、マイクロコード拡張インタフェース条件コート・イ
ンタフェース、ＤＭＡバス・エラー、保留状況である。 保留状況（１）：このビットは通常はシーケンサ２１０
内のＦＬＡＧレジスタの状態に従う疑似状況レジスタの
更新を禁止する。通常、この疑似ビットは内部レジスタ
の状態に従うが、割込みサービスの実行中は、更新され
るのを禁止される。こわにより、ＦＬ八へレジスタは割
込みルーチンから出たとき正しく復元される。 ＴＤババスソース（４）：このフィールドはＴＤババス
駆動させる以下に挙げたレジスタ、バッファ、または装
置の中から１つを１択する。つまり、ＩＰＩＩ ：１４
０、コマンド・メモリ、ＶＭＥインタフェース・メモリ
、データ・キャッシュ・メモリ保持レジスタ、モート・
レジスタ、シーケンサ・データ・ボート、定数／次アド
レス・フィールド、シーケンサ・データ・ボート、定数
／次アドレス・フィールド、ＶＭＥデータＦＴＦＯデー
タ・ボート、データ・バイブ２、ＧＩＰ ＦＩＦＯ１割
込みベクトル・レジスタ（８ビツト）、ＤＭＡ制御レジ
スタ、ＤＭＡコントローラーアドレス・カウンタまたは
ＤＭＡコントローラー語カウンタである。 ＴＤババス先（４）：このフィールドは以下に挙げたレ
ジスタ、バッファまたは装置の１つをＴＩ）バス上のデ
ータの宛先として選択する。つまり、コマンド・メモリ
、ＶＭεインタフェース・メモリ、データ・キャッシュ
・メモリ保持レジスタ、モード・レジスタ、シーケンサ
−データ・ボート、定数／次アドレス・フィールド、シ
ーケンサ・データ・ボート、ＶＭＥデータＦＩＦＯデー
タ・バイブ１、データ・バイブ２、ＧＩＰ ＦＴＦＯ１
割込みベクトル・レジスタ（８ビツト） 、 ＤＭＡ制
御レジスタ、ＤＭＡコントローラーアドレス・カウンタ
、ＤＭＡコントローラー語カウンタである。 ＩＰＵ ：１４０が上に挙げたものの中に含まれていな
いのは、これはＴＤバスーヒのデータをいつでも「取１
１１ Ｊできるからである。この機能はＴＰｔｌ命令フ
ィールドによって制御される。 アドレス・レジスタ制御（２）：これらの制御ビットの
一方はアドレス・レジスタのローディングを可能にし、
他方のビットはレジスタの読み戻しを可能にして、診断
とデバッグ・モニタで使用できるようにする。 中断点（１） ＜４４デバツグ専用傘＊）：命令に中
断点を設けるためにデバッグ・モニタによって設定され
る。この結果、命令の実行中に割込みが起こると、その
命令の実行を終えたあと制御権がデバッグ・モニタ・マ
イクロコードに渡される。 クロー（１）（Φ牟デバッグ専用中り ：ユーザ・タス
クを１ステップ進めるときクロー・ロジックを始動する
ために設定される。この結果、次の命令の実行中に割込
みが起こると、ユーザ・タスクのある命令が実行された
あとで制御権がデバッグ・モニタ・マイクロコードに移
される。これにより、ユーザ・タスクはクロックを物理
的にオン、オフに切り替えなくても１ステップ進むこと
ができる。 毘ム配力」ぜ」υ−：これは制御プロセッサ・モジュー
ルに３レベルのうちのルベルで割込みを引き起すもので
ある。これらのレベルは次のように割り振られている。 つまり、ホストから新しいコマンド受信、データ転送終
了、データ・キャッシュ・メモリへのアクセス権解放で
ある。 ゼロまたは符号拡張（１）：このビヅトは１６ビツト幅
レジスタまたは装置が読み取られるときだけ効力をもつ
。その場合には、データをゼロで拡張するか（ビット１
６−３１がゼロにセット）、符号で拡張するか（ビット
１６−３１がビット１５と同じにセット）が選択される
。 ＤＭＡコントローラ命令（３）：このフィールドはＤＭ
Ａコントローラに対する命令を制御する。命令には、内
部レジスタの読み書き、レジスタの再初期設定、アドレ
スを増分（減分）または語カウンタを減分する通常のＤ
ＭＡ動作を扱うものがある。 マイクロコード１広弓長バス マクロコート拡張バスは基本マイクロコーＦ・サーヒ′
スをオフボードで拡弓長するものである。これは、拡張
周辺ボード上のある種のインタフェースを制御したり、
周辺ボード全体を制御したりするために使用できる。こ
れらの使い方の代表例として、大容量メモリ・カードや
ネットワーク・インタフ二一スーカードとのインタフェ
ースとなることである。 拡張バス・インタフェースは電気的および機械的にＧＩ
Ｐ上の拡張インタフェースと同じであるので、これらは
どの共通拡張カードでも共用することができる。 拡弓長コネクタは９６ウエイＤＩＮコネクタであり、そ
こに現れる信号には、次のものがある。３ビット−スラ
イス・クロック［注１コ、パイプライン・レジスタ・ク
ロック［ｌ］、マイクロアドレス・バス３１１Ｂ（１５
ビット）［２］、ＴＤババス２２（３２ビツト）［３］
、リセット、ＷＣ５出力制御、パイプライン・レジスタ
出カニ田御イネーブル、ＷＣ５ｇ込みイネーブル３２４
、パイプライン・レジスタ・モード制御、直列クロック
、直列データ・イン、直列データ・アウト（マイクロコ
ードのローディングで使用）、外部割込み［４］、割込
み承認、条件コード［４］。信号は上で注記したものを
除きすべてＴＴＬレベルにある。つまり、［１］これら
の信号は差分ＥＣＬレベルにある。［２］これらの信号
は信号コード化ＥＣＬレベルにある。［３］このバスは
３２ビツト幅であるが、目的によっては、２個の１６ビ
ツト・バス、つまり、−次データ・バスと二次データ・
バスとみなすことができる。 ［４］これらの信号はオープンしているコレクタ・バッ
ファによって駆動される。 ある種のＥＣＬ信号をこのインタフェースで使用すると
、ボード間のクロック・スキュー効果を最小にするので
好都合である。 数値プロセッサ・モジュール１３０ 本好適実力ζ例では、数値プロセッサ・モジュール１３
０は浮動小数点プロセッサである。従って、このモジュ
ールＮＯは浮動小数点プロセッサ・モジュール（または
ｒＦＰモジュール」）とも呼ばれることがある。しかし
、このモジュールは他のデータ型（データ・タイプ）用
に、例えば、複素数算術演算モジュールとして、あるい
は広幅整数演算用モジュールとして構成することも可能
である。このモジュールが広い意味で数値プロセッサ・
モジュール１３０とも呼ばれるのはこのためである。 本好適実施例では、浮動小数点プロセッサ・モジュール
１３０は浮動小数点プロセッサとキャッシュ・メモリ間
のデータ転送を統御する制御／インタフェース・ロジッ
クと非常に密に結合されている。この制御／インタフェ
ース・ロジックは制御プロセッサのマイクロコード・ク
ロックによりてクロックがとられるので、制御プロセッ
サのマイクロ命令の拡張部分で制御するのが好ましい。 本好適実施例では、浮動小数点プロセッサ・モジュール
１３０と制御／インタフェース・ロジック（ＣＰ拡張ロ
ジック）は主基本ボード（ここには、キャッシュ・メモ
リ１４０と制御プロセッサ・モジュール１１０の主要部
分が置かれている）に差し込まれる別個のサブボード上
に一緒に（菩載されている。 追加モジュール１３０が使用される場合は、その各々に
は制御／インタフェース・ロジックの一部が置かれるこ
とになる。 本実施例のアプリケーションでは、この制御／インタフ
ェース・ロジックは制御プロセッサ・モジュール１１０
の拡張と見られているが、この制御／インタフェース・
ロジックがモジュール１１０の一部であるか否かに関係
なく、本アプリケーションでは、このロジックのタイミ
ングと制御特性に関して重要な新規事項がいくつかとり
入れられている。 本好適実施例では、３２ビツト・データ構造が使用され
ている。各浮動小数点数は３２ビツトで表されるので、
３２ビット車位は浮動小数点数（または「Ｆ語」）とも
呼ばれる。本好適実施例では、数の形式は小数部が２４
ビツト、指数部が８ビツトになっている。これは選択的
にＩＥＥＥ形式にすることも、ＤＥＣ形式にすることも
可能である。 浮動小数点プロセッサ・モジュールＮＯの内部動作につ
いて、まず説明する。そのあとで、制御プロセッサ・モ
ジュール１１０およびキャッシュ・メモリ１４０とのイ
ンタフェースの機能について詳しく説明する。 第４八図から第４Ｄ図までは、数値処理モジュール１３
０の主要部分を示したものである。本好適実施例では、
第４八図は制御プロセッサ・モジュール〕３０とのイン
タフェースとなるために使用されるインタフェース・ロ
ジック４１０の概略図である。 第４Ｂ図はモジュール１３０内のデータ通路の主要部分
の一部を示している。第４Ｃ図はマイクロコードのアク
セスとデコード化のとき本好適実施例で使用されるロジ
ックを示している。第４０図は本好適実施例で浮動小数
点モジュールに使用されるマイクロ命令形式を示してい
る。 実際の数値計算が高速で行なわれる浮動小数点算術演算
機構について最初に説明する。そのあと、ＦＰモジュー
ル１３０ と低速モジュール間のクロック境界をまたい
でデータ転送が行なわれる２重バッファリング操作につ
いて説明する。次に、データ転送の追加段（その大部分
はＣＰモジュール１１０の拡張部分によって制御される
）について説明する。最後に、算術演算機構を統御する
プログラムについて説明する。 浮動小数点算術演算機構（ＦＰＵ） 本好適実施例の浮動小数点算術演算機構は非常に単純化
されており、高速で動作する。この通路には、浮動小数
点乗算機構、浮動小数点ＡＬＵ （算術および論理演
算機構）、高速多重ボート・レジスタ・ファイルが含ま
れ、これらはすべて高速で単純化されたシーケンサによ
って制御される。さらに、スクラッチパッド・メモリが
内部データ通路と密結合されて、参照テーブルを保存し
、ヒストグラム記憶またはデータ・スタックとして動作
する。 ２レベル・データ通路のトポロジは第１６図に分かりや
すいように示されている。低レベル・データ通路とその
構成要素は浮動小数点算術演算機構（ＦＬＩＩ） と
呼ばれるものである。ＦＰＵは、高速レジスタ・ファイ
ル４４０、八１．Ｕ ４５０、スクラッチバ・ント・メ
モリ１６１０、局所ハス４３１．４３２．４３３．４３
４から構成されている。 算術計算機４Ｊ ４４０と４５０ 浮動小数点プロセンサ・モジュール１３０で使用される
浮動小数点計算機構には浮動小数点乗算機構ＦＭＰＹ）
４４０と浮動小数点算術論理演算機構（ＦＡＬＵ）
４５０がある。両方とも、内部アーキテクチャは非常に
よく似ている。唯一の違いはデータの扱い方であり（演
算操作が異なることを別として） 、ＦＡＬＬＩに累積
演算のための余分のフィードバック通路が設けられてい
ることである。 本好適実施例では、Ｂｉｐｏｌａｒ Ｉｎｔｅｇｒａｔ
ｅｄ Ｔｅｃｈ−ｎｏｌｏｇｉｅｓ （ＩＴ）社程偶の
集積回路（浮動小数点チップ・セットとレジスタ・ファ
イル）が次のように使用されている。ＢＩＴの部品番号
とこれらに準じるアナログ装置番号は、乗算機構４４０
：Ｂ２１１０またはへ〇５Ｐ７１１０．ＡＬ口４５０：
Ｂ２１２０ または八〇５Ｐ７１２０、レジスタ・ファ
イル４３０：、Ｂ２２１０または八ＤＳＰ７２１０であ
る。乗算機構４４０とＡＬＵ １１５０および高速レジ
スタ・ファイルは、実際には、ＥＣＬゲートを内部に使
用している。しかし、これらのインタフェースと電源は
ＴＴＬである。これらの算術演算チップは完全な６４ビ
ツト・データ通路を内部にもち、外部に３２ビツト・イ
ンタフェースをもっている。従って、これらのチップは
高速６４ビツト演算を行なう能力をもち、必要に応じて
多重化データ転送を利用する。 ＦＭＰＹ ４４０とＦＡＬｔｌ ４５０はそれぞれ、オ
ペランド用の２個の３２ビツト幅人力ボートＸとＹ−（
それぞれ局所オペランド・バス４３１と４３２に結ばれ
ている）と、結実用の３２ビツト幅両方向ボートＴ（局
所結果バス４３３に結ばれている）を備えている。 計算機構の人力ボートの各々はラッチとマルチプレクサ
を備え、出力ポートはマルチプレクサを備えているので
、６４ビツト幅の数を出し入れして転送できるようにな
フている。 ２計算機構の結実用ボートは並列に接続されている（結
実用バス４３３に、従って、レジスタ・ファイルの書込
みボート４３０Ｄに）。これにより、計算機構は外部マ
ルチプレクサを使用したり、データをレジスタ・ファイ
ルあてに送ったりしなくてｂ、データを交換し合うこと
ができる。これは、例えば、積の和を求める計算を行な
うとき便利である。また、この機能を利用すると、スク
ラッチパッド・メモリ１６１Ｏとの間で高速にデータを
やりとりすることができる。しかし、この構成には、Ｆ
ＭＰＹ ４４０とＦＡＬＩＩ ４５０の両方を同時に活
動化できないという制約がある（ただし、積の和を求め
る演算は除く）。これは出力ポートが一緒に結合されて
いるからである。これらのボートを別々にしたとしても
、両方の装置はレジスタ・ファイル４３０からの同じデ
ータ通路を共用するので、入力側に問題が起こることに
なる。 実際に使用される算術演算機構は人出力ボートを柔軟に
構成できるので、これらのボートをレジスタしたり、透
過にしたりできる。しかし、本好適実施例では、この機
能は使用されていない。ボートはすべてレジスタされる
。両計算機構の内部データ通路と機能４４位はすべて６
４ビツト幅であり、−！ＩＬ精度（ｓｐ）と倍精度（Ｄ
Ｐ）のどちらの演算も行なうことができる。 ＦＭＰＹ ４４０での機能単位は４個の算術演算命令を
サポートしている。最小サイクル時間（ナノ秒単位）は
どちらの精度の場合も、次の通りである。 単精度 倍精度 乗算 ４０５９ 除算 ２００ ３０’０平方根
３００ ６００バス ４０５
０ 整数乗算 ４５ ＦＡＬｔｌ ４５０での機能単位は浮動小数点命令、整
数命令、変換命令といったように幅広くサポートしてい
る。詳細については、メーカのデータ資料に記載されて
いる。すべての浮動小数点命令（単精度と倍精度）は最
小実行サイクル時間は２５ｎｓであり、整数演算はすべ
て１２ｎｓ、変換はすべて２５ｎｓで行なわれる。 最もよく使用される命令には、次のものがある。 浮動小数点：加算と減算（符号付きまたは絶対値）、絶
対値、否定、スケール、マージ、正規化、比較。 変換： ＳＰ−＞ビット整数、 なし、 ＳＰ −＞５４ ビット整数、なし。ＳＰ ＜
−３２ビツト整数、 なし。ＳＰ ＜−６１ビツト整数、 なし。ＤＰ−＞３２ビツト整数、 なし。ＤＰ−＞６４ビツト整数、 なし。ＤＰ ＜−３２ビット整数、 なし。ＤＰ ＜−６４ビット整数、 なし。ＳＰ−＞ＤＰ、ＯＰ −＞ＳＰ。 整数：加算（０，ｌ、桁上げ）、減算（０，１，桁下げ
）、 最大値（符号付きまたは符号なし）、 最小値（
符号付きまたは符号なし）、論理、シフト（論理または
算術）、回転、ビット反転。 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 符号付きまたは符号 （以下余白） スクラッチバンド・メモリ１６１０ 第１６図に示すように、スクラッチパッド・メモリ１６
１０はそのアドレス・カウンタ１６１１と共に、結実用
バス４３３につながフている。計算機構４４０と４５０
は両方向ボートでこのバスにつながっているので、マル
チプレクサ４４０、ＡＬｔｌ ４５０、またはレジスタ
・ファイル４３０によってデータを直接にこのメモリか
ら読み取ることができる。 アドレス・カウンタ１６１１を通して、いくつかのアク
セス・モードでこのメモリがアクセスできるようになっ
ている。２個のモード・ビットに応じて、アドレス・カ
ウンタは（読取りまたは書込みアクセスが行なわれるつ
と）アドレスを増分し、アドレスを減分し、アドレスを
保持し、あるいはアドレスを指定できるようにする。（
例えば、アドレス増分と減分をいく通りかに組み合わせ
て、スタックとして動作させることも可能である。）カ
ウンタ１６１１のアドレス生成機能を利用すると、ある
条件のときに、メモリ１６１０を１サイクル１回の書込
みの割合で機能させることができる。 このメモリをスタックとして動作させると、上述したよ
うに、コンパイラでスカシ・プログラミングするとき特
に好都合である。 ヒストグラム・アルゴリズムを実行させるときは、以前
のサブトータル（追跡中のパラメータの）を結実用バス
４３３上に読み出すことができる。この種の操作の１つ
の簡単な例では、メモリ１６１０は結実用バス４３３の
データ・ソースとして指定され、マルチプレクサ４４０
が稼動中に、八ＬＵ４５０はコマンドを受けてオペラン
ド値を結実用バスから読み取るようになっている。マル
チプレクサ４４０が終了すると、その結果を結実用バス
４３３上に送り出し、ＡＬＵはその値を２番目のオペラ
ンドとして読み込む。そのあと、ＡＬＵはその和を結実
用バス４３３に送り出し、その間にメモリ１６１０はコ
マンドを受けてその結果を書き出す。（その間に、追加
のオペランドをマルチプレクサ４４０にロードすること
が可能である。） このテーブルがあると、データ依存パラメータをそこに
置いておくことができるので非常に便利である。これは
超関数を計算するときに特に便利である。 高速レジスタ・ファイル４３０ レジスタ・ファイル４３０はデータ・キャッシュ・メモ
リ１４０との主インタフェースとなるものである。レジ
スタ・ファイルの一方のバンクはＣＰモジュール１１０
と部分的に同期して稼動して、局所転送バス４２２（両
方向ボート４３０八に結ばれている（第１６図））を通
してＦＰ保持レジスタ４２０ とのインタフェースとな
る。他方のバンクはＦＰモジュールと完全に同期して稼
動し、オペランド用バス４３１．４３２（読取りポート
４３０Ｂと４：１ＯＣ） 、結実用バス４３３（読取り
ポート４３００）、およびループバック接続４３４（書
込みポート４３０Ｅ） とのインタフェースとなる。 第４Ｂ図はモジュール１３０内のデータ通路の主要部分
を示している。主キャッシュ・バス１４４（これば２５
６ビツト幅である）は直列の４個のＦＰ保持レジスタ４
２０と結ばれている。（これらの保持レジスタは実際に
は対になっており、読取りレジスタは書込みレジスタと
並列になっている。従って、保持レジスタ４２０は８個
あり、各々が６４ビツト幅であるので、両方向２５６ビ
ツト・インタフェースになっている。）これらの８保持
レジスタ４２０には別々のイネーブル信号が入力される
。従って、このバンク側のレジスタにより、２５６ビツ
ト幅のキャッシュ・バス１４４を多重化して６４ビツト
幅の高速レジスタ・ファイル４３０に送り込むことがで
きる。 この多重化が行なわれるのは、主にコストが理由である
。高速レジスタ・ファイル４３０は非常に高価なチップ
である。これらの個数が４倍になると、システムのコス
トが大幅に高くなることになる。さらに、第３８８図か
ら明らかなように、これらの機構の検証は非常に重要で
あり（ビン数が非常に多いので）こわらのパッケージを
４個でなく１６個使用すると、必要とするボード面積が
著しく増大することになる。 実際にはレジスタ４３０は土ｊであり、２個だけではな
い。物理的に分列したチップの各々は１６ビツト幅であ
るので、これらを４個並列で使用すると、６４ビツト・
インタフェースで局所転送ハス４２２ と結ぶことがで
きる（このインタフェースは２Ｆ語幅であることに注意
されたい）。 本好適実施例では、レジスタ・ファイル４３０は１８ビ
ツト幅ｘ６４記憶位置奥行の５ボート装置から作られて
いる。従って、６４ビツト側インタフエースで局所転送
バス４２２と結ぶためには、４個の装置を並列で使用す
る必要がある。（説明を分かりやすくするために、第４
Ｂ図には、３２ビツト幅ファイルが２個あるものとして
レジスタ・ファイルが示されている。これにより、下述
する語アドレス奇数／偶数の状況構造が分かりやすくな
る。また同様に、第１６図には、レジスタ・ファイル４
３０が１個のファイルとして示されている。）本好適実
施例では、これらの装置は実際には８１７社提供の８２
２１０から作られている。 レジスタ・ファイルは２５６ビツト幅にして、キャッシ
ュ・バスと直接にインタフェースで結ぶのが理想的であ
るが、そうすると、付加ハードウェア費用が大幅に増加
することになる。本実施例で採用した代替方法では、Ｆ
Ｐ保持レジスタ４２０（関連制御ロジックと共に）を使
用して、キャッシュ・バス１４４ との２５６ビツト・
インタフェースを多重化して６４ビツト幅ボート４３〇
八に結んでいる。多重化とデータ経路指定は、第４Ａ図
と第４Ｂ図にその概要が示されている転送ロジックによ
って制御される。これについては、詳しく下述する。 これらのファイル間の接続は次のようにするのが好まし
い。（ボートは第１６図に個々に名前が付けられている
。、） これらのファイル４３０の各々は両方向インタフェース
４３０Ａをもっており、これは線４２２を通してレジス
タ４２０に結ばれている。 レジスタ・ファイル４３０の各々は２つの透過データ出
力端をもっている。これらの出力端は個別的にイネーブ
ルさせることができるので、レジスタ・ファイル４３Ｇ
内からの異なる語を表すことができる。これらの出力４
３０Ｂと４３００は局所オペランド・バス４３１ と４
３２を駆動させる。 レジスターファイル４３０の各々は第３局所データ・バ
ス４３３に結ばれた入力ボート４３０ Ｄをもっており
、これは結実用バスと呼ぶことにする。この結実用バス
は計算機構４４０と４５０の出力側に結ばれている。 レジスタ・ファイル４３０の各々はもう１つ人力ボート
４３０Ｅをもっているが、これは第１オペランド・バス
４３１につながるループバック接続によって読取りボー
ト４３０Ｂと結ばれている。この書込みボートはそのア
ドレスを「結果」書込みボート４３０Ｄから受は取る。 これにより、ＡＬｔｌ ４５０またはマルチプレクサ４
４０を通らなくてもデータをあるレジスタ・ファイルの
アドレスから別のアドレスにコピーできるので、２サイ
クルの遅れが節約されることになる。このことは、計算
機構４４０と４５０を使用しなくても、従ってこれらの
機構で起こる遅れなしで、データを望み通りに並べ替え
てやりとりできることを意味する。この機能はサブルー
チンを扱うとき使用すると、特に利点が得られる。 従って、５ボート・レジスタ・ファイル４３０は２一つ
の読取りボートＤとＥ、２つの書込みボートＢとＣ１お
よび１つの両方向ボートＡをもっている。読取りボート
からはオペランドがＦＭＰＹ ４４０とＦＡＬＵ ４５
０に送られ、その結果か書込みボート・＋３０Ｄ （必
要ならば、書込みボート４３０Ｅ）を用いて６ｇ戻され
る。レジスタ・ファイルはＦ語を１２８語まで保管でき
る。 書込みボート４３０Ｄと４３０Ｅ （および両方向ボー
ト４３０Ｅの書込み部分）に対するデータ、アドレスお
よび書込みイネーブルはレジスタ・ファイル４３０の内
部に記録される。内部書込みパルスは自動的に発生する
。 ２つの読取りボートはそれぞれのデータ通路をレジスタ
またはラッチすることができ（共に同しであることが必
要）、それぞれのアドレスをレジスタまたはラッチする
ことができる。浮動小数点フロセッサ・モジュール１３
０で使用されている構成では、アドレスがマイクロコー
ドから直接に駆動されたときアドレスをレジスタし、デ
ータ・ラッチを透過に保持するようになっている。デー
タはＦＭＴＹ ４４０とＦＡｌ、ｌＪ ４５０の内部に
レジスタされる。 レジスタ・ファイルは、読取りと書込みアドレスが同じ
であるときは、「ライト・スルー」モードで動作させる
ことかできる。このモードにあるときは、書込まれたデ
ータは同じサイクルで読取りボートに現れるが、通常読
取り操作より約１０ｎｓ遅れて現れる。これは、再帰た
はスカラ計算で使用すると便利であり、その場合には、
バイブライン段数が減少するという利点が得られる。 読取りボート４３０Ｂ、読取りボート４３０Ｃ１および
書込みボート４３０Ｄに対する個々のアドレスはＦＰマ
イクロコードのフィールドから与えられる。これにより
、パイプライン処理の制約の枠内でｒｌ −ｒ２０Ｐ
ｒ３型の計算を行なうことができる。 ２重バッファリング 高度の多重ボート高速レジスタ・ファイル４３０は、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０とをクリーンなインタフェースで
結ぶ上で不可欠な要素である。このレジスタ・ファイル
のアドレス空間は２重バンファとし−Ｃ働くように区画
化されている。どの時−入においても、このレジスタ・
ファイルの一方のバンクは制御プロセッサ・モジュール
とほぼ同期してｆ木切し、他方のバンクは浮動小数点プ
ロセッサ・モジュールと完全に同期して稼動する。（Ｃ
Ｐモジュールとほぼ同期して行なわれる操作については
、下達する。この準同期操作は過渡的クロック領域を提
供するものと考えることができるが、高バント幅インタ
フェースを得るときに役に立つものである。） ２バンクの割当てはハンドシェイキング・ロジックの制
御を受けて、同期点で入れ替えられる。 従って、このクロック境界の配置により、境界の一方の
側を他方の側に１％ Ｂ！しないで変更することが可能
である。 このクリーンなインタフェースを通して、より高速でよ
り集積化された浮動小数点チップ・セットに移行できる
ので、浮動小数点機構に独立性をもたせることができる
。（ハンドシェイキング・ロジックの機能と使い方につ
いては、ｃＰモシュルとトＰモジュールとのやりとりか
説明されている個所で第２２図を参照して、さらに詳し
く説明する予定である。） 従って、レジスタ・ファイル１３０は通常にデータと結
果をやりとりするときは、２重にバッファリングされる
。しかし、第１８図と第１９図に示すような従来システ
ムでは、この２重バッファリングに柔軟性がない。従っ
て、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０は共に、レジスタ・ファイ
ル４３０のどちらかのバンクにあるアドレスのどれでも
アクセスかできる。アドレスが反対側のバンクからロッ
クアウトされないということは、以下の説明で明らかに
されるように、非常に利点がある。 ハードウェアへのアクセスはカットオフされないので、
レジスタ・ファイルにアクセスするためには（あるレベ
ルで）アドレスの全７ビツト（ＡＯΔ６）を指定しなか
ればならない。２重バッファリング操作が使用されてい
る場合は、実際にはアドレスの６ビツトが必要である（
現在使用可能なバンク内のアドレスを指定するために）
。２重バッファリング操作は実際には、最上位アドレス
・ビットを動的に修飾することによつて達成される。モ
ード信号は最上位アドレス・ビットがどのように修飾さ
れるかを示している。 従って、マイクロコードで指定されたレジスタ・ファイ
ル・アドレスはハードウェアによって自動的に修飾され
る。２重バッファリングは、浮動小数点プロセッサ・モ
ジュール１３０がレジスタ・ファイルのどちらの半分に
アクセスできるか、制御プロセッサ・モジュール１１０
がどちらの半分にアクセスできるかを判断する「バンク
選択」信号によって制御される。このバンク選択信号は
マイクロコード・フィールドによって直接制御されない
が、制御プロセッサ・モジュール１１０と浮動小数点プ
ロセッサ・モジュール１３０がスワップ（交換）を要求
したときだけ切り替えられる（別のロジックによって）
、。 ２重バッファリングは、最上位アドレス・ビット（Ａ６
）の区画化を使用している。（これと対照的に、第４Ｂ
図には、ファイルの缶詰構造を示すために２フアイルが
並んで示されている。これは最下位アドレス・ビット（
八〇）に対応している。）各レジスタ・ファイル・アド
レス（７ビツト）には２ビツト修師子が付いており、こ
れにより次のアドレス・モードの１つが選択される。 物理アドレス・これは修飾なしで指定されたアドレスを
使用する。 論理アドレス：これは自動ソフト２重バッファリングが
使用されているとき選択され、アドレスの最上位ビット
はバンク選択ビットによって置き換えられる。制御プロ
セッサ・モジュール１１０のレジスタ・ファイル・アド
レスでは、このビットか反転したものが使用されること
になる。 プレビュー：これにより、浮動小数点プロセッサ・モジ
ュール１３０は、バンクを交換し合ったり物理アドレス
指定を使用しなくても、バンクの他方の側にあるデータ
を調べることができる。同朋点を横切るとき計算パイプ
ラインを一杯に保つためには、新しいデータへのアクセ
スが必要になる（データか移入済みの場合）。しかし、
通常はパイプライン化による遅延が起こるので、現在の
バンクに対するすべての結果が書き出されるまではバン
クを交換し合うことはできない。このアクセス・モード
では、読取りアクセスがレジスタ・ファイルの反対側の
バンクから行なわれてからバンクの交換が実際に行なわ
れるので、この遅延は起こらない。これは、アドレスの
最上位ビットをバンク選択ビットを反転したもので置き
換えることによって行なわれる。 第２０図は２重バッファリングでアドレス修飾を行なう
ために使用されるロジックの概要図である。この図の右
側はレジスタ・ファイル４３０とＣＰモジュール１１０
とのインタフェースを示しており、左側はＦＰモジュー
ル１１０の残り部分とのインタフェースを示している。 従って、右側のデータ接続個所はボート４３０八（第１
６図に図示）に、従って、ＦＰ保持レジスタ４２０とキ
ャッシュ・バス１４４に対応している。左側のデータ接
続個所はポート４３０Ｂ、 Ｃ，Ｄ、Ｅ（第１６図に図
示）に、従って、マルチプレクサ４４０、ＦＡＬＵ ４
５０などに対応している。 右側のアドレス入力は、ＣＰマイクロアドレス・ハス２
１１八によってＷＣ５拡張部分４９０から呼び出された
マイクロ命令から抽出されたデータ・フィールドに対応
している。左側のアドレス・フィールドはＦＰマイクロ
アドレス・バス４７３によってＦＰＷＣ５４７０から呼
び出されたマイクロ命令から抽出されたデータ・フィー
ルドに対応している。（レジスタ・ファイル４３０はア
ドレス人力に対する内部パイプライン・レジスタをもっ
ているので、マイクロ命令ビットはレジスタされないで
人力される。） ２つのアドレス修飾論理装置２Ｑ１０が示されている。 これらは、ＳＥＬおよび５ＥＬ−ｂａｒ との接続が二
対になっていることを除けば、はとんど同じである。従
って、ＣＰとＦＰが同じアドレスを論理モードでアクセ
スしようとすると、それぞれの論理装置２０１Ｏのアド
レス修ｆ！Ｉｊ操作が行なわれた結果として、反対のへ
６ビツト出力アドレスが得られるので、２重バッファリ
ング機能か実現される。アドレス論理装置はし１）また
はＦＰマイクロコード・フィルドの１つから取り出した
７ビツト・アドレスの上位ビット（八６）も受は取る。 また、２ビツト・モートイ２号も受は取る。 本好適実施例によれば、実際には、３個のアドレス修飾
論理装置２０１０がＦＰ側に実装されている（ボート４
３０Ｂ、４３０Ｃ１４３００に１つずつ）。 相補バンク選択信号ＳＥＬと５ＥＬ−ｂａｒはボート選
択ロジック２０２０から得られる。これらの２信号は、
ＦＰとＣＰモジュールが荻四バンク交換を要求すると反
対になる。 （これを行なうロジックは以下で詳しく説
明する。） 非レジスタ・ビットのセットアツプ時間短縮アドレス修
飾ロジック２０２０を実装する際に、第１７図に示すよ
うに、ある種の追加ロジックが追加されている。この追
加ロジックは一敗的問題を解決するもので、多くの分野
で使用するのに適したものになっている。 「ビット・スライス」の多くのメーカはそれぞれのＩＣ
にバイブライン・レジスタを組み入れている。しかし、
チップに到達する前にマイクロコード・ビットに対して
行なわれる処理をチップのセットアツプ時間に加える必
要がある。このような事態は、上述したラフ８２重バフ
ァリング・システムを構築する際に起こっていた。その
問題とはアドレス修飾ロジック２０１０がレジスタ・フ
ァイル・アドレスの最上位ビットじΔ６”ビット）を処
理して論理的、物理的、およびプレビュー・モードでア
ドレス指定を行なうと、サイクル時間に余分のＩｎｎ５
が付加されることである。（本好適実施例におけるよう
に）サイクル時間を３０ｎｓ以下にできるときは、これ
は非常に大きなオーバヘッドとなる。 従って、第１７図に示すようなある種の追加ロジックが
余分のＩｏｎｓをサイクル時間（多くのサイクルで）か
ら除くために採用された。これを行なうことができるの
は、アドレス指定モードがあるサイクルから次のサイク
ルまで同じままであるときである。その場合には、セッ
トアツプ時間はすでに前のサイクルで代価が支払われて
いる。しかし、マイクロコード・アドレスが変って、新
しいデータが書込み可能制御記憶機構（ＷＣＳ）でアク
セスされると、非レジスタ・マイクロコード・ビットは
不安定になる。従って、セットアツプ時間が必要以上に
再び発生することになる。 第１７図に示すロジックは修飾アドレス・ビット定数を
別のレジスタ１７４０に格納している。マイクロコード
から得たものではなく、古いへ６値（レジスタ１７４０
からフィードバックされたもの）を使用することを選択
するために（マルチプレクサ１７３９を制御するために
フリップフロップ１７２０を使用して）、特殊なマイク
ロコード・ビット（“ｕｓｅｏｌｄＡ６″と呼ぶ）が使
用されている。（マイクロコード・アセンブラを使用す
るときは、 ｕｓｅｏｌｄ Ａ６”マイクロコード・ビ
ットはマイクロコード・アセンブラが自動的にセットす
−るので、プログラマはその最適化について気にする必
要はない。）マルチプレクサ１７３０はアドレス修飾ロ
ジックと同じＰΔＬに搭載されているので、マルチプレ
クサは余分の遅延を引き起すことがない。 キャッシュ・バス・インタフェースと制御上述したよう
に、数値プロセッサ・モジュールの動作は多くの面で制
御プロセッサ・モジュール１１０の拡張部分によって制
御される。このロジックの大部分は物理的にＦＰモモジ
ュール上首かれているが、その制御は制御プロセッサ・
モジュール１１０とＣＤバスとのインタフェースによっ
て行なわれる。キャッシュ・バス・インタフェースは、
ブタ・キャッシュ・メモリ１４０ 、 ＦＰ保持レジス
タ４２０、およびレジスタ・ファイル４３０間のデータ
転送を管理するためにいくつかの部分に分かれている。 このインタフェースの主要部分は保持レジスタ４２０、
データ・キャッシュ転送ロジック、および局所転送バス
・ロジック２１１０である。 保持レジスタ４２０ 保持レジスタ４２０は８個の３２ビツト・レジスタから
構成されている。（これらのレジスタは両方向であり、
各レジスタは読取り側と書込み側を備え、内部で並列に
なっている。）これらのレジス夕は２５６ビツ１−がデ
ータ・キャッシュ・メモリｆｆ！１１に、６４ビツトだ
（づがレジスタ・ファイル側になるように配置されてい
る。レジスタ・ファイル側の出力イネーブルは４グルー
プのレジスタから１つを選択して、レジスタ・ファイル
４３０につながる６４ビツト局所転送バス４２２を駆動
する。（このインタフェースの動作については、あとで
詳しく説明する。） データ・キャッシュ転送ロジック データ・キャッシュ転送ロジックは主ボード上に置かれ
ており、ＣＰ転送ロジックの一部になっている。こくか
らは、モジュール選択アドレス（３ビツト）、出力イネ
ーブル、およびクロックが得られる。このロジックはキ
ャッシュ・メモリ１４０と保持レジスタ４２０間の転送
を制御する。このモジュールが選択されると、出力イネ
ーブル信号は活動化されていると、保持レジスタ４２０
をイネーブルしてデータがキャッシュ・バス１４４を通
って転送される。 局所転送バス制御ロジック 局所転送バス制御ロジック２１１０は第２１図に示され
ている。このロジックは保持レジスタ４２０ とレジス
タ・ファイル４３０間のデータ転送を受は持つ。１つの
転送サイクルは、４つのマイカ・サイクルをもっており
、これらはレジスタ・ファイルとの間で転送できる４対
のＦ語に対応している。 これらのマイカ・サイクルは高速で動作する専用クロッ
クによって発生する。 転送りロック発生機構４１２ 転送りロック発生機構４１２からは、主転送サイクル期
間の間だけ転送りロック出力が得られる。 これは、ＣＰクロックと転送イネーブル・ビットが共に
「進行」条件を示しているときトリガされて動作する。 転送りロック発生機構はｃｐクロック発生機構２５０と
完全にではなく部分的に同期している。高周波数ＥＣＬ
回路が７０ＭＨｚオシレータに接続されており、ＣＰク
ロック発生機構が「進行」条件を示すまでは、高周波数
回路はループを続けているだけである。従って、筒周波
数グロックの縁が現れると、「進行」条件かヂエックさ
れる。つまり、［進行」条件が高周波数クロックの多く
て１期間以内に検出されることになる。 進行条件が検出されると、転送りロック発生機構は高周
波発振入力の分割を始めて、主転送サイクルに対する転
送りロック出力を発生する。どの主転送サイクルが行な
われているかに応じて、２か６５までのクロック・ビー
トは主転送サイクル期間に発生する。クロック・ビート
は８個の保持レジスタすべてに結ばれている。これらの
レジスタへの順次アクセスは、上述するように、オーバ
レイされた自走ゼロ・パターンによって「位相」がとら
れる。 第４７図は転送りロック発生機構のタイミング関係の概
略図である。高速可変長クロック４８０は同図の下に示
されているが、これは計算機構４４０と４５０（レジス
タ・ファイル４３０のデータ・ポート４３０八、４３０
Ｂ、４３０Ｃ１４３００，４３０Ｅと共に）の動作のク
ロックをとるものである。その上に示されているのは、
転送りロック４１２の高速ＥＣＬループである。さらに
その上は、主転送サイクルで転送りロック発生機構４１
２を始動させる（ＣＰマイクロコード・クロックと共に
）イネーブル信号である。その上は転送りロックである
。その上はＣＰクロック発生機構２５０によって発生さ
れるＣＰマイクロコード・クロックである。 従って、転送りロック発生機構が働いているときは、中
間クロック・ゾーンが得られるので、データ・キャッシ
ュ・メモリ１４０（これはＣＰクロック発生機構２５０
によって制御される）とレジスタ・ファイル４３０の内
側バンク（これはＦＰクロック発生機構４８０によって
制御される）間の転送が高速化される。 ＦＰＬＩとデータ・キャッシュ・メモリ間のクロック境
界は非常に重要な境界である。この境界はクロック位相
境界だけでなく、クロック周波数の大きな差にもまたが
っている。上述したように、さらに、この境界をまたぐ
正味転送バンド幅も非常に重要である。 木好適実施例では、この境界は２つのステップてまたが
っている。 Ｉ・Ｐクロック領域から過渡的クロック領域への転送は
レジスタ・ファイル・インタフェースの２重バッファリ
ングによって行なわれる。 保持レジスタ４２０かデータ・キャッシュ・メモリ１４
０への転送は全体がＣＰクロック領域内で行なわれる。 次に、このクロック周波数差に関して注目すべきいくつ
かの一般的事項を挙げておく。 マイナ転送サイクル継続時間と最小ＦＰサイクル時間と
の関係は偶然的なものではない。上述したように、ダイ
アジック演算のときにキャッシュ・バンド幅に最悪の負
担がかかることになる。例えば、ベクトル加算では、２
個のオペランドと１個の結果をレジスタ・ファイルとキ
ャッシュの間で転送しなければならない。レジスタ・フ
ァイルのＦＰＵ側では、２個のオペランドは並列に読み
出され、（これとバイブライン処理されて）その結果は
同時にレジスタ・ファイルに書き戻される。従って、最
悪の場合には、計算機構のすへての計算サイクルごとに
、２語をレジスタ・ファイル４３０に書き込み、１語を
読み出さなりればならない。 すへての演算がダイヤシックであるとは限らないが、多
くのアプリケーションでは、平均的にあまり有利とはい
えない。 過渡的クロック領域を使用する実施例では、上述したよ
うに、次のようにすることが最も好ましい。つまり、マ
イナ・サイクル継続時間をマイナ・サイクルごとに転送
される語数で分割して、ＦＰＵにおける計算サイクルの
最小継続時間の１７２ないし１７３倍の範囲にすること
が好ましい。しかし、２段インタフェースで過渡的クロ
ック領域を使用すると、この数値関係か満足されない場
合であっても、その利点が得られる。 過渡的クロック領域の利点は高速数値計算機構が使用さ
れているシステムに応用可能である。上述したクロック
・インタフェース・アーキテクチャによれは、この種の
機構をそれぞれのクロック領域に隔離できるので、可能
な限りの最大速度でクロックを動作させることができる
。例えば、このインタフェース・アーキテクチャは、高
価な高速デクノロシ（ジ１セフソン接合やＩＩ＋−ν装
置テクノロジなと）におりる限られた数の計算機構を大
型コンピュータ・システムに組み入れるときに使用可能
である。 制ｉｌｌ信号 制御信号の数を少なく抑えるためには（入力側と出力側
の両方で）８個のＦ語を保持レジスタ４２０からレジス
ターファイル４３０に転送する仕方にいくつかの制約が
ある。こねがなぜ必要なのかは、アドレスのことを考え
れば明らかである。Ｆ語が８個のときは、全体の柔軟性
が必要である場合には、８個のアドレスが別々に必要に
なる。各アドレスに９ビツトを指定する必要があるので
、アドレス情報は合計で７２ビツトになる。 入力制御信号には、次のものがある。 亙卯・データがレジスタ・ファイルから保持レジスタに
転送されるのか、あるいはその逆に転送されるのかを指
定する。 レジスタ・アドレス（６ビツト） これは、ブタがそこ
からレジスタ・ファイルとの間で転送される開始アドレ
スを指定する。このアドレスはマイナ転送サイクルごと
に増分され、６４ビツトまで達すると、折り返される。 ＦＰＵ側からは、レジスタ・ファイル・アドレスは、６
４ビツト語で（士なく３２ビツト語を参照するので、７
ビツトであることに注目すべきである。 論理／物理アドレス修篩子：これはアドレスを修飾して
ソフト２重バッファリングを行なうかどうかを選択する
ヶ 転送長さ（３ビツト）：これは転送されたＦ語の個数（
１，、，８）を判断する。 転送開始（３ビツト）・これは８語のうち最初に転送す
るＦ語を指定する。これらのビットはマイクロコード・
フィールドでも、レジスタ・フィールドでも定義できる
が、ＣＡババス１１の最下位ビットにすることも可能で
ある。転送開始＋転送長さ〉８ならば、Ｆ語の選択は折
り返される。 転送イネーブル：転送に関係する４つの浮動小数点プロ
セッサーモジュールを１つ選択する。 し・タスタ・ファイルと保持レジスタに対する制御（Ｍ
号には、次のものがある。 保持レジスタ群出力イネーブル（４）＋６４ビツト・デ
ータ・バスを駆動させるレジスタ群を選択する。転送方
向かレジスタ・ファイルイ３０から保持レジスタ４２０
に向う場合は、これらのイネーブルはいずれも活動化し
ない。 保持レジスタ群クロック（８）：クロック・イネーブル
は４つあり、これらはパターン１１１０．１１０１．１
０１１．０１１１ （ｒ自走低パターン」）の順番にな
っている。これらの４クロツク・イネーブルは６４ビツ
ト・レジスタ群を選択する。静的８ビツト・クロック・
マスクは３２ビツト・レジスタのどの２つを実際にイネ
ーブルさせて、局所転送バス４２２をアクセスするかを
選択する。（パターン内の開始位置は転送開始によって
決まり、パターンの数は転送開始と転送長さパラメータ
によって決まることにｌ主意されたい。） レジスタ・ファイル・アドレス（７）：マイナ・サイク
ルごとに増分し、論理／物理アドレス（Ｍ ｆｉｉｌｉ
子に応じて修飾される。 レジスタ・ファイル読取り／″Ｎ込み制御（２）：各月
のレジスタ・ファイルごとに別の文字があるので、奇数
個の書込みが可能である。これらは転送長さとアドレス
からデコード化される。 （以下余白） 転送の制約条件（１８語構造） 上述したインタフェースによると、転送にいくつかの制
約がある。これらの制約を分かりやすく説明するために
、データがデーターキャッシュ・メモリ１４０、保持レ
ジスタ４２０、局所転送バス４２２、およびレジスタ・
ファイル４３０の間でどのようにマツピングされるかを
明らかにする。 レジスタ・ファイル４３０はある種の缶詰構造になって
いる。つまり、ＦＰＵからは３２ビツト幅に見えるが、
局所転送バス４２２からはレジスタ・ファイル４３０は
６４ビツト幅に見える。 レジスタ・ファイル４３αと局所転送バス４２２間を２
語幅のインタフェースを使用して結び、８個のレジスタ
４２０に印加される転送りロック（実効）を４マイナ・
サイクル以下にすると、転送速度が最大化するので（静
的クロック・マスクが使用できる）非常に有利である。 しかし、ある種の奇数／偶数構造がファイル・アドレス
構造に組み込まれるという副作用が生じる。 これを図式化して示したのが第４６図である。ＦＰ保持
レジスタの幅内の８個のＦ語は相反向きに陰影を付けて
、どれが偶数で、どれか奇数であるかを示している。２
倍語が転送されると、転送された任意の偶数Ｆ語＜ＷＯ
１Ｗ２、Ｗ４、Ｗａ）はレジスタ・ファイル４３０の左
側にマツピングされる。従って、これらはＦＰＵから見
ると、偶数レジスタ・ファイル・アドレスにマツピング
される。これに対応して、転送された任意の奇数Ｆ語は
レジスタ・ファイル４３０の右側にマツピングされるの
で、ＦＰＩＪから見たとき、奇数レジスタ・ファイル・
アドレスにマツピングされる。 このことは、それ程深刻ではないが、（キャッシュ・メ
モリ１４０からの一連の分散読取りアクセスにおいて）
すべての転送が偶数データ・キャッシュ・アドレスから
の場合には、レジスタ・ファイル４３０内のアドレスの
半分だけが使用できることを意味する。 もっと重要なことは、１個のＦ語（例えば）計算アドレ
スから転送される場合には、データがレジスタ・ファイ
ル内の偶数または奇数アドレスで終結する可能性がある
ので、このデータを正しい側から（ＦＰＵに）アクセス
させるようなプログラム・ステップを使用する必要があ
ることである。 本好適実施例によれば、この種の問題を回避するために
ユーザが選択できる５つのオプションが用意されている
。つまり、 １ 、ＣＰモジュール１１０はＤＣＭでデータを往復で
きるので、転送されるどのデータもＤＣＭ内の偶数アド
レスから開始する。 ２、転送ロジックは状況ビットをもっており、最後の転
送が偶数アドレスに対するものか、奇数アドレスに対す
るものであるかを示すようになっている。ＦＰロロブク
はこの状況ビットをテストできるが、これから得られる
のは、最後の転送に関する情報だけである。 ３．２重書込みサイクルをデータ有効フラグと一緒に使
用できるので、語アドレスの偶数／奇数特性をある個所
で無視させることが可能である。つまり、本好適実施例
でレジスタ・ファイル４３０に実際に使用されているメ
モリには、データの１６ビツトごとに２個のパリティ・
ビット記色位置がある。本好適実施例では、パリティ検
査は採用されていないので、これらの追加ビットは他の
目的に使用可能である。特に、これらのビットはデータ
ト共に「データ有効」フラグを送るために使用できる。 従って、保持レジスタ４２０からの書込みはすべて対の
保持１ノジスタから対のＦ語をレジスタ・ファイル４３
０の両側に書き込むことになる。 ４、ＣＰモジュール１１０によって書き込まれるレジス
タ・ビットは現在の語記憶位置の偶数／奇数状況を示す
ために使用できる。ＦＰモジュールはこのレジスタ・ビ
ットをテストして、条件付き分岐を実行することができ
る。 ５、ＣＰモジュール１１０はレジスタ４７８にある開始
アドレスを変更することで、ＦＰに正しい語の偶数／奇
数状況を知らせるようにＦＰプログラミングを変更する
ことができる。 別の方法としては、専用ハードウェアを追加して、語の
交換を即時に行なう方法がある。しかし、この方法は、
専用バー１−ウェアによって転送毎に遅延が増加するの
で（交換するか否かに関係なく）好ましくない。 この転送制御では、非連続アドレスを１回の主転送サイ
クル内で転送することができない。例えは、ＷＯとＷ２
を保持Ｌ／レジスタらレジスタ・ファイルに転送するた
めには、２つの主転送サイクルが必要になる。しかし、
Ｗｌも一緒に転送でざるならば（それが使用されない場
合であっても）主転送サイクルは１つだけで十分である
。 データをレジスタ・ファイル４３０からキャッシュ・メ
モリ１４０に転送するときも、分散書込みが行なわれる
ときと同じような考慮が必要になる。 この場合の好ましい方法は、レジスタ・ファイルの両側
にデータを同時に書き込むことである。つまり、第４Ｂ
図に示すように、２つの（物理的には別の）レジスタ・
ファイル部分４３０と４０３°はｇメイネーブルできる
ので、結実用バス４３３から書き込まれたデータは偶数
語と奇数語の両方に書き込まれることになる。この重複
データが保持レジスタ４２０に書き出されるときは、こ
れらの８個全３；１％に同時に書き込むことかできる。 （この機能はマイクロコード内のＩＩＲＣ１ｏｃｋ Ａ
ＬＬビットによって活動化される。） 保持レジスタ／転送りロックの動作 上述したように、多くて４個のビートで転送イネーブル
を行なうクロックは保持レジスタ４２０ とレジスタ・
ファイル４３０間の転送で使用される。 （本好適実施例では、このクロックは実際には主転送サ
イクルごとに５個までのビートをもつことができる。そ
のうち４個のビートは保持レジスタ・バンクのそれぞれ
の対を活動化し、５個目の位相はバイブライン・オーバ
ヘッドの余裕分となっている。実際の動作では、このク
ロックの位相は約３Ｑｎｓである。従って、主サイクル
は約＋５０ｎｓである。（勿論、これらの時間は変更が
可能である。） このクロック構造には、缶詰転送アーキテクチャをキャ
ッシュ−バス１４４と保持レジスタ４３０間のインタフ
ェースで使用すると、大きな利点が得られる。転送ロジ
ックには保留レジスタ４３０は２語幅に見えるので、転
送操作を８：ｌ多重化ではなく、４：１多重化として扱
うことができる。 ＦＰプログラム制御 第４Ｃ図は本好適実施例において、ＦＰマイクロコード
・アクセスとデコード化で使用されるロジックを示して
いる。 マイクロ命令の順序付け（シーケンシング）本好適実施
例では、数値処理モジュール１３０は高度に統合化され
た「シーケンサ」を使用していない。その代わり、実行
すべきマイクロ命令のアドレスを定義し、マイクロ命令
をデコード化する機能が低レベルの統合化によって実装
されて、最大高速化を図っている。書込み可能制御記憶
機構は、マイクロ命令アドレス入力によってアクセスさ
れるマイクロ命令を格納している。マイクロ命令アドレ
スのソースは次アドレス・ロジック４７２によって選択
され、このロジックには条件コード入力がマイクロコー
ド語のデコードによって得た出力と共に入力される。 マイクロアドレスは、通常動作時には（つまり制御プロ
セッサ・モジュールやホストによる介入とは別に）４つ
のソースの１つから得られる。これらのソースとは、ｒ
真」アドレス・レジスタ４７４、「偽」アドレス・レジ
スタ４７５、スタック・レジスタ４７８、開始アドレス
・レジスタ４７９である。 どの命令にも「真」アドレス・フィールドとｒ偽」アド
レス・フィールドがある。これらの２アドレスを組み合
せることにより、条件付きジャンプが可能になる。「真
」アドレスだけが無条件ジャンプと命令「継続」を可能
にする。 これを行なうには、マイクロ命令４７１のある種のフィ
ールドが２つのレジスタ４７４ と４７５に送り込まれ
る。これらのレジスタはｒ真」と「偽」アドレスのバッ
ファとなるので、論理テストの結果に応じて、一方また
は他方のアドレスが次のマイクロ命令アドレスとして逆
ロードすることができる。 オンチップ・パイプライン・レジスタを使用しないマイ
クロコード・ビット用として、追加のレジスタ４７６が
用意されている。 スタック・レジスタ４７８ スタック・レジスタ４７８はＦＰプログラム制御の機能
を強化するものである。これから得られる出力はマイク
ロアドレス・バス４７３に送出され、入力はマイクロ命
令バス４７１から得られる。これについては下達する。 しかし、ＦＰモジュールの高速マイクロコード・アーキ
テクチャで使用されるスタックに要求される条件はいく
分通常とは異なりたものである。本好適実施例によるス
タックは必要とする後入れ先出しくＬＩＦＯ）操作を高
速に行なうだけでなく、デバッグに非常に役立つ柔軟性
を僅えている。この機能を得るためには、第３９図に示
すように、ある種の新規構造が要求される。 スタック機能を実装するのに都合のよい方法はレジスタ
・ファイルを使用し、その出力イネーブル信号と書込み
イネーブル信号をアドレス・カウンタに結び付けて、
ｐｏｐ （読取り）操作が行なわれるたびにカウンタ
を減分し、 ｐｕｓｈ”（書込み）操作が行なわれるた
びにカウンタを増分することである。 中心部分３９２０は多段パイプライン・レジスタであり
、これはへＭＤ社から市販されている（八ＭＤ２９５２
０）。この部分は４個のパイプライン化されたレジスタ
３９２１と、出力を得るためにレジスタ３９２１の１つ
を選択するために使用できる出力マルチプレクサ３９２
２とを備えている。（この種の装置の通常動作モードは
ＦＩＦＯか、一定の遅延を得る動作モードのどちらかで
ある。） 図示の実施例では、このレジスタの制御機能はＬＩＦＯ
操作を実現するために、ＰＡＬ ３９１０の制御の下で
使用される。ＰＡＬはコマンド信号を受けてスタックを
ポツプまたはブツシュする。読取りスタック人力も用意
されているので、（主に診断目的）スタックの状態を無
変更のまま読取ることができる。このモードで使用する
ために用意されたのがオフセット入力であり、これは最
上段レベルを基準にしたスタック・レベルを読み出すた
めに使用できる。 スタック・レジスタの出力はマイクζ１ア１−レス７＼
ス４７３シ貢、１′１ばれでいる。スタック・レジスタ
への人力は１為）′１ヘレスによって得られるか、その
１１１１巾について以下説明する。 サブルーチンの動作 スタック・レジスタ４７８はサブルーチン動作をり（Ｅ
化する機能を備えている。サブルーチンを呼び出すマイ
クロコード命令はサブルーチン・アドレスを真フィール
ドに、戻りアドレスを偽フィールドに記述ず乙。この命
令の短フィールドには、フコｔシュ・コマンドも記述さ
れるので、スタック・レジ久々は「偽」アドレス出力を
格納する。サブルーチンの実行が終ると、ボ・ンブ・コ
マンドがスタック・し・タスタをイネーブルして、戻り
アドレスをマイクロ命令バス４７′！上に出力させる。 従って、スタック・レジスタ４７８が４レベルであるの
で、サブルーチンを４レベルまでホストすることができ
る。 クロック発生機構４１３０ ＦＭＰＹとＦＡＬｔｌでのサイクル時間は命令が異なる
と、す１クル時間も異なる。サイクル時間を命令に応１
．・て調゛格−）−ろ、にうにすると、５（算１１４間
が最適化されるので都合がよい。Ｆ Ａ Ｌ ＩＩ演算
と単精度乗算との間の差か最大である（１５ｎｓ）。 ＦＭＰＹには除算や平方根のように実行時間が長い命令
があり、その場合には、実行時間はそれぞれ２００ｎｓ
と３００ｎｓである４、これらの実行速度の３い命令用
に２つのオプションが用意されている。 １つは、サイクル長さを該当する量だけ延長するオプシ
ョンである。 もう１つは、実行時間の長い命令が進行中にＦＭＰＹに
対するクロック・イネーブルをデ、イスエーブルするが
、その命令とデータ・ス１ヘゾームを通常のデータ速度
でＦ Ａ Ｌ Ｕに送り続けるオプションである。これ
により、し＼くつかのｐ Ａ Ｌ ＩＪ ？寅算を除算
ン寅算の陰に隠すことかできるので、ある種の】′ルゴ
リズムにとっては好都合である。 クロック発生機構はマイクロコード・クロ・す４．＋と
スクラッチバ・ノド・メモリに対する書込みブトの２つ
の波形を発生する。クロック発生機構か発生する最小４
ｊイ２フル時間の長さは２１ｎｓであり、これは最大４
トイタンレ時間の９８ｎｓまで７１１ｓシ１１みて変え
ることかｈ１能である。木好通実ＪＪ１−例では、実際
の最小サイクル時間の長さは２８０Ｓである（これは”
ＷＣＳメモリ ７′クセス時間かｉｌ；ｌ約要因となっ
ているためである）。ＦＡＬＬＩ演算のサイクル時間の
長さは２ｆｌｎＳであるが、単精度乗算演算では４１ｎ
ｓである。 クロック発生機構はＥＣＬステー１・・マシンとして実
装されており、入力周波数が１４０ＭＨｚで動作してタ
イミング分解能を得ている。このＥＣＬステート・マシ
ンをＴＴＬ順序付はロジックおよび高速計算機構と併用
すると、著しい利点が得られる。 （上述したように、レジスタ・ファイル４３０ と計算
機構４４０．４５０は内部にＥＣＬが実装され、周辺に
ＴＴＬが実装されている。） クロック発生機構は以下に挙げた制御人力を受は取るこ
とができる。つまり、ＶＭＥインタフェースからでも（
つまりホストから）、ｃｐモジュールからでも受り取る
ことができる停止または開始コマンＩ−、マイクロ、Ｔ
ｈ１・令ハス４７１からの長さ人力フィールド、 「待
ち状態」（またはＣＰが開始ア）：’ ｋノス・レジス
タを強制的に次のＦｌ’マイクロサイクルに対するマイ
クロアドレス・ソースにするときはもっと長いサイクル
）を指示するストレ・・ノヂ入力、およびクロック発生
機格にも結ばねていて、即時停止を指示する中断点ビッ
トである。 上述したように、ＣＰ拡張ロジックにも転送りロック発
生機構４１２がある。このクロックはクロック発生機構
２８０とは無関係である。（しかし、これらのクロック
発生機構は共にＴＴＬクロック発生機構内にＴＴＬロジ
ック対を駆動するＥＣＬＣシロクを使用する利点を生か
している。） マイクロコード短縮 ＦＰモジュール１３０の動作の注目すべき特徴の１つは
、短縮マイクロコードを使用していることである。つま
り、ＷＣＳ ４７０ とのインタフェースにある種のロ
ジックが用意されており、マイクロ命令のあるフィール
ドを以前にレジスタに格納された値で即時に置き）奏え
られるようになっ−（いる。 本好適実施例では、この方法で置き換えられるフィール
ドは演算指定子である。しかし、他のシステムでは、他
のマイクロ命令フィールドをこの方法で置き換えること
も可能である。 従って、例えば、２個の配列を３個目の配列上にマツピ
ングする演算（例：Ｃ１−＾ｉ÷１ｌｉ）の場合は、こ
の種の演算列が開始される前に命令レジスタに演算指定
子（例： ”八［ｌＤ’）をロードすることが可能であ
る。この演算列はそのあと、演算を直接に指定していな
かったコードに記述されることになる。 このロジックは第４５図に示されている。命令レジスタ
４５１０には演算指定子（８ビツト）がロードされる。 この演算指定子はＷＣＳ ４７０に保管されているマイ
クロ命令のフィールドの１つに対応している。 ”１ｌｓｅ ＩＲ”ビット（これはＣＰモジュール１１
０によってレジスタに書き込まれているので、あまり変
更されることがない）を受けると、 ＰＡＬ ５４２０
は出力コマンド４７０Ｂをイネーブルするか、命令レジ
スタ４５ＩＯをイネーブルするかを選択する。 ”ｔｌｓｃ Ｉｌｌ”ビットがマイクロ命令のあるフィ
ールドに割り当てられていた場合は、これはサイクルご
とに変わる可能性がある。しかし、この場合には、どの
指定子を使用するかをデコードするときに（そのあとそ
れをイネーブルするときの）余分の遅れが生じるので、
変更が行なわれたサイクルではサイクル時間が長くなる
。 ＷＣＳ ４７０は、本好適実施例では、実際には各々が
４ビツト幅の２６個の集積回路メモリから物理的に構成
されている。従って、これらの物理メモリの２つに演算
指定子フィールドの８ビツトが保管される。これらの２
メモリは部分４７０Ｂで示され、？ｌＣ５４７０の残り
のフィールドを保管するメモリは４７〇八で示されてし
）る。 命令レジスタ４５１０はそれを（ＣＰマイクロコードの
中で）ＣＤバスのソースまたは宛先と指定することによ
って、ＣＯババス２２から読み書きすることができる。 ＰＡＬ ４５２０には人力の別ビットも送られるので、
そのバイパス操作をマイクロコードのロード操作時にデ
ィスエーブルすることが可能である。 マイクロコードの並列ロート 第２９図はＷＣＳ ４７０がどのように幅広キャッシュ
・バス１４４ とのインタフェースとなっているかを図
式化して示したものである。５４ビツト局所バス４２２
はＦＰ保持レジスタ４２０とレジスタ・ファイル４３０
のボート４３〇八とを結んでいるが、マイクロ命令デー
タ・バス４７１にふる下がっている直列シャドウ・レジ
スタ４８１にも接続されている。（他の個所で詳しく説
明されているが、これらの直列レジスタは制御記憶機構
４７０とマイクロ命令をホストから送るとき使用される
直列ループとを結ぶインタフェースになっている。） この追加の接続は、マイクロコードのオーバレイを非常
に高速に変更できるようにするので、数値プロセッサ・
モジュール１３０で特に利点が得られる。 本好適実施例では、直列シャドウ・レジスタ４８１は実
際には、物理的に分離された２つのレジスタ４８１八と
４１） ｌ １１からなる構成になっている。これらの
レジスタは制御記憶機構４７０のデータ・ホードと両方
向で結ぶインタフェースになっているだけでなく、局所
バス４２２からのデータも受は取ることができる。上で
触れたように、ＣＰ拡張ロジック内のマイクロ命令フィ
ールドは、局所バス４２２のデータ宛先を示して、この
読取りを指示できるビットが入っている。 上述したように、各ＦＰマイクロ命令は１０４ ビット
幅である。しかし、直列インタフェース・ループを巡回
するデータの自動シフトに合わせるために、シフト・レ
ジスタ４８１は１１２ビツト長になりている。つまり、
命令ビットの数は次の偶数のＩＢの倍数に丸められて、
インタフェースにあるシフト・レジスタの長さが定義さ
れている。本好適実施例では、レジスタ４８１Ａは６４
ビツト幅であり、レジスタ４８１Ｂは４８ビット幅であ
る。 レジスタ４８】 にマイクロ命令がロードされると（局
所転送バス４２２の３マイナ転送サイクルで）これらは
命令をＷＣＳ ４７０に逆ロードするように駆リＪされ
る。このためには、ア１．レスをＦＰマイクロアドレス
・バス４７３に送出する必要かあり、また書込みイネー
ブル信号をＷＯ２４７０に送る必要がある。 直列ローディングでは、ホストはＣＩ’マイクロアドレ
ス・レジスタを使用して、ロート（または読み取る）べ
＠ＦＰｌ’ｌＩ（：Ｓのアドレスを格納し、このアドレ
スをＦＰ ＷＯ２あてに送る。（ＣＰマイクロアドレス
・バス２１１Ａからの人力は％＜ｃ図の上方に示されて
いるバッファからＦＰマイクロアドレス・バス４７３に
送り込まれる。） 並列ロード・モードでは、ＣＰは目標アドレスを開始レ
ジスタ４７９に入れる。 ホストとのインタフェースとなる追加のロジックも用意
されている。このロジックにより、マイクロ命令を制御
記憶機構４７０に対して読み書きすることができる。こ
の機能は詳しく下述する予定である。 ＦＰマイクロコード・ルーチン実行の始動ＦＰモジュー
ルが起動するとき、これは下述するＦＰＷ八Ｉへ／Ｃ［
’ｌＶ八ｌへ Ａ ニア Ｆ シｘイキ’）グ・ロブ・
ンクにより１、通常待ち状態に入る。ＦＰモジュールで
実行されるルーチンを始動するには、ＣＰマイクロコー
ドのあるビットを使用して、開始レジスタ４７９ に保
持されているマイクロ命令アドレスをＦＰマイクロ命令
アドレス・バス４７３上の次のアイクロアトレスとして
使用させることができる。この処置は下述するようにモ
ジュール選択によって修飾される。 ＦＰモジュールの選択 最上位レベルでは、浮動小数点プロセッサ・モジュール
１３０を制御するためにはその前に選択しておかなけれ
ばならないつ単一モジュール構成では、ＦＰモジュール
は常時選択されているので、以下に述べることの中には
、適用されないものがある。しかし、複数モジュール構
成では、必要とするＦＰモジュール（またはアルゴリズ
ム高速化機構）を先に選んでおかないと、その制御を行
なうことができない。複数のＦＰモジュールを一度に進
んで、データまたは情報をＦＰモジュールのサブセット
に同報通信することが可能である。ＦＰモジュルは次の
３通りの方法て選択できる。１つは、以前に制御レジス
タに格納されている３ビツト値を使用する方法である。 ２番目は、マイクロコード・フィールドを使用する方法
である。最後は、好ましさの点で劣るが、異なるモジュ
ールの各々にあるＣＰ拡張ロジック部分に独自のマイク
ロコード・ストリームを同期して実行させ、アクセス仲
裁をマイクロコードで行なう方法である。使用する方法
はサイクル単位で変更することが可能である。 あるＦＰモジュールが選択されると、それを制御する方
法は制御レジスタ（長期的な制御情報がロードされてい
る）と専用マイクロコード・ビットの間で分割されて、
サイクルごとに制御が行なわれる。サイクル別制御の殆
どは、下述するようにデータ・キャッシュ・メモリ・イ
ンタフェースとそのモジュール上のレジスタ・ファイル
間のデータ転送を取り扱う。 モジュール選択は第２３図に図式化して示されている。 マルチプレクサ２３４０はモジュールＬＤに対してどの
人力を使用するかを選択する。デコート・ロジック２３
１０ （これはモジュール１３０または１３Ｇ’にある
ＣＰ拡張ロジックの一部である）はその特定モジュール
でのスイッヂ設定値と突き合せて、同報通信されたモジ
ュール・アドレスをテストする。修飾ロジック２３２０
はそのテスト結果に応じて、下述するように、局所ＷＣ
５拡張部分からの各種マイクロ命令フィールドを修飾す
る。 制御レジスタ 制御プロセッサ・モジュール１１０は、次のレジスタに
読み書きすることができる。 転送制御レジスタ：転送制御レジスタは保持レジスタ４
２０（データ・キャッシュ・メモリ・インタフェースに
ある）からレジスタ・ファイル４３０に転送されるデー
タ転送に影響を与える制御信号を一ケ所に収集するもの
である。ハードウェアの負担を軽くするために、他の信
号もいくつか収集される。 使用される制御信号には、次のものがある。 転送開始（３）：このフィールドは保持レジスタ群の８
レジスタのうちのどれを最初に転送するかを選択する。 これはマイクロ命令の一部として指定することも、デー
タが取り出されたデータ・キャッシュ・メモリ・アドレ
スに基づいて自動的に指定させることも可能である。 転送長さ（３）：このフィールドは、保持レジスタとレ
ジスタ・ファイル間で転送する語の数を指定する。最大
８語まで転送が可能である。 転送タイプ（１）：このビットは転送が保持レジスタと
レジスタ・ファイル間で行なわれるのか（０）、保持レ
ジスタからＦＰモジュールのＷＣＳパイプライン・レジ
スタに行なわれるのか（１）を選択する。 後者の機能はＦＰモジュール・メモリの並列ロード時に
使用される。 ループバック制御（１）：このビットは、書込み保持レ
ジスタ内のデータを、レジスタ・ファイルに先に書き込
むことなく、直接に読取り保持レジスタに複写すること
を可能にする。これの主な用途は診断および状態格納と
復元操作である。 操作選択（１）：このビットはハード布線機能がなく、
ＦＰのシーケンサに対してテストが可能である。このビ
ットを使うと、制御プロセッサ・モジュール１１０は、
現在実行中のルーチン内の２つの操作の１つを実行する
ようにＦＰに通知することができる。例えば、このビッ
トは、偶数アドレスにあるデータ（奇数アドレスにある
データではなく）を計算で使用するように指定するため
に使用できる。 命令レジスタ選択（１）：このビットはＷＯ２にあるマ
イクロ命令フィールドでなく命令レジスタ（後述）を使
用させて、浮動小数点ＡＬＵと乗算機構の動作を制御す
るものである。 マスク・エラー（１）：このビットはＦＰエラー条件（
ＦＰマイクロコードによって判断される）が制御プロセ
ッサ・モジュール１１０のシーケンサに割込みを引き起
すのを禁止する。禁止されても、ＦＰエラー状況は通常
条件コード選択プロシージャでテストすることが可能で
ある。 行なわれるときは、ポスト・コンピュータはＦＰのサブ
ルーチン・スタックにアクセスする必要がある。スタッ
クへのアクセスが可能であるときは、このフィールドが
どのスタック項目を読み取るかを選択するために使用さ
れる。アクセスされるスタック項目はスタック・ポイン
タが指している位置を基準にしたものであることに注意
されたい。 ＦＰ制御レジスタ：ＦＰ制御レジスタは並列マイクロコ
ード・ロード制御、割込みマスキング、クロック制御お
よびマイクロアドレス選択フィールドを一ケ所に収集す
る。 クロック制御（２）：このフィールドを使用すると、制
御プロセッサ・モジュール１１０はＦＰのクロックを制
御することができる。ＦＰクロックは動作させたままに
することも、停止させることも可能である。クロック制
御フィールドにある追加ビットは、ＦＰマイクロコード
・クロックが制御プロセッサ・モジュール１１０のマイ
クロコード・クロックを使用して、ＦＰを制御プロセッ
サ・モジュール１１０と同期して稼動させることを選択
するために使用されていたものである。 ＦＰマイクロコード・アドレス・ソース（２）二二のフ
ィールドにより、制御プロセッサ・モジュール１１０は
ＦＰに使用させるマイクロコード・アドレスを次のうち
の１つにすることを選択できる。 ＦＰシーケンサ出カニこれはＦＰがマイクロコードを実
行させるときの通常のマイクロアドレス・ソースである
。 開始アドレス・レジスタ：これは並列マイクロコード・
ロード時に開始アドレス・レジスタを選択する。（ＣＰ
モジュール１１０またはホストがＦＰモジュール１１０
にマイクロコードの実行を特定のアドレスから開始させ
ることを指示するときは、別の仕組を用いて開始アドレ
ス・レジスタが選択される。） Ｌ久工久里力里ｌ：これは、診断とマイクロコード・デ
バッグ時にサブルーチン・スタックへのアクセス権を得
るために制御プロセッサ・モジュール１１０によって使
用される。 割込みマスク：これらの４ビツトは、Ｆｌ’でどのｑＳ
象が起きたとき、ＦＰに割込みを引き起すかをＦｉ制御
プロセッサ・モジュール１１０に選択させるものである
。これらの事象には、中断点、Ｃｆ’ＷＡＩＴ、ＦＰＷ
八Ｉへ、レジスタ・ファイル交ｔＸ、ＦＰエラーがある
。割込みが引き起されると、対応するマスク・ビットは
一時的にクリアされて、割込み要求がリセットされる。 並列マイクロコード・ロード制御（５）：このフィール
ドには、ＷＣ５書込みイネーブル、ＷＣ３出カイネーブ
ル、診断シフト・レジスタ・モード、および信号中のク
ロックと直列データを制御する個別ビットがある。並列
マイクロコード・ロードは以下で詳しく説明するように
、制御プロセッサ・モジュール１１０によって制御され
る。 浮動小数黒面 アクセス・ループ（３）：浮勅小数点糺
Ｕと乗算機構を通して稼動する直列ループは両チップの
内部状態をアクセスしたり、ある種の新しい状態情報を
ロードしたりするとき使用できるものである。内部レジ
スタとフラグはすべてこの方法でアクセスができる。こ
の直列ループを制御するために、制御プロセッサ・モジ
ュール１１０は直列モード、直列データ・イン、直列ク
ロックの３つの制御信号をもっている。直列クロックは
このレジスタ・ビットから直接に駆動されるので、必要
とする立上がり縁と立下がり縁を発生するためには制御
プロセッサ・モジュール１１０に切り替えさせる必要が
ある。 開始アドレス・レジスタ：制御プロセッサ・モジュール
１１０は、ジャンプ開始アドレス・マイクロコード・ビ
ットが使用されるときＦＰにその実行を開始させようと
するマイクロコード・ルーチンのアドレスを開始アドレ
ス・レジスタにロードする。このレジスタは並列マイク
ロコードの実行時にロードすべきＷＣ５記憶位置のアド
レスを保持するためにも使用される。 命令レジスタ（８ビツト）：制御プロセッサ・モジュー
ル１１０はＷＯ２から取り出した浮動小数点ＡＬ（＋と
乗算機構の命令を無視して、独自の命令を代用すること
ができる。命令レジスタ４５１０ （第４５図に図示）
はこの命令を保持する。これの利点は′ｔｉｌｌ ＩＪ
ＩＩプロセッサ・モジュール１１０が必要とする特定タ
イプの計算に合わせて汎用マイクロコード・ルーチンを
カストマイズできるので、非常によく似たアルゴリズム
で使用されるＷＣＳスペース二を大幅に節減できること
である。 ４犬γ兄レジスタ（ソースのみ）：これはＦＰモジュー
ルにあるある種の内部情報をアクセスするために診断と
マイクロコード・デバッグでのみ使用される。アクセス
できる状況には、転送時に使用されるレジスタ・ファイ
ル・アドレスと保持レジスタ開始アドレスおよび問題状
況がある。 マイクロコード語の形式 ＦＰマイクロコード形式の主要フィールドは第４０図に
その概要が示されている。マイクロコード語の詳しい定
義は下達する。＊印の付いた項目はＷＯ２４７０から直
接に取り出されるので、これらが制御する装置の内部パ
イプライン・レジスタを使用する。フィールド別のビッ
ト数はかっこ内に示されている。 プログラム実行時（例・命令継続）にジャンプする次の
アドレス、条件付きテストか真であるときジャンプする
アドレス、およびジャンプ・サブルーチン命令のサブル
ーチン・アドレスを収容している。 偽アドレス（９）傘： このフィールドは条件付きテス
トか偽であるときジャンプする次のアドレスとジャンプ
・サブルーチン命令のサブルーチン・アドレスを収容し
ている。 π先取りアドレスＸ （９） ＊ ：このフィールドは
データが”Ｘ′ボートから読み取られたり、そのボート
上に送出されるレジスタ・ファイル内のアドレスを指定
する９ビツトを保持している。物理アドレスは９ビツト
のうちの７ビツトに入れられ、他の２ビツトはアドレス
をどのように修飾するかを選択する。オプションには、
修飾なしく物理）とソフト２重バッファリング（論理と
プレビュー）がある。 読取りアドレスＹ（９）中：このフィールドはデータが
“Ｙ“ポートから読み取られたり、そのボート上に送出
されたりするレジスタ・ファイル内のアドレスを指定す
る９ビツトを保持している。物理アドレスは９ビツトの
うちの７ビツトに入れられ、他の２ビツトはアドレスを
どのように修飾するかを選択する。オプションには、修
飾なしく物理）とソフト２重バッファリング（論理とプ
レビュー）がある。 書込みアドレス（８）：このフィールドはデータが書き
込まれるレジスタ・ファイル内のアドレスを指定する８
ビツトを保持している。物理アドレスは８ビツトのうち
の６ビツトに入れられ、他の２ビツトはアドレスをどの
ように＠飾するかを選択する。オプションには、修飾な
しく物理）、ソフト２重バッファリング（論理）、ソフ
ト２重バッファリング（プレビュー）がある。このアド
レスは偶数アドレスに１つ、奇数アドレスに１つの対の
レジスタを選択する。レジスタの書込みは２個の別々の
書込みイネーブル・ビットによって制御される。（この
機能を使用すると、上述したように、同じ結果をレジス
タ・ファイルの偶数側と奇数側の両方に入れておくこと
ができる。）このアドレスは同じデータをレジスタ・フ
ァイルに入れるために使用される「ループバック」書込
みボートでも使用される。 偶数書込みイネーブル（１）：このビットが活動してい
るとき、データは偶数レジスタ・ファイル・アドレスに
書き込まれる。 奇数書込みイネーブル（１）：このビットが活動してい
るとき、データは奇数レジスタ・ファイル・アドレスに
書き込まれる。 浮動小数点演算（８）傘：これは実行したい浮動小数点
または整数演算を指定し、ＦＭＰＹ ４４０とＦＡＬＵ
４５０の両方で共用される。使用される特定部分別の命
令セットと命令コードの詳細はメーカのデータ資料に記
載されている。 ＦＭＰＹイネーブル制御（４）：このフィールドはデー
タの内部多重化と、人出力レジスタのローディング、つ
まり、Ｘボート・マルチプレクサ制御（”Ｘ”ボートは
最初のオペランド・バス４３１に結ばれたボートである
）、イネーブルＸボート・レジスタ・データ・ロート、
イネーブルＹボート・レジスタ・データ・ロート（”Ｙ
”ボートは第２のオペランド・バス４３２に結ばれたボ
ートである）、イネーブルＺレジスタ・ロー・ドじ２゛
ポートは結実用バスｉ ３３に結ばれたボートである）
を制御する。 ＦＡＬＵ ４５０イネーブル制御（５）：このフィール
ドはデータの内部多重化と入出力レジスタのローディン
グ、つまり、Ｘボート・マルチプレクサ制御、Ｙボート
・マルチプレクサ制御、イネーブルＸボート・レジスタ
・データ・ロード、イネーブルＹボート・レジスタ・デ
ータ・ロード、イネーブルＺレジスタ・ロードを制御す
る。 サイクル長さ（４）：命令のサイクル長さを定義する。 これらは２８ｎｓから９８ｎｓの範囲であり、７ｎｓ刻
みで定義できる。 （以下余白） ＦＭＰＹまたはＦＡＬＵ状況選択（１）中、 ＦｋｌＩ
’Ｙ４’ｌｏまたはＦＡＬＩＪ４５０のどちらかを選択
して状況バスを駆動する。 条件コート選択（５）・テストすべき条件を次の中から
１つ選択する。つまり、真強制（省略時の条件）、ＦＰ
Ｗ屓Ｔ、桁上げ（ＦＡＬＵ）、ゼロによる割り算（ＦＭ
’ＰＹ）、問題状況（ゼロによる割り算）、問題状況活
動、ＣＰオプション・ビット、Ｘデータ有効、Ｙデータ
有効、最後に転送されたデータのアドレス（つまり、偶
数か奇数）、マイクロコード・ループ、ゼロ、否定、割
込みフラグ、数字でない（ＮＡＮ）、丸め、問題のオー
バフロー、問題のアンダフロー、問題の不正確、問題の
無効演算、問題の非正規化。これらのうち最後の１０個
はＦＭＰＹ４４０またはＦＡＬＩＩ４５０から取り出す
ことが可能である。 中断点（１）：この命令に中断点が設定されていること
を示すために設定される。 ＦＰＤＯＮＥ設定（１） ：ＦＰＤＯＮＥ状況フラグが
制御プロセッサ・モジュール１１０インタフエースで設
定されると、計算が完了したことが）両部プロセッサ・
モジュール１１０に通知される。 スワ・ンブ（１） レジスタ・ファイル内のソフト２
重バッファを交換することを要求する。この交換は、制
御プロセッサ・モジュール１１０と浮動小数点プロセッ
サ・モジュール１３０が共にスワップを要求するまでは
行なわれない。 スクラッチパッド制御（３）：このフィールドはスクラ
ッチパッドとそのアドレス・カウンタの動作を制御する
。１つのビットはスクラッチパッド・メモリの書込みイ
ネーブルであり、他の２ビツトはアドレス・カウンタ操
作をロード、増分、減分、保留の中から選択する。 結実用バス出 選択（２）：このフィールドは結実用バ
ス４３３を駆動するソースを選択する。ソースとなり得
るものには、ＦＡＬＵ、 ＦＭＰＹ ４４０、スクラッ
チパッド・メモリ・データ、スクラッチパッド・メモリ
・アドレスがある。 スタック制御（２）：このスタック制御フィールドは戻
りアドレスがブツシュ、ポツプまたは保留されるように
サブルーチン・スタック・ロジックを：ｔｌＪ御する。 ループバック書込みイネーブル（１）：このビットはル
ープバック・ボート４３０Ｅを通してレジスタ・ファイ
ル４３０で書込みサイクルをイネーブルする。これによ
り、最初のオペランド・バスにあるデータが書込みボー
ト４３０Ｄで指定されているアドレスに複写される。奇
数と偶数の書込みイネーブルはレジスタ・ファイル４３
０のどちらのバンクにデータを書き込むか、あるいはそ
れを両方に書き込むかどうかを選択する。 肌塁旦店ｆｆ１（ＩＮ（２）：このフィールドはこのサ
イクルで生成された状況を問題状況に組み入れるか、問
題状況をクリアするか、保留するかを選択する。 ｍ Ｆｔｔ ６５−二ム駄旦」ｕ：これらの２ビツトは
ＦＡＬｔ１４５０とＦＭＰＹ ４４０内のＸとＹレジス
タに送り込まれるデータの多重化と２ポートから送り出
される倍精度結果の多重化を制御する。 日Ａ６の使用：このビットはすべてのボートのレジスタ
・ファイルに対する最上位アドレス・ビットが１Ｉｙ２
接サイクルの間開じままであるとぎマイクロコード・
アセンブラによってセットされる。これはこのような場
合のサイクル時間を短縮するために使用される。 プログラムｌ麿れのｆ列 以下は疑似コードで書かれた簡単なプログラム例である
。この例は、新規な機能がどのように実行効率を向上さ
せるかを示したものである。 この例の動作図は第４２図に示されている。この例で注
意すべきことは次の通りである。 犬かフこで囲んでまとめて示されている命令は並列に実
行されるものである。 通常、乗算はルーチンを通るバスごとに行なわれる。し
かし、これはルーチンを簡略化するために４つに減らさ
れている。 ２重バッファリングはマイクロコードから見えない。 実行される計算式はＣ［ｎｌ ＝ Ａ［ｎ］＋Ｂ［ｎｌ
である。 ただし、ｎは０．、、：Ｉの範囲であり、８個のオペラ
ンドと４個の結果はレジスターファイル内の固有アドレ
スにおかれる。これらの参照の１つにある° （初期値
）は対応する要素の反対の要素、つまり、バッファが交
１＾される前に２重バッファの反対側にある要素を示す
。 乗算ルーチンは別表に示す通りである。 （以下余白） 男１１ 表 ＦＰベクトル乗算ルーチン（疑似コード）ＭＵＬ３：
（Ｒｅａｄ Ａｊｌｌ ａｎｄ ｎ（Ｂ ｆｒｏｍ ｒ
ｅｇｉｓｔｅｒ １ｉｆｅ。 Ｄｏ ’ ｒｅ！Ｉｕｌｔ Ｏ＝
Ｏ” ＯＭＵＬＥ： （Ｒｅａｄ ＩＩＩＪ２
１ ａｎｄ Ｂ［２１ｆｒｏｍ ｒｅｇｉｓＬｅｒ ｆ
ｉｌｅ。 Ｄｏ ｃａＩｃｃ山ａｉｏｎ、 ｒｅｓｕｌｔ Ｒａ１
ｌ −Ａ［υ” Ｂ［１１゜Ｗｒｉｔｅ ｖｓｌｕｅ
ｏｒ ｒｅｓｕｌｔ Ｏ１ｎｔｏ ’ ｆｌ
ｌｅ ａｔ ０（Ｒｅａｄ ＡＪ３１ ａｎｄ Ｂ［
３１ｈｍ ｒｅｇｉｓｔｅｒ ｆｌｌｅ。 Ｄｏ ａａｌｃｕＬａｔｉｏｎ、 ｒｅｍｎｔ Ｒ［２
１−Ａ［２］°Ｂ［２１゜Ｗｒｉｔｅ ｖａｌｕｅ ｏ
ｒ ｒｅｓｕｌｔ Ｒｏｌｌ １ｎｔｏ ｒｅｇｉｓｔ
ｅｒ （ｉｅ ａｔ Ｃａ１ｌ。 Ｔｅ５ｔ ＦＴ’Ｗ Ｖ ｔｒｕｅ ’
ｔｏ ｅｌｓｅ ｃｏｎｔｉｎｕｅ ”（Ｄ
ｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｗｕｌＬ Ｒ［３］
＝ Ａ［３］中Ｂ［３］。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｒｒｅａ＋１ｔ Ｒ［２］
１ｎｔｏ ｐ −ａｔ Ｃ［２］Ｔａ５ｔ
ｔｒｕｅ’ ｔｏ
’（ＷｒｉｔｅＶ８１ｕｅ ｏｒｒｗｕｌＬ Ｒ［３
１１ｎｔｏ ＄ ｆｉｌｅ ａｔ Ｃ［３］Ｓｅｔ Ｆ
Ｔ’ＤＯＮＥ ａｎｄ ５Ｗ２Ｉｐ ｂｕｆｆｅｒｓＴ
ｅｓｔ ＦＰＷＡｒｒ ｆｋｓｇ、 Ｋ ｔｒｕｅ ｊ
ｕｍｐ ｔｏ ＭＵＬｉｌ ｅｌｓｅ ｊｕｍｐい ＭＵＬＩ： （−に［０１ａｎｄ Ｂ’［Ｏｌ 伝雇ケ
ー細ｒ ［ｅ。 Ｄｏ ａａｌｅｕＬａｔｉｏｎ、 ｒｅａｕｌｔ Ｒ［
３］ ＝ Ａｊ３］ ” Ｂ［３］。 Ｗｒｉｔｅ ｖａｌｕｅ ｏｆ ｒｅａｄｔ １
ｎｔｏ ｆｉｌｅ ａｔ（−に［１］ ａｎｄ Ｂ
’［１］ １ｒｃｙｍ ｒｅｇｉｓｔｅｒ ｆｉｌｅ。 Ｄｏ ｃａｌｃｕｌａｔｉｏｎ、 ｒｅｗｍ Ｒ’［０
］−に［０１” Ｂ’［０１゜Ｗｒｉｔｅ ｖａｌｕｅ
ｏｒ−ｔ Ｒ［３］ ｉｎＩ−ｌｅａｔ Ｃ［３］Ｓ
ｅｔ ＦＰＤＯＮＥ ａｎｄ ５ｖｎａｐ ｂｕｆｆｅ
ｒｓ。 ＭＵＬＥ： （Ｒａａｄ Ａ’［Ｏｌ ａｎｄ １１’
［０］ ｆｒｏｍ ｒｅｇｉｓｔｅｒ ｒｙｅ。 Ｗｒｉｔｅ ｖａｌｕｅ ｃｆｒｅｓｕｌｔ Ｒ［３１
１ｎｔｏ ｒｅｇｉｓｔｅｒｆｉｌｅ ａｔ Ｑ３１Ｓ
ｅｔ ＦＰＤＯＮＥ ａｎｄ ｇｗａｐ ｂｕｆｆｅｒ
ｓ。 馳 このルーチンについて注目すべき点がいくつかある。 このルーチンはすべてのサイクルでＦＰＵが使用中であ
ることを保つように最適化されている（ただし、そのた
めのデータがあることが条件）、もっと単純で効率が劣
る版には、命令ＭｔｌＬ５とそれ以上が備わっていない
。 ８対の数を乗算するようにこれを拡張するために、ＭＵ
Ｌ４にある命令はレジスタ・アドレスが変わるたびに４
回繰り返される。 すべてのサイクルでＦＰＵを動作状態に保つためには、
交換を行なわないで２重バッファの反対側からデータを
アクセスする必要がある。これは命令ＭＵＬ５とそれ以
上で使用される。 次の組のデータが用意されている限り（つまり、ＦＰＷ
＾ＩＴが偽である）、制御プロセッサ・モジュール１１
０と同期をとる時間の無駄がない。 デバッグ・ハードウェア 浮動小数点プロセッサ・モジュール１３０上のデバッグ
・ハードウェアは制御プロセッサ・モジュル１１０やブ
タ重云送フ゛ロセッサ・モジュール１２０に含まれるも
のよりも機能に制約があるが、これはそこで実行される
マイクロコードが非常に単純化されているからである。 レジスタ・ファイルへのアクセスは局所転送バス４２２
を通して行なわれるので、モニタ・マイクロコードによ
って読み書きができるようになっている。ＦＭＰＹ ４
４０とＦＡＬｔｌ ４５０は直列走査ロジックが組み込
まれているので、このロジックによって内部バイブライ
ン・レジスタと状況／モード・レジスタがアクセスでき
る。次のマイクロコード・アドレスは開始アドレス・レ
ジスタ４７９をアクセスすることによって制御プロセッ
サ・モジュール１１０がアクセスできる。 中断点ロジックはマイクロコード語の中のあるビットを
使用して、中断点を定義する。中断点ビットが設定され
た命令が現れると、クロック発生ａ構は中止され、制御
プロセッサ・モジュール１１０のインタフェースにある
中断点状況信号がセットされる。中断点から継続するた
めに、制御プロセッサ・モジュール１１０はクロック発
生機構に送り込まれた中断点人力をクリアする。中断点
直後に十分な内部状態が格納されると、制御プロセッサ
・モジュール１１０はある浮動小数点プロセッサ・モジ
ュール１３０のマイクロコードの実行を開始しく開始ア
ドレス・レジスタの仕組を通して）直接アクセス状況と
スクラッチパッド・メモリをアクセスする。 マイクロコードは、１ステツプ進めるルーチン内のすべ
ての命令で中断点ビットをセットすることによってのみ
１ステツプ進めることができる。 デバッグ機能をサポートするもう１つの特徴は、サブル
ーチン−スタックを読み取ることができることである。 （以下余白） アプリケーション向きプロセッサ・モジュール第ｎ図は
アプリケーション向ぎ数値処理モジュール１３０゛を備
えた数値高速化サブシステムの概要図である（これは「
アルゴリズム高速化機構ｊとも呼ばれる）。用意されて
いる強力な制御ツールを使用すると、制御プロセッサ１
１０は１つまたは２つ以上の数値処理モジュール＋１０
と１つまたは２つ以上のアルゴリズム高速化機構１３０
゛とを任意に組み合せた形で制御することができる。 汎用浮動小数点機構１３０を１つまたは２つ以上のアル
ゴリズム高速化機構１３０゛と組み合せると、特に利点
が得られる。この種の結合システムでは、汎用浮動小数
点演算を必要とするいう制約から解放されて、アルゴリ
ズム高速化機構１３０゛を設計することができる。従り
て、アルゴリズム高速化機構は必要ならば、高度にアプ
リケーション向きの設計にすることができる。 特に利点のある組合せは、複合演算モジュールをモジュ
ール１３０′の１つとして含めることであアプリケ−シ
コン向さプロセッサはアプリケーション向き数値プロセ
ッサであることが好ましい。しかし、アプリケーション
向きプロセッサは任意的に（好ましさの点では劣るが）
、記号プロセッサ（つまり、１Ｊ５ＰまたはＰＲＯＬＯ
Ｇを窩効率で実行させるとき必要になる追加のデータ通
路を備えたプロセッサ）や中立ネットワーク・マシンな
どの特異なプロセッサにすることち可能である。 複数の数値プロセッサ・モジュール１３０ （アルゴ
リズム高速化機構を含む）の制御について以下説明する
。 ＦＦＴ高速化モジュール 第９Ｂ図はアルゴリズム高速化機構１３０°の１例のア
ーキテクチャが汎用浮動小数点モジュール１３０のそれ
とどのように異なるかを図式化して示したものである。 図示のモジュールは層数的積分変換操作を行なうように
特に最適化されている。例えは、このモジュールは高ｉ
！フーリエ変換（ＦＦＴ）アルゴリズムを高速に実行す
る。このアルゴリズムの実行例について以下検９１する
ことにする。 第９Ｂ図の実施例では、レジスタ・ファイル９１゜はレ
ジスタ・ファイル４３０よりも高度化された多重ボート
を備えている。レジスタ・ファイル９１０は４個の読取
りボートと４個の書込みボートのほかに、キャッシュ・
バス１４４ とのインタフェースとなる広幅両方向ボー
ト９１０八を備えている。 読取りボート９１０Ｂとして示されている４木の線は実
際には折り返されている。実行される乗算は乱数乗算で
ないのが代表的であるが、係数（これはデータ語はどに
変化することが少ない）による乗算であるので、サイク
ルの大部分ではサイクル当たり１つだけの複合語の入力
が必要である。 （しかし、このことは最終サイクルでは該当しない、） ４つの乗算機構９２０は整数または浮動小数点機構にす
ることが可能である。これらは上述した乗算機構と同じ
にするのが最も好ましいが、勿論側の計算機構の使用も
可能である。これらの機構は新しい係数の読取り指示が
あるまで、係数をレジスタに保持している。 従って、４つの乗算機構９２０と加算機構９３０で完全
な複合乗算機構９＋１を構成することかてきる。複合乗
算機構９１１は２つの複合アドレス９１２とバイブライ
ン化されている。 ２つの複合加算機構９１２に対する人力には、複合乗算
機構９１１の出力だけでなく、遅延ブロック９４０経由
で送られてきた読取りボート！１１０１’、からのデー
タが含まれる。（この遅延ブロックは任意的にレジスタ
・ファイル９１０上のボー１＝９１０Ｂと９１０ Ｃを
共用するために使用することもできる。） 複合加算機構の出力は書込みボート９１０Ｄに結ばれて
いる。 従って、この構造によると、バタフライ計算を非常に効
率よくバイブライン化することができる。 データ・キャッシュ・メモリ・モジュール目０データ・
キ〜・ツシュ・メモリ（１士高パンＦ （；ｉＦ域）幅
の大容量メモリである。記ｆＱ容塁は現在では２Ｍｎで
あり、バンド幅は毎秒３２０Ｍ１１である。このメモリ
は多重ボー１〜を備えているので、外部世界とのデータ
転送を浮動小数点計算と並行に行なうことができる。計
算が「調歩」式で行なわれて、浮動小数点プロセッサ・
モジュール１３０が長時間アイドルになるのを防止する
。 第５図はデータ・キャッシュ・メモリ・モジュール１４
０の主要機能を示している。このモジュールの中心とな
るのは、大きなメモリ・ブロック５１０である。本好適
実施例では、このメモリ・ブロック５１０は８個のシン
グル・イン・ライン・モジュールで構成され、各々は８
個の３２にｘ８ ＳＲＡＭ５を備えているので、総計２
メガバイトのメモリになっている。しかし、当業者なら
ば容易に理解されるように、このメモリ構成は高度半導
体部品の供給変化や特定アプリケーションの要求に応じ
て変更することが可能である。 特に、ある種のアプリケーションでは、メモリ容量を大
きくすると利点が得られる。このメモリ・バンク５１０
で×２５６構成を使用すると、少なくとも完全な並列ア
クセスの場合には、アドレス空間の使用効率が向上する
。従って、本好適実施例では、２４ビツト・アドレス情
報がアドレス入力５１１ にあるメモリ・バンク５１Ｏ
に人力される。書込みイネーブル人力５１２は実際には
８ビツト幅であるので、１つの２５６ビツト・メモリ・
ブロック内の個々の３２ビツト語が書込みのために選択
できる。これは下述するような利点が得られる。データ
・ボート５１３は２５６ビツト幅である。ブロックの機
能には、まだモジュール１４０全体がもつような多重ボ
ート機能を備えていない。この多重機能を実装するため
のロジックとメモリ・バンク５１０をアクセスするため
のロジックについて、次に説明する。 第５図の下方に示したのは制御プロセッサ１１０に結ば
れた３２ビツト幅データ・バス（ＣＤバス１１２）と、
データ転送プロセッサ１２０に結ばれた３２ビツト幅バ
ス（ＴＤババス２２）である。これらのバスの各々はま
ず保持レジスタ・バンク５６０に送り込まれる。レジス
タ・バンク５６０の各々は並列の８個の３２ビツト幅レ
ジスタ５５１ を備えている。（本好適実施例では、こ
れらのレジスタ５６１の各々は実際には、書込み保持レ
ジスタ５６１°が読取り保持レジスフ５６ビと並列にな
るように構成された４個の７４Ａ１．５８５２装置を使
用して構成されている。レジスタ・セット５６〇八、５
６０Ｂ、４２０の構造は第４２図に詳細が示されている
。 メモリ・バンク５１０がアクセスされるには、アドレス
をボート５１１から得る必要がある。このアドレスはマ
ルチプレクサ５２０を通して、ＣＡババス１１ （こ
のバス上には制御プロセッサから出されたアドレスが送
られる）からか、ＴＡババス２１（このバス上にはデー
タ転送プロセッサ・モジュール１２０から出されたアド
レスが送られる）から与えられる。選択人力５２１はこ
れらの入力のどちらをアドレス・ボート５１１ に送る
かを選択する。 マルチプレクサ５２０に対する選択人力５２１は仲裁ロ
ジック５３０によって生成される。この単純なロジック
は、ＤＴＰがアクセスを要求し、ＣＰがア、クセスを要
求していない場合だけ、ＤＴＰモジュール１２０へのア
クセスを許可する。選択信号５２１はアドレス・マルチ
プレクサ５２０にだけでなく、書込みマスク・マルチプ
レクサ５３０とＤＴＰ転送ロジック５４０にも送られる
。 下述するように、書込みマスク人力５！２はＴＤババス
２２またはＣＤバス１２２からの書込みのときに非常に
利点がある。書込みイネーブル人力５１２は分解能が８
ビツトであるので、各メモリ・ブロック５１０内の８個
の３２ビツト語は、１回の完全並列書込み操作時に個別
的に書込みイネーブルさせることができる。従って、例
えば、制御プロセッサ１１０が８未満の語をメモリ・バ
ンクのある行に書き込むことを要求したときは、必要と
する語位置のレジスタ５６１に必要とするデータ値がア
ップ・ロードされる。さらに、８ビツトが書込みマスク
線５５１に送出されて、レジスタのどちらにアドレス５
１１ （（：Ａバス１１１からの）で指定された行に
あるメモリ・バンク５１０の対応する語に書き込むべき
かを示している。（上述したように、ＣＡ）＜ス１１１
からマルチプレクサ５２０へのアドレス転送はＩＰＵ
３４０め出力によって制御される。）第２５図は書込み
マスク・ロジックを別の見方で見たものである。同図に
おいて、ＦＰ書込みマスク・ロジック２５１Ｏ２ＣＰ書
込みモニタ・ロジック２５２０、およびＱ７ｐ 書込み
モニタ・ロジック２５３０は３つの別ブロックに分割さ
れて、マルチプレクサ５３０に対する人力となっている
。第２６図は書込みモニタ・ロジック・ブロックの動作
をもっと詳しく示したものである。ロジック２６１Ｏに
対する人力には、レジスタ選択、全部書込み、ＤＣＭ書
込み、保留レジスタ・ロードなどがある。出力は８個の
フラグ・ビットであり、レジスタ２６２０に格納されて
いる。 転送ロジック５４０はデータ転送プロセッサ１２０内の
マイクロコード命令列の一部であるマイクロコード命令
フィールド５４２によって駆動される。 同様に、ＣＤ転送ロジック５５０は制御プロセッサ・モ
ジュール１１０のシーケンサ２１０によって駆動される
マイクロコード命令の一部であるマイクロフード命令ビ
ット５５２にｊ：って駆動される。（実際には、このシ
ーケンサによって駆動されるマイクロコードの一部は分
散しておくのが好ましい。つまり、マイクロ命令のフィ
ールドの一部は制御記憶機構２２０から切り離して保管
されるが、シーケンサの出力である一連のマイクロ命令
アドレス２１１によってクロックがとられている。これ
により、システムから見て大幅な利点が得られるが、こ
れについては下述する。） 転送ロジック５４０と５５０の他の出力５４３と５５３
には、それぞれのレジスタ・バンク５６０の制御といっ
た制御機能があるが、この中にはクロッキングと出力イ
ネーブルが含まれる。（レジスタ・バンク５６０の各々
は、レジスタ・バンクの両側に２つの出力イネーブルと
、２組のクロックをもっている。また、ＣＰ転送ロジッ
ク５５０によって制御される機能の１つとして、メモリ
・バンク５１０の出力イネーブル線５１４がある。） キャッシュ・バンク５１０へのアクセスを要求するため
にＦＰモジュール１３０からの直接人力はないが、これ
は、この種のアクセスは１゜制御プロセッサ・モジュー
ル１１０によって制御されるからである。こうすると、
下述するように、大幅な利点が得られる。 メモリイ１が成 高速化サブシステムは広幅メモリ・アーキテクチャを採
用している。データ・キャッシュ・メモリ１４０をアク
セスするたびに、２５６ピツトが読み書きされる。これ
はサイクル当たり８個の浮動小数煮詰に相当する。 データ・キャッシュ・メモリ１４０は３ポートで制御プ
ロセッサ・モジュール１１０、浮動小数点プロセッサ・
モジュール１３０、およびデータ転送プロセッサ・モジ
ュール１２０に結ばれているが、制御プロセッサ・モジ
ュール１１０と浮動小数点プロセッサ・モジュール１３
０によるアクセスは制御プロセッサ・モジュール１１０
のマイクロコードによつて制御されるので、仲裁とアド
レス多重化は２通りの方法だけで行なわれる。 データ・ボー１〜 データ・キヤツシユ、・メモリと結ぶボートは３つある
。Ｆｌ）モジュールにつながるボートは２５６ビツト幅
であり、制御プロセッサ・モジュール＋１０とデータ転
送プロセッサ・モジュール１２０の各々からはそれぞれ
３２ビツト幅ボートとして見える。 ３２ビツト幅ボートに対するデータ経路と記ｊＱ装置は
データ・キャッシュ・ブロック＋４０の一部に含まれて
いる。 メモリ配列から３２ビツト・バスの１つに送られる２５
６ビツト・データの多重化は３２個の両方向レジスタを
通して行なわれ、これらのレジスタは４個ずつ８群に配
置されている。各群は読取り方向に３２ビツト（つまり
、浮動小数煮詰の１語）を、書込み方向に３２ビツトを
格納する。これは保持レジスタと呼ばれる。各レジスタ
を特定して名前を付けると、インタフェースのプロセッ
サ側から見て、読取り保持レジスタおよび書込み保持レ
ジスタとなる。 データがメモリ配列から読み取られるときは、２５６ビ
ツト全部が保持レジスタに格納され、これらのレジスタ
の出力イネーブルは必要とする浮動小数煮詰を選択して
３２ヒツト・ボートに送出するように制御される。 データがメモリ配列に書き込まれるときは、３２ピツ）
・・ボートから更新されたレジスタだけが格納される。 これは書込みマスク・ロジックによって制御され、各群
ごとに１つの割合で８個の書込みイネーブルを使用して
達成される。 ３２ビツト・ボートは両方ともデータ経路と記憶装置ロ
ジックが同じになっている。 浮動小数点プロセッサ・モジュール１３０につながる２
５６ ビット・ボートは３２ビツト・ボートと同じよう
なロジックを備えているが、浮動小数点プロセッサ・モ
ジュール１１０上に置かれている。データ・キャッシュ
・メモリを、モジュールを使用して将来拡張できるよう
にするために、アドレス・バス（２４ビツト）と書込み
イネーブル（８）はモジュール・コネクタ３８１０ （
第３８Ａ図と第３８Ｂ図に図示）に結ばれている。 ＣＰ転送ロジック ＣＰ転送ロジックはＣＰ保持レジスタ（またはＦＰ保持
レジスタ）とデータ・キャッシュ・メモリ間のデータ転
送を担当する。 保持レジスタにあるデータはＣＤソース・マイクロコー
ド・フィールドが読取り保持レジスタを選択したときア
クセスされる。ＣＰアドレス・バスの最下位３ビツトは
駆動すべき３２ビツト語を選択してバス上に送り出す。 この過程では、データ・キャッシュ・メモリは使用され
ないが、必要ならば次の組のデータをアクセスすること
が可能である。 データを書込み保持レジスタに書込むときは、ＣＤ宛先
マイクロコード・フィールドは保持レジスタをグループ
として選択し、ＣＰアドレス・バスＣＡＩＩＩの最下位
３ビツトは更新すべき３２ビツトを選択する。書込み保
持レジスタが更新されるときは、対応する書込みフラグ
がセットされる。従って、データ・キャッシュ・メモリ
に対する書込みが行なわれるときは、制御プロセッサ・
モジュール■０によって更新された保持レジスタたりが
実際にメモリ配列に書き込まれる。対応する保持レジス
タが更新されていないメモリ配列内の語は変更されない
。データ・キャッシュ・メモリに書込みが行なわれると
（データ・ソースが制御プロセッサ・モジュール１１０
である場合）、書込みフラグはすべてリセッＩ・される
。制御プロセッサ・モジュール１１０がデータ・キャッ
シュ・メモリへの書込みと同じサイクル時に書込み保持
レジスタの１つを更新していた場合は、その書込みフラ
グはセットされたままである。 例えば、メモリをある定数値にクリアするときこの選択
的書込みメカニズムをバイパスすると好都合の場合があ
る。その場合には、制御プロセッサ・モジュール１１０
は選択的書込みを無視して、すべての語を更新させるこ
とができる。この選択的書込み機能を使用しないと、デ
ータ・キャッシュ・メモリの書込み動作は非富に遅くな
り、データ・ブロック（２５６ビツト）を読取り保持レ
ジスタに読み込み、変更すべきでない語を書込み保持レ
ジスタに転ｊＸシ、書込み保持レジスタを新しいデータ
で更新してから、データ・キャッシュ・書込みサイクル
を実行することになる。現アーキテクチャでは、データ
を読取り保持レジスタから書込み保持レジスタに複写す
るには、１語当たり１サイクルが必要である。 書込みフラグの状態はマイクロコードのデバッグ時に状
態格納のために、制御プロセッサ・モジュール１１０に
状態を壊さないで抽出させることが可能である。 読取り保持レジスタは書込み保持レジスタとは別になっ
ているので、書込み保持レジスタの内容を壊さないで複
数の読取りサイクルを実行することができる（逆の場合
も同じ）。 保持レジスタ・セットとデータ・キャッシュ・メモリ間
のデータ転送を制御するときは、次のようなビットがイ
吏用される。 データ・キャッシュ・アクセス（１）：このビットは制
御プロセッサ・モジュール１１０が自身で使用するため
に、あるいは浮動小数点プロセッサ・モジュール１３０
とのＩｎでデータをやりとりするためにデータ・キャッ
シュ・メモリへのアクセスを要求すると、活動化する。 アクセス・フラグはパイプライン化されていない。従っ
て、データ転送プロセッサ・モジュール＋２０からの要
求との仲裁は要求が行なわれたサイクルが始まる前に解
決することができる。 データ・キャッシュ書込みイネーブル（１）：このビッ
トはデータ・キャッシュ・メモリで書込みサイクルを生
成する。 データ・キャッシュ書込みオール（１）、このビットは
データ・キャッシュ・メモリ内の語を選択的に更新する
通常の書込みイネーブル・ゲート操作を無効にして、す
べての語を書き出すようにする。これは、メモリをブロ
ック単位で定数値にセットするとき便利である。 データ・キャッシュ・ボート選択（１）：このビットは
データ・キャッシュ転送のソースまたは宛先として、Ｆ
Ｐモジュール保持レジスタか制御プロセッサ・モジュー
ル１１０保持レジスタのどちらかを選択する。 モート・レジスタには保持レジスタを制御する３ビツト
がある。２ビツトは保持レジスタを使用するか、バイパ
スするかを選択する。３番目のビットはデータ・キャッ
シュ・メモリがＤＣＭを駆動するのを禁止して、書込み
保持レジスタと読取り保持レジスタの間にループバック
・データ通路がセットアツプされるようにする。これら
の機能が存在するのは、状態格納および復元マイクロコ
ードがデータ・キャッシュ・メモリの書込み）桑作を最
初に行なわないで書込み保持レジスタとさらにより正確
な診断情報をアクセスできるようにするためである。 制御プロセッサ・モジュール１１０は次の２通りの方法
でデータ・キャッシュ・メモリを使用することができる
。 最初の方法は広幅メモリ・アーキテクチャを無視して、
それが丁度３２ビット幅であるものとして扱うことであ
る。この場合は、ＣＰモジュール１１０はすべての読取
りアクセスの前とすべての書込みアクセスのあとてアク
セス・サイクルを要求するだけである。この方法を便用
−・）−ると、データ・キャッシュ・メモリをデータ・
アクセスがパイプライン化されたメモリと見ることがて
きる。この方法はデータ・キャッシュ・メモリの使用を
節単に１−るが、データ中云送フ゛ロセ・ンサ・モジュ
ール１２０のボートにサービスでとるメモリの能力を効
率よく使用できない。また、この方法によると、制御プ
ロセッサ・モジュールｌｌＯか順次データをアクセスす
るときに非効率が生じる。しかし、非順次データ・アク
セスの場合は、次の方法は使用できないので、この最初
の方法を使用せざるを得ない。 制御プロセッサ・モジュール１１０が順次メモリ・アク
セスを行なうとき、メモリ・バンク５１０をアクセスす
るたびに、すへての保持レジスタ５６１に対する読み書
きに８サイクルが必要である。データ・キャッシュ・メ
モリ・アクセスは保持レジスタ・アクセスとパイプライ
ン化できるので、８サイクルのうち７サイクルをデータ
転送プロセッサ・モジュールか自由に使用することかで
きる。 データ・キャッシュ・メモリ・アクセスは１」動的に行
なわれないので、マイクロコードて８サイクルごとにア
クセス・サイクルを指定できる。この種の転送は、外部
インタフェースとのｉ？Ｕの入出力転送が性質上順次で
あるのが通常であるので、ブタ中云逢フ゛ロセ・ソサ・
モジュール１２０てよく行なわれる。 制御プロセッサ・モジュール１１０はデータ・キャッシ
ュ・メモリとＦＰモモジュール上保持レジスタ間のデー
タ転送も担当する。その場合には、基本制御はデータ・
キャッシュへの書込み時にあるブロック内のどの語を更
新するかを判断する場合以外は同じである。その場合、
上述したように書込みフラグに対して別の方法が取られ
る。 違いのいくつかの要因を挙げると、次の通りである。 ＦＰのレジスタ・ファイルと保持レジスタ間のデータの
流れを制御する転送ロジックにはある種の制約があるの
で、制御プロセッサ・モジュール１１０で使用されてい
るより汎用的マスク生成機構は不要である。 Ｆｌ”のレジスタ・ファイルから゛の通常のデータ中云
送はデータ・ブロック単位（つまり、ベクトルの一部）
で行なわれ、これが１転送サイクルで行なわれるときは
、いくつかの書込みマスク・ビットを制御プロセッサ・
モジュール＋１０の場合のように個別的にではなく、並
列にセットしなければならない。 １つのＦＰ書込みマスク生成機構は複数のＦＰモジュー
ルと競合しなければならない。 ＦＰ書込みマスクは更新すべき語と最初の語からの連続
語の個数を指定することによって生成される。開始位置
はＣＰアドレスの最下位３ビツトによって与えられ、長
さはマイクロコード命令のフィールドとして保存されて
いる。 ＤＰＴ転送ロジック５４０ データ転送プロセッサ・モジエール１２０の転送ロジッ
クはデータ転送プロセッサ・モジュール＋２０のデータ
・バス（ＴＣバス１２２）とメモリ配列器のデータ転送
を担当する。これは次の点を除けば′Ｃ１ν転送ロジッ
クとほぼ同じである。 浮動小数点プロセッサ・モジュール１２０に関連する部
分がない。 出力信号は仲裁ロジックの結果によって修飾される。 仲裁ロジック５３５ 仲裁ロジックはサイクル単位で誰にデータ・キャッシュ
・メモリをアクセスさせるかを判定する。競合する２ボ
ートには、ＣＰ／ＦＰとデータ転送プロセッサ・モジュ
ール１２０がある。ＣＰ／ＦＰはデータ転送プロセッサ
・モジュール１２０より優先権があるので、データ転送
プロセッサ・モジュール１２０が空きメモリ・サイクル
を待たされることになる。データ転送プロセッサ・モジ
ュール１２０は制御プロセッサ・モジュール１１０に割
込みをかけることによって、制御プロセッサ・モジュー
ル＋１０に空きメモリ・サイクルを手放させることがで
きる。 データ・キャッシュ・メモリの仲裁は両方のホトのアク
セス要求（Ｃｒ’／ＦＰの場合は要求）を同期化−・Ｊ
−ることにＪ：つて単純化されている。これは同しクロ
ック生成機構を制御プロセッサ・モジュール１１０とデ
ータ転送プロセッサ・モジュール１２０間て共用させる
ことで達成される。この程度の同期化かないと、データ
転送プロセッサ・モジュール１２０がアクセスを始めた
ばかりの場合もあるので、制御プロセッサ・モジュール
１１０があるサイクル時にアクセス権があると想定でき
なくなる。 サイクル単位の仲裁は仲裁ロジックで行なわれる。仲裁
ロジックはＣＰ要求とＤＴＰ要求の２つの要求１８号を
受は取る。これらは共に、そのボートがデータ・キャッ
シュ・メモリをアクセスすると主弓長されるマイクロコ
ード・ヒ゛ットである。これらのマイクロコード・ビッ
トはレジスタに格納されないので、仲裁はアクセスが行
なわれる前にそのサイクルで解決される。これにより、
データ転送プロセッサ・モジュール１２０の許可信号は
、シーケンサのＦＬ八八人人力バイブライン化によって
起こる余分のサイクル遅延を引き起さないで、十分な時
間的余裕をもってデータ転送プロセッサ・モジュール１
２０にテストさせることかできる。 ２つの出力信号として、データ・キャッシュ・メモリへ
のアクセス権かあることをデータ転送プロセッサ・モジ
ュール＋２０に知らせるＤＴＩ’許可信号と、アクセス
と書込みイネーブル・マルチプレクサを制御する信号と
がある。 ＣＰ／ＦＰは、データ・キャッシュ・メモリをそれが１
ボート装置であるものとしてアクセスする。 しかし、データ転送プロセッサ・モジュール１２０はア
クセスを要求するたびに、以下のプロシージャに従わな
ければならない。このプロシージャは疑似コードで書か
れている。 （保持レジスタに書込みを実行） （アクセスがＷＡＩＴへのジャンプに失敗したＷＡＩＴ
：場合は、データ・キャッシュ・メモリへの書込みアク
セスを要求、そうでなければ、継続） （他の作業の実行） この例に関して注目すべき点をいくつか挙げると、次の
通りである。 このロジックは大量の作業を並行に続行させることかで
きる。 アクセスが失敗すると、書込み（または読取りアクセス
での保持レジスタのローディング）は自動的に禁止され
る。 テスト結果には、アクセスが成功したか否かが示される
。失敗した場合は、データ転送プロセッサ・モジュール
１２０は、アクセスする命令をループさせることによっ
て再試行する。 この例から明らかなように、データ転送プロセッサ・モ
ジュール１２０はアクセスが許可されるまで待たされる
ことになる。しかし、通常はいくつかのサイクルの間だ
け待たされることになる。アクセスがそれでも許可され
ないと、ＤＴＰは制御プロセッサ・モジュール１１０に
割込みをかけることになる。制御プロセッサ・モジュー
ル１１０が割込みサービスを行なっている数サイクルの
期間、データ・キャッシュ・メモリは空きになるので、
データ転送プロセッサ・モジュール１２０がアクセスす
ることがてきる。 コマンド・メモリ１９０ コマンド・メモリ１９０を通して、制御プロセッサ・モ
ジュール＋１０とデータ巾云送プロセッサ・モジュール
１２０は相互に連絡し合うことができる。 双方はこのメモリに対しては平等のアクセス権をもって
いる。本好適実施例では２重ポートＩＩへＭが使用され
ている。コマンド・メモリは３２ビツト１眉ｘ ２に
奥行である。 第１５図はこのメモリ構成の重要な機能のいくつかを示
したものである。コマンド待ち行列の動作について、以
下第１５図を参照して詳しく説明するが、そこではＣＰ
モジュールとＤＴＰモジュール間のプロセッサ・イン役
フェースについても説明する。しかし、このメモリ構成
のいくつかの主要機能についてここで説明しておく。 これらの２重ボートＲＡＭは、２アドレスが異なるとぎ
は、両ボートが無制約にアクセスできるようにする。２
アドレスが同じであり、両方の側が害込みを行なう場合
は、１．２１果がどうなるか分からない。下述するよう
に、２プロセッサ間の通信プロトコルは、両方が同じア
ドレスに書き込むことがないようになっている。 ：ＣＩＪ ｉＪｌプロセッサ・モジュール１１０ とデ
ータ転送フロセッサ・モジュール１２０かコマンド・メ
モリをどのように使用するかはソフトウェアで制御され
る。本好適実施例では、割振りは次のようになっている
。つまり、ＣＰモジュール１１０に対するコマンド待ち
行列（例、メモリ・スペースの約１２９０ＤＴＰモジユ
ール１２０に対するコマンド待ち行列（例：メモリ・ス
ペースの約３８駒、状態格納と復元データ構造（例：メ
モリ・スペースの約５０％Ｆ）。 状態格納と復元データ構造はマイクロコード・デバッグ
・モニタが制御プロセッサ・モジュール１１０と浮動小
数点プロセッサ・モジュール１３０の状態情報（ある種
のコマンド構造と共に）を保管しておくために使用する
ために予約されている。 ポスト・インタフェース・ロジック１６０第６図は、第
１図にその全体がブロック１６０でボされているポスト
・インタフェース・ロジックの主要構成要素を示してい
る。好適実施例では、システム・バスはＶＭＥバスであ
るので、このインタフェース・ロジックは未明細書中で
はｒ ＶＭＥインタフェース」と呼ぶ場合もある。しか
し、当業者なら明らかなように、他のシステム・バスを
幅広く使用することも可能であり、開示されている新規
事項はこの種のシステムに容易に適用することが可能で
ある。 バス・コントローラ５５０はＶＭＥバス・サービス線と
のインタフェースとなって、バス許可、バス要求、リセ
ットといったインタフェース信号を出力する。 割込みロジックｆｔ８０は割込み処理で使用され、ホス
トに割込み通知を行なう。（これらの割込みはＶＭＥバ
ス・サービス１１６００Ｂ上に送出される。）本好適実
施例では、これは下述するように、ＰＡＬを用いてイ、
＋ζ築されている。 さらに、ＩＩＭ八コシコンーラ６４０も用意されている
ことが９Ｔましい。これはＶＭＥバスとＦＩＦＯ６７０
間のデータ処理を低レベルで制御するもので、途中に介
入するステップをデータ転送プロセッサ・モジュール＋
２０に監視させる必要がない。本好適実施例では、ＤＭ
Ａコントローラは下述するように、ＰＡＬを用いて構築
されている。 ＶＭＥインタフェースは主に、次の４つのサービスをホ
スト・プロセッサに提供する。 ３種類のプロセッサ・モジュールとの直列走査ループ・
インタフェース経由のマイクロコード・ローディング。 コマンド起動と状況監視 ＤＭＡによるホスト・メモリへのアクセスによりＶＭＥ
アドレス空間との間のデータ転送（これにより、サブシ
ステムは独自のデータを転送できる）デバッグ（ハード
ウェアとソフトウェア）機能。 このインタフェース・ロジックの内部接続にはデータ用
のＴＤババス２２ とアドレス情報用のＴババス＋２１
、 ＣＰマイクロアドレス・バス２１１１１． ＤＴ
Ｉ’マイクロアドレス・バス：Ｉｌｌ［ｌ、直列マイク
ロ命令ループ２２５、および多数の割込み線と状況線が
ある。 木実層側では、外部接続はＶＭＥバスとの接続である。 このバスの線は第６図にアドレス線６０〇八、データ線
［１００Ｂ、およびバス・サービス線（状況線と制御線
を含む） ａｏｏｃとして別々に示されている。 本好適実施例はＶＭＥインタフェース規格の電気的定義
に準拠している。この規格はＩＥＥＥ標準Ｐ１０１４／
Ｄ１．２およびＩＥＣ８２１として知られている。 インタフェース・ブロック１６０は３２または２４ビツ
ト・アドレスと３２または１６ビツト・データを受は付
ける。本好適実施例では、アドレス指定とデータ・ルー
チンを単純化するために、使用できるアクセスのタイプ
に若干の制約がある。 別の方法によれば、他のバス構造を幅広く使用すること
も可能である。例えば、必要ならば、ＶｅｒｓａＢｕｓ
、 ＦｕｔｕｒｅＢｕｓ、 Ｍｕｌｔｉｂｕｓ Ｉｆ
Ｎｕｂｕｓなどを簡単にシステムに組み入れる設計にす
ることが可能である。高速コンピュータ・システムの場
合には、光フッ・イバに変調固体素子レーザを使用して
先バスを使用すると利点が得られる。 物理バス線とのインタフェース ＶＩＩＥバスと直接インタフェースとなるロジック・ブ
ロックについて最初に説明する。そのあとで他のロジッ
クとメモリ・ブロックについて説明する。最後に、レジ
スタ・ブロック６１２について説明する。このレジスタ
・ブロックは、他のブロックの動作を分かりやすくする
ために、かなり詳しく説明されている。 バス・コントローラ６５０ バス・コントローラ６５０はバス・サービス線６００Ｃ
とのインタフェースとなり、ボード・アドレス・デコー
ダ６５２からその特定ボードがアドレスされているかど
うかを示す出力を受は取る。 デコーダ６５２はＶＭＥバスのボード・アドレス線を絶
えず監視して、このデコード出力を送出する。ホスト−
・システムによって指定されたサブシステムのアドレス
は、ＤｒＬスイッチを用いて導入時にユーザによってセ
ットされる。アドレスと１爬能コードの実際のデコート
はｆ’ＡＬの中て行？２われるので、サブシステムは目
標ｖｈ＋εシステムに合った構成にすることかできる。 バス・コントローラ６５０はＶＭＥ制御プロトコルに従
って、両方向データ・バッファ６２０または両方向アド
レス・バッファ６３０にイネーブル信号を送る。 バス・コントローラ６５０はＤＭＡコントローラ６５０
とＶＭＥ割込みロジック６８０（および以下で詳しく説
明するように他のロジック・ブロックからの）からの状
況情報を受は取るようにも接続されている。また、バス
・コントローラ６５０はＤＭＡコントローラ５４０．Ｖ
ＭＥ割込みロジック６８０、および他の多くブロック（
下述する）に制御信号を送るようにも接続されている。 バス・コントローラ６５０の状況と制御接続は広範囲に
わたっているので、混乱を避けるために個別的には示さ
れていない。 しかし、これらの接続は当業者には容易に理解されるは
ずである。 木好適実施例では、これはＶＭＥバス・コン１−ロラ装
置（Ｓｉｇｎｃｊｉｃｓ ５ＣＢ６８７２）として構成
さ且でいる。これはマスク・インタフェースとバス・エ
ラー・サイクルを含むすべてのバス・フロトコルを取り
扱う。 マスク・モートとスレーブ・モード シＭＥインタフェースは２つの別個のインタフェース、
つまり、スレーブ・インタフェースおよびマスク・イン
タフェースと考えることができる。 マスク・モードでの動作について、ＤＭＡコントローラ
６４０と関連づけて以下説明する。 スレーブ・モードはスレーブ・アドレス・デコーダ６３
２を使用して行なわれる。高速化サブシステムがスレー
ブ・モード（これはバス・コントロラ５５０によってデ
コードされたＶＭＥコマンドで示される）で動作してい
るときは、コントローラ６５０は両方向バッファ６３０
を通過モードに置いて、スレーブ・アドレス・デコーダ
をイネーブルする。そのあと、スレーブ・アドレス・デ
コーダはＶＭＥアドレス線６００Ａから持ち込まれたア
ドレスをデコードして、該当の装置をイネーブルする。 この場合も、スレーブ・アドレス・デコーダの出力は広
範囲に渡って接続されているので、個別には示されてい
ない。 スレーブ・アドレス・デコーダはＶＭＥプロトコルに阜
拠する必要なりＴＡＣＫ生成ロジックも備えている。 ＶＭＥプロトコルの下では、現在のバス・マスクがボー
ドをアドレス指定し、そのホードはスレーブ・モードに
あるときだけ応答することができる。というのは、どの
時点でも活動マスクは１つだけが許されるからである。 （バスへのアクセスが許可されるまで、従って活動状態
になるまで待たされているマスクは多数存在することが
あり得る。）そのあと、マスクはスレーブがＤＴＡＣに
（データ転送受領確認）で応答して、データを受は取
ったこと（書込み操作）またはデータを送ったこと（読
取り操作）をマスクに知らせるまで、待たされることに
なる。 データ バッファ６２０ これは両方向バッファであり、ＶＭＥデータ線６００１
１との直接インタフェースとなるものである。 アドレス・バッファ６３０ これは両方向バッファであり、ＶＭＥアドレス線６００
Ｂとの直接インタフェースとなるものである。 ＶＭＥインタフェース・メモリ６６０ このメモリはインタフェース１５０内の大きな記千怠ブ
ロックとなるものである。これのいくつかの用途は、Ｄ
ＴＰモジュール１２０の動作と関連づけて上述した通り
である。 メモリ・マツプ 各高速化サブシステムは８にＢのＶＭＥアドレス空間を
使用する。このアドレス空間のベース・アドレスは８個
のスイッチによって選択される。レジスタ・アドレスは
このベース・アドレスからのオフセットとして与えられ
る。高速化サブシステム用のメモリ・マツプは２つの区
域に分割できる。 サイズが２にｘ ３２ビツト語のメモリ区域。このメモ
リ区域の使用法はソフトウェアで制、餌１される。この
区域に納められるデータ構造のいくつかは以下に挙げる
通りである。 メモリ・スペースの下方部分を占有するレジスタ区域。 この区域は、詳しく下達するように、多くの重要な機能
用に使用される。 メモリ区域はマイクロコード・デバッガと通常の実行時
インタフェース間で共用される。 デバッガ区域には、モニタ・マイクロコードがメモリ、
ＦＩＦＯなどを読み取れるようにするコマンド待ち行列
の他に、サブシステムの状態格納情報が収容される。 実行時インタフェースは主に装置ドライバがそこにコマ
ンドを追加して、Ｂ１１ｔｚマイクロコードがそこから
コマンドを削除できるコマンド待ち行列から構成されて
いる。 ハードウェアをアクセスする仕方にはいくつかの制約が
ある。これらの制約は主にハードウェアを単純化して、
それでもなお、１６または３２ビツト・データ・バス・
インタフェースを可能にするためのものである。制約と
は、バイ１−・アクセスがサポートされないこと、ピッ
１〜・アクセスは長語（３２ビツト）境界で行なう必要
があることである。 メモリ６００ とデータＦＩＦＯ６７０は３２ビツト幅
である。ホスト・システムが１６ビツト・システムであ
る場合は、上位１６ビツトはアクセスができない。 １６ビツト・システムがメモリ内の連続アドレスに書込
みを行なう場合は、アドレスを４ずつ増やして行って、
次の記憶位置に移る必要がある。 好適なサブシステムで使用されるＶＭＥメモリ・マツプ
は次のようになっている。 レジスタ オフセット 制御レジスタ Ｏ ストローブ・バッファ ４ 状況レジスタ ４ ＷＣ５制御レジスタ０８ ＷＣＳ制御レジスタ１１２ ＷＣＳデータ・レジスタ １６ ＣＰマイクロアドレス ２０ ＤＴＰマイクロアドレス ２４ データＦＩＦＯ２８ 幅 １６読み書き １６書込み ８読取り １６読み書き ８読み書き １Ｂ読み書き １６読み書ぎ ６読み書き ３２読み書き ＩＦメモリ６６０ ４０９６ ３２読み
書きデータＰＩＦＯ６７０ データＦＩＦＯ８７０はデータ転送操作における重要な
機能を備えている。 通常の動作モードでは、ＤＭＡコントローラがデータＦ
ＩＦＯを排他的に使用するので、データＦＩＦＯがホス
トによってアクセスされることはない。ホストは制御レ
ジスタ内のＦＩＦＯアクセス・ビットをリセットするこ
とでデータＦＩＦＯへのアクセスが可能になる。 ＰＩＦＯ６７Ｇで示されたブロックは物理的に２個のＦ
ＩＦＯで構成され、両方向ＦＩＦＯの機能をもっている
。これらのＦＩＦＯの一方はホストによって読み取られ
、他方はホストによって書込まれる。ＦＩＦＯの他の終
端はＤＴＰによってアクセスされる。（従）て、−船釣
に、ホストがＦＩＦＯに書キ出したあとでＦｉＦＯを読
み取る場合は、読み取られたデータは書き出されたデー
タと異なることになる。）ホストがＦＩＦＯをアクセス
するときは、ＦＩＦＯ状況をモニタして、ＦＩＦＯが空
のときに読み取られたり、−杯のとぎにｕＦき込まれた
りしないようにしなければならない。（ポストはこれら
のＦＩＦＤを診断目的で、あるいはＤＭＡでなくポーリ
ングされた人出力が必要である場合にアクセスする必要
があることがある。） ＶＭＥ″！、ＩＪ人込ミロック６８０ ＶＭＥプロトコルはいくつかの割込みを用意している。 これらの割込みはＤＴＰモジュール１２０によって引き
起すことができる。 ＤＴＰモジュール１２０は割込みベクトルも定義してい
る。ベクトルは割込み理由に応じて変更することができ
るが、割込み原因をＶＭＥインタフェース・メモリ６６
０に格納しておけば、１つのベクトルを使用することも
可能である。 ＤＭＡコントローラ６４０ データＦＩＦＯ６７０とＶＭＥパス間の順次またはブロ
ック・モードの転送がＤＭＡコントローラ６４０によっ
てサポートされている。（このコントローラはより通常
の単語転送もサポートしている。） ＤＭＡアドレスは
完全な３２ビツトであり、転送時に使用されるＶＭＥア
ドレス修飾子とＬＯＮＧ中信号はすべて転送が開始され
る前にＤＴＰモジュール１２０によってレジスタにセッ
トアツプされる。 ＦＩＦＯ６７００反対側はＤＴＰモジュール１２０によ
って一杯または空にされる（通常はデータ・キャッシュ
・メモリ１４０の中に）。１６ビツト転送が使用される
ときは、ＤＴＰマイクロコードは３２ビツト内部形式と
の間でデータをバックまたはアンバックする。 この部分がＤＭＡコントローラとも呼ばれるのは、ＤＴ
Ｐモジュール１２０からの１侶の高水準コマンドを受け
てＰＩＦＯ６７０との間でブロック・データ転送を行な
うことができるからである。しかし、この機能がもつ機
能は商用化されているＤＭＡコントローラ・チップの機
能とは同じでない。通常のＤＭＡコントローラは、活動
時にＤＭＡアクセスで使用するものと同じバスからデー
タとアドレス情報を受は取る。しかし、ＤＭＡコントロ
ーラ６４０はそのアドレス情報をＤＴＰモジュール１２
０から受は取り、この情報を使用してＶＭＥバスとのア
ドレスおよびデータ・インタフェースを制御する。 木好適実施例では、ＤＭＡコントローラ６４０は実際に
は４個のΔｍ２９４０ ＤＭＡビット・スライス・チッ
プに実装され、ある種の関連ロジックは下達するように
ＰＡＬに実装されている。 ＤＭＡコントローラのセットアツプはＤＴＰモジュル＋
２０によって行なわれ、データはＶＭＥバス線６００Ｂ
とデータＦＩＦＯ６７０との間で転送される。 ３つのアドレス指定モードが使用可能である。 これらのどれが使用されるかは、転送の種類またはシス
テム構成によって決まる。 アドレス定数保存。このアドレス指定モードはＤＭＡが
ＶＭＥメモリにアクセスするとき同じＶＭＥアドレスを
保存しておくもので、これは人出力ボートをアクセスす
るとき使用される。 アドレスを２ずつ増分（または減分）。このアドレス指
定モードはアクセスされるＶＭＥメモリが１６ビツト幅
だけのとき使用される。この場合は、ＤＴＰはデータを
内部で使用される３２ビット語と外部で使用される１６
ビツト語の間で分割またはマージする。 アドレスを４ずつ増分（または減分）。このアドレス指
定モートはアクセスされるＶＭＥメモリが３２ビット幅
であるとき使用される。 勿論、当業者によく知られているように、複数の状況信
号を使用すれば、ＦＩＦＯに対するデータの扱い方を制
御することができる。例えば、この種の状況信号には、
ＦＩＦＯ空、ＦＩＦＯ半満杯などがある。 マイクロコード・ロード制御ロジック６１０このロジッ
クはマイクロアドレス・バス２１１Ｂと３１１８および
直列ループ２２５ とのインタフェースとなるものであ
る。（より正確には、第２８図に示すように、このロジ
ックは１つの直列出力線２２５Ａを備え、４つの帰還線
２２５Ｂ、２２５Ｃ１２２５Ｄ、２２５Ｅを備えている
。）このブロックの構成要素とそれが実行する機能につ
いて、第２７．２８、および２９図を参照して以下説明
する（直列ループ・インタフェースの動作と関連付なが
ら）。 このロジックはレジスタ・ブロック６１２にあるＣｐと
ＤＴｌ’マイクロアドレス・レジスタをアクセスする必
要がある。さらに、ＷＣ５指定子利（Ｊ１ルジスタもア
クセスする。これらのレジスタはレジスタ・ブロック６
１２に示されているが、制御ロジックの一部と見ること
も可能である。 このロジックはフリップフロップ２７２０、ステト・マ
シン２７４０、マルチプレクサ２７１Ｏ１およびＷＣＳ
データ・レジスタ２７３０ （これはシフト・レジスタ
である）から構成されている。 レジスタ・ブロック６１２ 多数の有用なレジスタがレジスタ・ブロック６１２に集
約されて示されている。このブロックに含まれる機能と
信号について以下説明する。 制御レジスタ・ビット ホストは制御レジスタを使用して、サブシステム・ハー
ドウェアの基本的動作を制御する。これらには主にハー
ドウェア・リセット機能とクロック制御が含まれる。制
御ビットは次の通りである。 ＣＰシーケンサ・リセット・このビットはセットされる
と、Ｃ１１シーケンサ２１０にアドレス０まてジャンプ
させ、内部シーケンサ状態をリセットする。 ＤＴＩ’ シーケンサ・リセット：このビットはセット
されると、ＤＴＩ’シーケンサ３１０にアドレス０まで
ジャンプさせ、内部シーケンサ状態をリセットする。 ＤＴＰ リセット：このビットはクリアされると、ＤＴ
Ｉ’を安全状態に置くので、すべてのバスは３状態にな
る。これが主に使用されるのは、違法マイクロコード命
令でバス競合が起こるのを防止するマイクロコードをロ
ードするときである。 ＣＰリセット：このビットはクリアされると、ＣＰを安
全状態に置くので、すべてのバスは３状態になる。これ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。 ＦＰリセット：このビットはクリアされると、ＦＰを安
全状態に置くので、すべてのバスは３状態になる。こむ
が主に使用されるのは、違法マイクロコード命令でバス
競合が起こるのを防止するマイクロコードをロードする
ときである。 ＶＩＩＥ ＦＩＦＯリセット：このビットはクリアされ
ると、ＶＭＥデータＦＩＦＯを空の状態にセットする。 データ・バイブＦＩＦＯ： このビットはクリアされる
と、データ・バイブＦＩＦＯを空の状態にセットする。 ＧＩＰ ＦＩＦＯリセット：このビットはクリアされる
と、ＧＩＰインタフェースＦＩＦＯを空の状態にセット
して、ＧＩＰインタフェースを初期設定する。 自走クロック：このビットはＣＰとＤＴＰマイクロコー
ド・クロックを制御し、クロックを自走または停止させ
る。クロックが停止されたときは、ホストから１ステツ
プ進めることが可能である。 クロック・ディスエーブル：このビットはバイブライン
・レジスタに対するクロックを除き、ＣＰとＤＴＰのす
べてのマイクロコード・クロックをディスエーブルする
。これが必要になるのは、例えば中断点を設定するとき
ＣＰまたはＤＴＰの状態を壊さないでマイクロコードが
読み書きされるようにするためである。 自走Ｆｌ’クロック：このビットはＦＰマイクロコード
・クロックを制御し、クロックを自走または停止させる
。 ＦＩＦＯアクセス：このビットはＶＭＥデータＦＩＦＯ
へのアクセスを制御する。通常のオプションは内部ＤＭ
Ａコントローラに排他的アクセス権と制御権をもたせる
が、診断時またはＶＭＥスレーブのみ環境では、ホスト
がこのビットをセットすることでこれらのＦＩＦＯの制
御権を受は取ることができる。 マイクロコード・ループ：このビットはテストをマイク
ロコード・レベルで繰り返すために診断機能だけが使用
する。 ストローブ・バッファ ホストはストローブ・バッファを使用して、サブシステ
ムを縁またはパルス面から制御する。ストローブ・バッ
ファに書き込みが行なわれる場合は、セットされている
すべてのビットについて対応するストローブ線にパルス
が現れる。この自動ストロービングにより、ホストはス
トローブ線のセットとりセントによるストローブ線の切
替えから解放される。この操作は書込みモードのとぎた
け使用される。ホストがこのバッファを読み取ると、あ
る種の代替状況情報がホストに送り返されることになる
。 ストローブ線には、次のものがある。 １ステップ：これは１サイクルの間にＣＰとＤＴＰマイ
クロコード・クロックを１ステツプ進めるものである。 これは、ハードウェアがＷＯ２を１ステツプを進めてロ
ードしたり、読取りや変更するとき使用される。 ＦＰパイプライン・クロツク二ＦＰパイプライン・クロ
ック信号は、ＦＰのＷＯ２の内容を読み戻すときだけ直
列マイクロコード・ループ制御の一部として使用される
。ＦＰ内の実行時パイプライン・クロックは通常ＦＰマ
イクロコード・クロックと同じである。 ｃｐ ｗｃｓ書込みイネーブル：この信号はＣ１Ｓマイ
クロアドレス・レジスタに指定されているアドレスから
直列ループに以前にロードされたデータでＦＰのＷＯ２
４７０に書込みを行なう。ＣＰマイクロアドレス・レジ
スタが使用されることに注意されたい。 Ｗ（：５４７０への書込みはロードＷＣＳマスクによっ
て修飾されるので、選択されたＦＰだけのＷＯ２が更新
される。 ＣＰデバッグ割込み：このストローブはＣＰに割込みを
引き起すものである。これは、ＤＴＰをデバッグ・モニ
タに戻すためにマイクロコード・デバッグ・モニタによ
って使用される。 ＤＴＰ割込み：このストローブはＤＴＰに割込みを引き
起すものである。これは、コマンドがそのコマンド待ち
行列にロードされたことをＤＴＰに通知するために装置
ドライバによって使用される。 状況レジスタ 状況レジスタは読取専用であり、主にホストがＶＭＥデ
ータＦＩＦＯをアクセスできるときにホストにＶＭＥデ
ータＦＩＦＯを判断させるために使用される。 状況ビットには次のものがある。 ■７μ旦β：このＦＩＦＯから出される状況ビットには
、満杯、半満杯、空の３つがある。これらの状況ビット
は、ホストがそこから読取りを行なうＦＩＦＯに対する
ものである（そのアクセスか可能である場合）。 シＭＥ人力ＦＩＦＯ状況：このＦＪＦＯから出される状
況ビットには、満杯、半満杯、空の３つがある。これら
の状況ビットは、ホストがそこに書込みを行なうＦＩＦ
Ｏに対するものである（そのアクセスが可能である場合
）。 １ＩＥｎＥ： この状況ビットはＦＰモジュールが存在
するかどうかをホストに判断させるものである。これを
行なうには、各モジュールのアドレスをＷＣ５制御レジ
スタ１に書き込み、この状況ビットをテストする。その
アドレスにモジュールがあれば、この状況ビットはクリ
アされ、モジュールがなければ、セットされる。 ｗｃｓｍＪ御レジスタ ＷＣＳインタフェースは２つのレジスタを使用して制御
される。最初のレジスタはＣＰ、 ＤＴＰ内およびＦＰ
モモジュール上ある各種マイクロコード・メモリの読み
書きを制御する。これらの信号の機能と用法の詳細はマ
イクロコード・ローディングの個所で説明されている。 このレジスタにおける制御信号には次のものがある。 直列ループ出力信号：これは３ビツト・フィールドの最
上位ビットであり、直列ループの並列通路のどのブラン
チを戻り路として働かせるかを選択するものである。こ
のフィールドの他の２ビツトはＷＣ５制御レジスタ１に
ある。 ＦＰ ＷＣ３出カイネーブル：このビット出力は、通常
のマイクロコード実行とマイクロコード読み戻し時にイ
ネーブルにする必要があるが、マイクロコードのロード
時にディスエーブルする必要があるデータをイネーブル
してＦＰマイクロコード・メモリから取り出すものであ
る。 ＦＰパイプライン出 イネーブル：木好通実施例では、
ＦＰ ＷＯ２４７０はマイクロコード・ローディングを
最適化するために２つのバンクに分割されている（下達
する）。この信号はこれらの２バンクの出力とのインタ
フェースとなるパイプライン・レジスタ４７６を制御す
る。 Ｆｌ’ ＷＣＳモード：これは直列ループ・千−１−を
制御し、ループを回ってデータをシフトさせるか、ＷＯ
２との間でデータを転送するかを選択する。 ＣＰとＤＴＰパイプライン・レジスタ出力イネーブル：
これはマイクロコード命令をディスエーブルして、すべ
てのビットを高レベルにするときだけ使用される。 ＣＰ ＷＣ５出カイネーブル：このビット出力は通常の
マイクロコード実行とマイクロコード読み戻し時にイネ
ーブルにする必要があるが、マイクロコードのローディ
ング時にディスエーブルする必要のあるデータをイネー
ブルしてＣＰマイクロコード・メモリから取り出すもの
である。類似の信号はＤＴＰ ＷＣ５３２０の出力イネ
ーブルを制御する。 ｃｐ ｗｃｓモード：これは直列ループを制御し、ルー
プを回ってデータをシフトさせるか、ＷＯ２との間でデ
ータを転送するかを選択する。 ＤＴＰ ＷＣＳモード：これは直列ループを制御し、ル
ープを回ってデータをシフトさせるか、ＷＯ２との間で
データ、を転送するかを選択する。 ＣＰマイクロコード選択：これはＣＰのシーケンサにそ
のアドレス・バスを３状態にさせて、その代わりにＣＰ
マイクロアドレス・レジスタをイネーブルしてバスを駆
動させるものである。 ＦＰマイクロアドレス選択：これはＦＰのＷＯ２のアド
レス・ソースとしてＣＰマイクロアドレス・バスを使用
させるものである。通常、ＣＰマイクロアドレス選択は
、ホストがマイクロコード・アドレスをＣＰに、従って
ＦＰに送るようにセットアツプされている。 ＦＰ ＷＣ５選択： ＦＰ ＷＯ２は並列ロード機能で
はデータ経路指定が必要になるので、読取り時は２半分
として扱う必要がある。このビットは下位６４ビツトか
上位４０ビツトを選択する。 直りループ復帰選択（２）：直列ループ戻り路は４つの
ソースの１つから選択できる。（これはＷＯ２の内容が
直列ループを通して読取られるときそのソースを選択す
るようにセットアツプされていなければならない。）ソ
ースとなり得るものには、ＣＰ内部（ベース・ボートだ
けにある） 、ｃｐ外部（ベース・ポートとＦＰモジュ
ールにある）、ＤＴＴ’、およびＦＰがある。 直列ループ・モード（２）：これらのビットはデータが
ＷＣＳデータ・レジスタから読み書きされるとき直列ル
ープをどのように振る舞わさせるかを制御する。オプシ
ョンには、データ保留、データ・シフト、データ・パル
スがある。これらの効果については、直列マイクロコー
ド・ロードの個所で説明されている。 他方のレジスタはＦＰモモジュール上マイクロコードを
ロードし、読み取ることを制御するフィールドを保持す
る。これを制御するフィールドには次の２つがある。 ＷＣＳロード・マスク：このマスクの各ビットはマイク
ロコードを対応するモジュールにロードすることをイネ
ーブルする。ビットはいくつでもセットできるので、類
似のモジュールに同じマイクロコードを並列にロードす
ることが可能である。 直列ループ出力イネーブル：これらの残りのビットはｗ
ｃｓ＄（Ｉ御しタスタ０にある３番目のビットと一緒に
使用されて、モジュールのどれに直列ループのＣＰ外部
戻り路とＦＰ戻り路を駆動させるかを選択する。 ＷＣＳデータ・レジスタ ＷＣＳデータ・レジスタは直列ループ、従ってマイクロ
コード・メモリをアクセスするときホストが読み書きす
るレジスタである。マイクロコードのローディングを効
率化するために、このレジスタはＷＣ５制御レジスタＯ
内の直列ループ・モード・フィールドがどのようにセッ
トアツプされているかに応じて異なった振舞い方をする
。 直列ループ・モードが「保持」にセットされている場合
は、このレジスタは他のレジスタと同じように読み書き
される。 直列ループ・モードが「シフト」にセットされている場
合は、ＷＣＳデータ・レジスタに対し読み書き操作が行
なわれるたびに、レジスタは１６桁だけシフトされ、書
き込まれたデータが直列ループに挿入されると共に、ル
ープ内の「最後の」語がデータ・レジスタにロードされ
る。 直列ループ・モーＩ−が「パルス」にセントされている
場合は、レジスタは他のレジスタと同じように読み書き
されるが、書込み操作が行なわれると、ある種の制御信
号が自動的に発生されて直列ループを制御する。 ＣＰマイクロアドレス・レジスタ このレジスタはＣＰまたはＦＰモジュールのマイクロコ
ード・ロート時にマイクロコード・ロート制御ロジック
６１０によって駆動されて、ＣＰマイクロコード・アド
レス・バス２１１Ｂ上に送出されるデータを保持する。 ＣＰマイクロアドレス選択ビットがＷＣ５制御レジスタ
０にセットされている場合は、このレジスタを読み取る
と、そこに最後に書き込まれたデータが返却される。そ
うでない場合は、ＣＰのシーケンサが出力中のアドレス
の非同期スナップショットが返却される。 ＤＴＰマイクロアドレス・レジスタ このレジスタはＤＴＰモジュールのマイクロコードク６
１０によって駆動されて、ＤＴＰマイクロコード・アド
レス・バス３１１［１上に送出されるデータを保持する
。ＤＴＰマイクロアドレス選択ビットがＷＣ５制御レジ
スタ０にセットされている場合は、このレジスタを読み
取ると、そこに最後に書き込まれたデータが返却される
。そうでない場合は、ＤＴＰのシーケンサが出力中のア
ドレスの非同期スナップショットが返却される。 （以下余白） ド・ロード時にマイクロコード・ロード制御ロジデータ
・パイプ・インタフェース・ロジック１５ｆ）データ・
パイプ概念は複数の個別サブシステムを各種のトポロジ
形状に結合させるものである。 この結合は「データ・パイプ」と呼ばれる複数の局所バ
スを使用して行なわれる。また、この結合はバックブレ
ーンから独立しているので、相互に離して結合すること
が可能である。 本好適実施例では、各データ・パイプ局所バスは３２ビ
ット幅で毎秒４０ＭＢの転送することをサポートし、受
取側はＦＩＦＯでバッファリングされる。各サブシステ
ムは２つの入力バイブと１つの出力バイブをもっている
。出力バイブは個別クロックをもっているので、２人カ
バイブにデーシイ接続されていると籾は、データは各人
力バイブに個別的にも、まとめても送ることができる。 データ・パイプ・インタフェース１５０は第７図に示さ
れている。データ・パイプ出力ポートは３２ビット幅で
ある。このボートは別の高速化ボード４１４０上のデー
タ・パイプ・インタフェースの入力ボート（７１Ｏまた
は７２０）に（またはある種のタイプの・別の装置上の
データ・パイプ・インタフェースに）接続することが可
能である。データ・パイプの受取り側はＦＩＦＯでバッ
ファされている（ＦＩＦＯ７４０または７５０を使用し
て）ので、出力側７３１は電気的にデータをバッファす
るだけである。２つのストローブ７６０が用意されてい
るので、一方のデータ・パイプ・インタフェースが他の
２つのサブシステムに書き込むことができるようになっ
ている。受取り側サブシステムでデータ・オーバランが
起こるのを防止するために、受取り側システムからのＦ
ＩＦＯ満杯フラグ７７０を送り側サブシテムが使用して
モニタリングができる。２つの入力ＦＩＦＯ７４０と７
５０が２つの入カポ−１−７１０と７２０にあるので、
２つのサブシステムは１つのサブシステムにデータを送
ることができる。 ＦＩＦＯ出カイ出御イネーブルＰマイクロコード内のＴ
Ｄソース・フィールドによって制御され、出力ストロー
ブはＴＤ宛先フィールドによって制御される。人力ＦＩ
ＦＯ状況信号７８０は条件コード・ロジックでテストす
ることできるが、割込みを引き起すこともある。 このインタフェース構成を使用すると、複数のサブシス
テムを局所バスで各種トポロジ形状に結合することがで
きる。このようにサブシステムを柔軟に再構成できるこ
とは、アプリケーション向きマイクロスコピック・デー
タ転送アーキテクチャを多くのアプリケーションで使用
すると大きな利点が得られるので、第１図に示すサブシ
テムの場合に特に有利である。トポロジ形状のいくつか
の例が第３４．３５．３６．３７図に示されている。 ある種のアルゴリズムやアプリケーションでは、複数の
サブシステムを並列またはパイプライン構成にすると、
計算作業負荷を分散できる利点が得られる。例えば、高
、性能３次元図形ワークステーション構成の１例が第３
６図に示されている。 複数のサブシステムをデーシイ構成で結合すると（第３
７図に図示）、データを共用することができ、その場合
、「マスク」サブシステム４１５０Ａは例えばホスト・
メモリからデータを人手し、それをデータ・パイプ結合
を通して他のすべてのサブシステム４１５０Ｂ、４１５
０Ｃ１４１５００と共用することができる。この結果、
各サブシステムが独自のコピーをもつのではなく、１つ
のサブシステムだけかデータを取り出すことになるので
、ホスト・バス４１】０のバンド幅が節約される。 データ・パイプはリングに結合すれば（第３５図）、ケ
ンブリッジ・リングと同じような設計構造のトークン・
パッシング・ネットワークを効果的に構築することが可
能である。 データ・パイプ経由で送られるデータの内容と意味はソ
フトウェアで制御されるが、通常はメツセージ・パケッ
トにするのが普通である。 データ・パイプはシステム間通信用に設計されているが
、これらは他の周辺装置と結ぶことも可能である。持続
入出力速度は毎秒４０ＭＢであるが、バースト人力速度
はもっと高速である。バースト入力速度は配線の電気的
特性によって制限されるが、データ・パイプ入力が１つ
のときは、毎秒１６０１１１８ （両方の入力が並列
化しているときは、適当なバッファ・カードを使用すれ
ば最高３２０ＭＢまで）にすることが可能である。 このインタフェース機能の主要な利点は、使用できるサ
ブシステム相互接続トポロジが多様化していることであ
る。従って、特に注目すべきことは、図示の構成例は大
幅な柔軟性が得られることを示している。 画像プロセッサ・インタフェース１７０このインタフェ
ースはアプリケーション向きパスとの接続を可能にする
。本好適実施例では、このパスは図形と画像データ向け
に特に最適化されている画像プロセッサと結ばれる。ま
た、本好適実施例では、この画像パスはｒＧＩ５パスＪ
であり、このパスは１６０本のデータ線からなり、デー
タ・クロック期間が１２０−２００ｎｓで動作する。（
従って、このインタフェース・ロジックは本明細書の各
所でｒ ＧＩＰインタフェース」と呼ばれている。）シ
かし、他の画像データ・パス標準（好ましさの点で劣る
が）を使用することも可能である。別の方法として、デ
ータ転送要求条件（地震測定や実時間システムなど）が
特殊なアプリケーションの場合には、他のアプリケーシ
ョン向きパスを使用することも可能である。 ＧＩＰインタフェースを通して、ＧＩＰとサブシステム
はデータとコマンドを相互に受渡しすることができる。 このインタフェースは第８図にブロック図で示されてい
る。 ＧＩＰとサブシステム間の連絡はすべて１６ビツト幅両
方向ＰＩＦＯ８１０を通して渡される。ＦＩＦＯの一方
の側はＤＴＰマイクロコードにょフて、他側はＧＩＰマ
イクロコードによって制御される。 ＧＩＰインタフェ
ースはマイクロコード拡弓長ボート・インタフェースを
僅えているので、ＧＩＰは実際には、サブシステムに常
駐しているマイクロコード（８ビツト）を実行する。［
Ｐマイクロコード拡張パスは前述したＩＩＴＰマイクロ
コード拡張インタフェースと同じである。 ＧＩＰインタフェースは、ＧｒＰ図形プロセッサがある
種の分散マイクロコードをサブシステムで実行させるた
めに必要なサービスを提供する。これらのサービスには
、ＧＩＰマイクロコード・クロック、Ｇ１１’マイクロ
アドレスとデータ・パス、割込みと状況信号、および拡
張Ｇｆｌ’マイクロコードを直列にロードするための手
段がある。 Ｇｌｌ’インタフェース内の周辺構成要素としては、Ｗ
ＣＳ ８３Ｇ、両方向ＦＩＦＯ（片方向ＦＩＦＯから構
成）および状況ロジック８２０と割込みロジック８４０
がある。 常駐ＧＩＰマイクロコードにより、ＧＩＰは次のような
機能を実行することができる。 ＰＩＦｏ ８１Ｇからデータを読み書きすること。 状況ロジック８２０を通してＦＩＦＯ状況信号をテスト
して、開コレクタ条件コード・インタフェース信号に基
づいて結果を駆動すること。 割込みロジック８４０によってＧＩＰに割込みを弓き起
す条件をセットアツプすること（例えば、ＦＩＦＯが満
杯または空になったとき）。 ＤＴＰに割込みを引き起すこと。 ＤＴＰ側からは、ＦＩＦＯは３２ビット幅でなく１６ビ
ツト幅である場合を除き、他のＦＩＦＯのいずれかであ
るように見える。 連絡が行なわれるときの形式と、高速化サブシステムま
たはＧＴＰがマスタ装置であるかどうかの詳細はすべて
２プロセツサで稼動するマイクロフードによって決定さ
れる。３次元ワークステジョン環境では、第３６図に示
すように、ホストをマスクに、サブシステムをスレーブ
に、数値高速化サブシステムをその中間にする階層が好
ましい。 直 ループ・インタフェース 第１図（および他の図）に示す同時並行多重プロセッサ
・システムがもつ利点の１つは、３またはそれ以上のプ
ロセッサの書込み可能制御記憶機構（ＷＣＳ）が直列ル
ープ・インタフェースを介して結ばれていることである
。本好適実施例によるこのループのトポロジ構造は第２
８図に示されている（第２八、３Ａ、 ４Ｇ、および６
図に２２５で示されている線は、第２８図では中断され
て、１つの出力線２２５Ａと４つの帰還線２２５Ｂ、２
２５Ｃ１２２５０，２２５Ｅが示されている）。 直列ループと結ぶインタフェースの実装構成は各種プロ
セッサを個別に取り上げて、またＶＭＥイ〕、・タタフ
ニーと関連づけて上述した通りである。 し、かじ、これらの機能のいくつかを再びここで検討し
直して、直列ループの高度アーキテクチャを直列ループ
・インタフェースを通してホストは制御記憶機構のすべ
てをアクセスしてデータを取り出すことができる。この
ループの正味バンド幅を最大にするために、各個のｗｃ
ｓ （ｗｃｓ拡張部分４９０を含む）は直列／並列シャ
ドウ・レジスタのバンクを通して直列ループとのインタ
フェースとなっている。 ＦＰ ＷＯ２４７０とのインタフェースとなるシャドウ
・レジスタは第２９図と第４Ｃ図にレジスタ４８１Ａと
４８１Ｂで丁されている。ＣＰ ＷＯ２２２０とのイン
タフェースとなるシャドウ・レジスタは第２Ａ図にレジ
スタ２２２ と２２３で示されている。Ｄ、７Ｐ ＷＯ
２３２０とのインタフェースとなるンヤドゥ・レジスタ
は第３Ａ図にレジスタ３２２ と３２３で示されている
。ＣＰＷＣ５拡張部分４９０との、インタフェースとな
るレジスタは第４Δ図にＧＰ拡張部分の一部として全体
が示されているが、個別には示されていない。 これらのレジスタの各々は命令をそれぞれの制御記憶機
構にロートしたり、命令ストリームを小刻みにクロック
をとったり、あるいは単純に命令ストリームを可能な限
り高速にクロックをとったりすることができる。従って
、この線のバンド幅は効率よく使用され、最小限の命令
だけで特定プロセッサの制御記憶機構をアクセスするこ
とができる。 ループ制御 本好適実施例では、直列ループの制御と経路指定のため
の機能がいくつか追加されているので、幅広い構成と拡
張オプションに適応させることができる。 本好適実施例では、各サブシステムはマイクロコード・
サブシステムを最高６つまで（制御プロセッサ１つ、デ
ータ転送プロセッサ１つ、浮動小数点プロセッサまたは
アルゴリズム高速化プロセッサ４つまで）をもつことで
きる。これらのプロセッサの各々は独自のＷＯ２をもっ
ている。各Ｗ ＣＳはマイクロコードのアップロートの
ときは書込みを行い、診断、中断点設定などのときは読
み取らなければならない。 この機能を利用でとるようにする主な機能には、次のも
のがある。 Ｑ ｌｕマルチプレクサ：これは２つの内部ソース（制
御プロセッサとデータ転送プロセッサ）からと、２つの
外部「帰還バス」 （制御プロセッサの拡張部分と複数
の浮動小数点プロセッサのマイクロコードに対する）か
らの直列ループを収集する。 制御プロセッサと浮動小数点プロセッサのマイクロコー
ドが置かれている浮動小数点プロセッサ・モジュールか
らの直列ループを収集する帰還直列バス。帰還ループ・
アドレスはどちらのモジュールに直列帰還バスを駆動さ
せるかを選択する。 各浮動小数点プロセッサ・モジュールはマイクロコード
・ロード・イネーブル・ビットをもっているので、モジ
ュールを任意に組み合せて同時にロートすることができ
る。 データ転送プロセッサの直列ループ拡張部分はジャンパ
とワイヤのリンクによって制御される。 この構成によると、直列ループを回ってデータを巾云送
して、ＷＯ２にバックロードするフ゛ロトコルが非常に
複雑になる。この種のプロトコルはソフトウェアで実行
されるのが通常である。本好適実施例では、これらのプ
ロトコルのうち時間のかかる部分はハードウェアに実装
されているので、マイクロコードのダウンロードが大幅
に高速化する。別の利点として、ソフトウェアのオーバ
ヘッドも軽減される。 本好適実施例では、ホストはマイクロコードを１語ずつ
データ・レジスタに書き込む（または読み取る）。（本
実施例では、データ・レジスタは２つの汎用シフト・レ
ジスタから作られている。 直列ループの残り部分はＡＤＭ社製のΔｍ２９８１８な
どの直列シャドウ・レジスタを使用している。）あらか
じめ選択された直列モードによって、次の３つのいずれ
かが行なわれる。 「保持」モードが選択された場合は、データ転送はメモ
゛すへの転送と同じように行なわれる。 「シフト」モードが選択された場合は、読取りまたは書
込みサイクルが終ると直ちに、データが直列ループの中
に（または外から）シフトされる。これが行なわれてい
る間は、使用中信号によって、ホストによるデータ・レ
ジスタへの追加アクセスが先に延ばされることになる。 「パルス」モードが選択された場合は、書込みアクセス
が終った約５００ｎｓ後に、直列データ・クロック・パ
ルスが発生して、シャドウ・レジスタが必要とするモー
ドにセットされる。 ループ・トポロジ 第２８図は直列ループの大規模接続関係を示したもので
ある。 信号出力線２２５ＡはＶＭＥインタフェース１６０にあ
るマイクロコード・ロード・ロジック６１０によって駆
動される。（これは１本の物理線だけにする必要はなく
、例えば、４ビット幅バスのようなバスにすることも可
能である。）この線は３つの書込み可能制御記′Ｑ機構
２２０．３２０、および４７０の各々の周辺にあるシャ
ドウ・レジスタの各々に適用される。（Ｃｌ’ ＷＣＳ
拡張部分４９０は出力！ｊｍＳ八に直結されないで、−
次ＷＣ５２２０の下流側の線２２５Ｃに接続されている
ことに注意されたい。）４木の帰還線が設けられている
が、これらはマルチプレクサ２７０１によって選択が可
能である。これらの帰還線は主にデバッグのとき使用さ
れる。 「スネーキングＪ （ｓｎａｋｉｎｇ）が殆どないこと
に注意されたい。つまり、一方のＷＣＳ側の直列シャド
ウ・レジスタの直列出力が他方のＷＣＳのインタフェー
スへの入力として使用されるケースは２つしかない。こ
れらのどちらのケースの場合も、直列ループの下流側に
あるＷＣＳは事実上上流側ＷＣＳの拡張部分である。つ
まり、独立プロセッサを直列ループ内に直列接続するこ
とは回避されている。これの利点は、異種プロセッサ・
モジュールに対する独立マイクロコード・プログラムを
１つに結合する必要がないことである。この結果、プロ
グラマは上述したアルゴリズムの分割をフルに利用する
ことができる。また、これはローディングを高速化する
上で役立つ。さらに、幅と奥行が異なるＷＣＳを月標と
したプログラムをマージするときにも問題が起こらない
。 ループ・トポロジの並行性の利点は、並行ロードが筒単
に行なえることである。例えば、共通のマイクロコード
列をＦＰモジュール１３０の各々にロードしようとする
場合は、ＦＰモジュールのすべてにあるシャドウ・レジ
スタのすべてを同時にイネーブルさせることができるの
で、各々は線２２５Ａ上の直列データとバス２１１Ｂ上
のマイクロアドレスに従ってロードされることになる。 第２８図から明らかなように、ループ・トポロジは複数
の並列分岐を備えている。 ｃｐ分岐：出力線２５５はｃｐ−次ＷＣＳ ２２０側シ
ヤドウ・レジスタ・インタフェースへの人力となるもの
である。シャドウ・レジスタ・インタフェースからＯＰ
ＷＣＳ ２２０ （線２２５Ｇ）への帰還はマルチプ
レクサ２７１Ｏにフィードバックされる。 ＣＰ拡張部 サブブランチ： ＣＰ ＷＣＳ ２２０と
のインタフェースの下流側には、ＣＰ ＷＣ５拡張部分
４９０のすべてにあるシャドウ・レジスタ・インタフェ
ースへの人力となる帰Ａ １５１２２５ Ｃも設けられ
ている。 シャドウ・レジスタ・インタフェースからＷＣ３拡張部
分４９０への帰還はすべて帰還線２２５Ｄに結ばれてい
るので、マルチプレクサ２７１Ｏにフィードバックきれ
る。（帰還は並列に接続されているので、直列出力コマ
ンドは個々のモジュール・アドレスで修飾すれば、帰還
線２２５Ｄ上の競合が防止される。） ＤＴＰ分岐：出力線２２５はＤＴＰ ＷＣＳ ３２０に
あるシャドウ・レジスタ・インタフェースに直列人力を
送るようにも接続されている。シャドウ・レジスタ・イ
ンタフェースからＷＣＳ ３２０（線２２５Ｂ）への帰
還はマルチプレクサ２７１Ｏにフィードバックされる。 ＤＴＰ拡張部分サブブランチ： ＤＴＰ ＷＣＳ ３２
０とのインタフェースの下流側には、帰還線２２５Ｂが
オフボード出力として利用できるようになっている。 この接続は必要ならばユーザが開発してＤＴＰ拡張ロジ
ックを得ることがてきる。かかるロジックの動作は以下
に詳しく説明する。 ＦＰ分岐、出力線２２５は数値プロセッサ・モジュール
１３０または１３０°の各々にあるＷＣＳ ４７０側の
シャドウ・レジスタ・インタフェースへの直列人力どし
てもイ吏用できる。シャドウ・レジスタ・インタフェー
スからの帰還はすべて線２２５Ｅに結ばれているので、
マルチプレクサ２７１Ｏにフィードバックされる。（帰
還は並列に接続されているので、直列出力コマンドを個
々のモジュール・アドレスで修飾すれば、帰還線２２５
Ｅでの競合が防止される。） 第２７図はマイクロコード−ローディング制御ロジック
６１０の構成要素の詳細図である０重要な構成要素の１
つはフリップフロップ２７２０であり、これは帰還直列
データを再同期化するものである。 ＷＣＳが分散されているときは、シフト・レジスタ・ク
ロックとシャドウ・レジスタのＤクロック間のクロック
・スキューを制御することは、直列ループ構成が多種類
であるので、非常に困難である。このフリップフロップ
が含まれていると、フリップフロップがクロック・スキ
ューの制御を担当する（スキューが制御ロジックを駆動
する基本クロック期間を越えない限り）。ステート・マ
シン２７４０はホストからデコート化信号を受けるとＤ
クロック出力を発生する。 ホストとのループ・インタフェース 第６図と第２７図に関連させて上述したように、マイク
ロコード・ローディング制御ロジック６１０は直列ルー
プ２２５上のデータを読み書きできる。 また、ＣＰとＤＴＰマイクロアドレス・バス２１１Ｂと
３１１Ｂに対しても読み書きができる。 ＤＴＰマイクロコード拡弓長ル−プ 本好適実施例によれば、オフボードで拡張して別の直列
インタフェース・ループを構築することもできる。この
ループとの接続は第２８図に２８４０で示されている。 任意的に、ＤＴＰモジュール１２０はｃｐ ｗｃｓ拡張
部分４９０と同じようなりＴＰ ＷＣＳ を種部分を追
加の構成要素に組み入れることによって、オフボードで
拡張することが可能である。これらのＷＣ５拡張部分か
らは、ＤＴＩ’マイクロアドレス・バス３１１Ｂで選択
されたマイクロ命令出力が得られる。これらのＤＴＩ’
拡張部分の制御は、ＤＴＰ拡張部分が比較的高範囲にわ
たる環境で使用されることがあるので、ＣＰ拡張ロジッ
クよりも若干ゆるくするのが好ましい。ＤＴＰ拡張ロジ
ックは密結合高速入出力装置で利用されることを目的と
している。 この拡張オプションが使用される場合は、ＤＴＰ拡張部
分（いずれかが使用される場合）はすべてＤＴＰ自身と
直列になっている。これは競合を防止するためである。 並列マイクロコード・ローディング 上述したように、本好適実施例では、マイクロコードは
２通りの方法で浮動小数点プロセッサにロードされる。 １つはホストの制御の下で直列ループによる方法であり
、もう１つは制御プロセッサの制御の下で並列に行なう
方法である。マイクロコードの並列ローディングは、浮
動小数点プロセッサで使用できる書込み可能制御記憶機
構（”ＷＣＳ”）の数に制限があるので（４Ｋまたは１
６に命令）、好都合である。浮動小数点フロセッサのル
ーチンか多すぎて、−度にＷＣＳに収まらないときは、
ある種のオーバレイ手法が必要になる。直列ループを使
用してオーバレイをロードすることはホストが命令をロ
ードできる速度が遅いので（ディスクへのアクセスによ
って、１００ｍ５から３ｍ５）、実用的でない。 本好適実施例によって提供される並列ロート機能は広幅
データ・キャッシュ・メモリを使用してマイクロコード
命令全体（現在は１０４ビツト）を保管しておき、それ
を１サイクルで浮動小数点プロセッサ書込み保持レジス
タに転送する。そのあと、これは通常の出力ボートを通
って、直列ローディングで使用される診断シスト・レジ
スタ（例へＭＤ ２９８１８）に転送される。これらの
装置には、マイクロコード・ビットをバイブライン化す
る出力ボート（これは必要ならば、人力ポートとしても
使用できる）を備えている。しかし、本好適実施例では
、この機能は遅すぎるので使用されない。 デツプの多くはマイクロコードをなんらかの方法で内部
レジスタに格納している。）このことは、上述した並列
ロートのルートが直列並列レジスタがもつこの機能を使
用しても、速度や機能が犠牲にならないことを意味する
。並列ロード時間は命令当たり約５００ｎｓであり、こ
れは直列ロード時間よりも大幅に向上している。 もう１つの重要な点は、浮動小数点プロセッサでマイク
ロコードをオーバレイすることがホストによる監視を必
要としてないで、完全に制御プロセッサによって制御さ
れることである。逆に、マイクロコード・オーバレイが
まだデータ・キャッシュ・メモリに存在しない場合は、
制御プロセッサはデータ転送プロセッサがホスト・メモ
リに穆って、そこからそれを取り出すように指示するこ
とができる。 本好適実施例では、各サブシステムはマイクロコード・
プロセッサを最高６つまでもつことができる（制御プロ
セッサ１つ、データ転送プロセッサ１つ、浮動小数点プ
ロセッサまたはアルゴリズム高速化プロセッサ４つまで
）、、これらのプロセッサの各々は独自のＷＯ２をもっ
ている。各ＷＣＳはマイクロコードをアップロードする
ときは、書込みを行ない、診断や中断点を設定するとき
は、そこから読取りを行なう必要がある。 （以下余白） モジュール拡張オプション すでに上のいくつかの個所で説明したように、第１図に
図示のシステムをモジュール単位で拡張するためのオプ
ションがいくつか用意されている。以下では、これらの
オプションのいくつかを要約することにする。 キャッシュ・バス１４４に接続できるモジュールは次の
２種類がある。 算術演算処理型。これの代表例として、浮動小数点プロ
セッサ・モジュール１３０とアルゴリズムまたはアプリ
ケーション高速化機構１３０°がある。 高速データ（ＩＩＳＤ）モジュール。これはデータ・キ
ャッシュ・メモリまたは高速人出力チャネルを拡張する
ために使用されるのが代表例である。このメモリを拡張
する方法は、ＤＴＰマイクロコード拡張バス２８２４を
通して高速化サブシステムとのインタフェースとなる大
容量メモリ・サブシステムを使用することとは全く異な
る。ｌｌ５Ｄ法はデータ・キャッシュ・メモリ１４０と
同じバンド幅をサポートするが、大容量メモリ・サブシ
ステムはどの容■は得られない。 多重モジュール構成にすると、浮動小数点プロセッサ・
モジュール１３０型のモジュールを４つまで、ｌｌ５Ｄ
モジユールを２つまで使用できる。これらの数字はアー
キテクチャに制約要因があるからではなく、機械的およ
び電気的理由から選択されたものである。 ＦＰ １３０モジユールはモジュール選択ビットによっ
て選択される。これらは通常制御プロセッサ・モジュー
ルｌｌＯの制御下に置かれるが、ＶＭＥインタフェース
はこれらのビットを無視することができる。これが使用
されるのは、マイクロコードをダウンロードするときや
デバッグを行なうときだけである。モジュール選択ビッ
トはリセット（これはリセット信号で制御される）を除
き、モジュールの動作をすべての面で制御する。 Ｈ５Ｄモジュールはデータ・キャッシュ・アドレス・バ
スをデコードすることによって選択される。 モジュールとの接続について以下要約して説明する。接
続を論理図域別に分類して挙げて、２種類の千ジュール
のどちらがこれらの接続を使用するかを示しである。 接続は６個の９６ウエイＤＩＮコネクタを使用して行な
われる。第４０八図と第４０８図は本好適実施例の物理
的接続構成を示したものである。 本好適実施例では、モジュール接続には次のようなもの
がある。 データ・キャッシュ転送用：２５６ビツト・データ、２
３ビットＤＣＭアドレス、８個の書込みイネーブル、保
持レジスタＯＥビット、遅延アクセス信号（例えば、低
速メモリを受は入れるためのクロック・サイクル延長の
ため）、および保持レジスタＣにビット。 ＣＰゼインフェース用：３ビツト・アドレス、１６ビツ
ト・データ、１６ビツトＣＰシーケンサ・アドレス、Ｃ
Ｐマイクロコード・クロック、ＣＰパイプライン・クロ
ック、ＣＰ書込みゲート・クロック、１つの割込み線、
および１つの条件コード。 マイクロコードのローディング用 ＣＰ ＷＣ５出カイ
ネーブル別の線、ＣＰパイプライン出カイネーブル、ｃ
ｐ ｗｃｓ書込みイネーブル、ｃｐモード、ＣＰ ｉｆ
ｉ列データ・アウト、ＣＰ直列データ・イン、ＦＰ Ｗ
ＣＳＣＳイカイネーブルＰバイブライン出カイネーブル
、ＦＰパイプライン・クロック、ＦＰ ｗｃｓ書込みイ
ネプル、ＦＰモード、ＦＰマイクロアドレス選択、ＦＰ
上位／下位ＷＣＳ選択、ＦＰ直列データ・アウト、ＦＰ
直列イン、６個の直列クロック／ＷＣＳロード・マスク
信号、および３ビット直列ループ帰還選択。 汎用目的用：モジュール選択の３ビツト、リセット、シ
ングル・ステップ、自走、ＦＰ中断点、マイクロコード
・ループ、ＦＰリセット、）ＩＥＲＥ用の布Ｊ開信号。 ＤＣ線用：＋５ｖ電源線２１本、−５Ｖ電源線６木、接
地線１６１本。 どのタイプのモジュールもすべての信号をアクセスする
ことができる。 多重数値処理モジュール 第１０図に示すように、各種実施例のうちある非常に有
用な実施例では、複数の数値処理モジュール１３０が使
用されている。この実施例では、モジュール１３０はす
べて制御プロセッサ・モジュール１１０による高度の監
視下に置かれている。ＣＰモジュール１１０は高度の監
視タスクを実行するだけでなく、数値プロセッサ・モジ
ュール１３０との間で行なわれるすべてのデータ転送を
直接に制御する。数値プロセッサ・モジュール１３０は
すべてキャッシュ・バス１４４ と並列に結ばれている
。数値プロセッサ・モジュール１３０の各々は上述した
ように、ＣＰ拡張ロジック４１０を備えている。データ
転送プロセッサ・モジュール１２０は上述したように、
キャッシュ１４０と外部との間のデータ転送を管理する
ものである。 データ・キャッシュ・メモリ１４０と数値プロセッサ・
モジュール１３０または１３ｏ°間は高メモリ・バンド
幅で結ばれているので、多くの場合、複数のモジュール
を並列に稼動できるので、データ欠乏が起こることはな
い。 数値プロセッサ・モジュールをいくつ使用して稼動させ
ることができるかは、アプリケーションやアルゴリズム
がどのような混成になっているかよる所が大きい。本好
適実施例では、４つまでに制限されている。この制限を
設けたのは、主に電気的および機成的理由によるもので
ある。しかし、メモリ・バンド幅すべてが使用されてい
れば、浮動小数点プロセッサ・モジュールノ数ヲ増、や
しでも利点は得られない。 数値プロセッサは独立に稼動するので、モジュール・イ
ンタフェースに、浮動小数点プロセッサ同士の同期また
はデータ交換のためのプロトコルを含める必要はない。 この結果、仲裁の必要がなくなるので、インタフェース
が非常に単純化される。 命令書込みバスは数値またはアプリケーション向ぎプロ
セッサ（またはその両方）で共用させるのが好ましい。 また、最上位アドレス・ビットは数値またはアプリケー
ション向きプロセッサ（またはその両方）のいずれかが
個別的にアドレス指定されるように、あるいはこれらの
プロセッサのすべてが−緒にアドレス指定されるように
、あるいはこれらのプロセッサ群の一部（全部でなく）
が−緒にアトし・ス指定されるように、ロジックに従っ
て判断させるのが好ましい−６ つまり、複数の浮動小数点プロセッサを制御するには、
アルゴリズムを存在する浮動小数点のいずれかで稼動す
ること、あるいはその一部が存在する浮動小数点プロセ
ッサの一部または全部で稼動することがあり得ることを
考慮に入れる必要がある。このためには、制御プロセッ
サと浮動小数点プロセッサとの長期的または短期的な関
係を明確化する必要がある。制御プロセッサはどの浮動
小数点プロセッサを制御すべきか、あるいはどの浮動小
数点プロセッサとの間でデータを転送すべきかをサイク
ル単位で選択することができる。長間的関係の場合は、
これはもっと大局的に定義することも可能である。 本好適実施例では、これはどの浮動小数点プロセッサを
使用すべきかを定義する制御メカニズムをサイクル単位
で選択するマイクロコード・ビットを使用することによ
って達成される。この制御メカニズムは他のマイクロコ
ード・ビットを使用することも、レジスタの内容（これ
はマイクロコードによって事前にロードされている）を
使用することも可能である。マイクロコード命令フィー
ルド内のビットを使用して短期（つまり、サイクル単位
）の定義を行ない、レジスタで長期使用を定義すること
ができる。 これらの２モードの使用例を示すと、次の通りである。 短期−４つの浮動小数点プロセッサでＦＦＴを行なうと
きは、制御プロセッサは１つの浮動小数点プロセッサに
数サイクルを使用して、次のバタフライのデータをロー
ドし、以前のバタフライの結果を収集してから、別のバ
タフライを扱う次の浮動小数点プロセッサに移ることに
なる。 長期−ベクトル加算を行なうとぎは、使用すべき浮動小
数点プロセッサはベクトル加算ルーチン（制御プロセッ
サにある）が呼び出される前に選択される。このことは
、＠御プロセッサはこの計算にどの浮動小数点プロセッ
サ（またはどのタイプの（４勤ｔＪｓ数点プロセッサ）
を使用ずへきかを知らなくてもよいことを意味する。 第２３図はモジュール・アドレスがどのようにデコード
されるかを図式化して示したものである。 このデコードが実際にはどうような方法で行なわれるか
は、ＦＰモジュール１３０と関連づけて上述した通りで
ある。 キャッシュ・メモリ拡張 上述したように、大容量の拡張メモリをキャッシュ・バ
ス１４４に直接接続することが可能である。このことは
、物理的構成と使用されるデータ転送プロトコルの別の
利点となっている。この種の構造例は第４３図に示され
ている。 物理的および電気的 装ボード 第３８Ａ図と第３８Ｂ図は本好適実施例の物理的レイア
ウトの主要特徴を示したものである。第３８Ｂ図は子ボ
ードであり、第３８Ａ図の主ボードより小さくなってい
る。第３８８図は浮動小数点ブロツセサ・モジュール１
３０のハードウェア（付属制御プロセッサ拡張ロジック
を含む）である。第３８Ａ図はデータ転送プロセッサ１
２０、制御プロセッサ１１００主要部分、データ・キャ
ッシュ・メモリ１４０、コマンド・メモリ１９０、およ
びインタフェース１５０、ｔ６０．１７０．１８Ｇから
なる構成を示している。、２つのボードが一緒になって
、第１図に示すような完全なシステムが得られる。 ２つのボードは６個のコネクタ３１１１０が同じパター
ンになっている。これらのコネクタは雄型と雌型になっ
ているので、追加のボードを積層することができる。例
えば、第９図と第１０図に示している構成は複数の浮動
小数点モジュール１３０またはアルゴリズム高速化モジ
ュール１３０“（またはその両方）を−緒に積層するこ
とによって得たものである（しかし、将来の改良に備え
て、これらの接続にバックブレーンを使用するとさらに
利点が得られる）。そうすれば、さらに都合のよい損紙
的構成が得られる。 コネクタ３８１０はそれぞれ９６ビン幅にするのが好ま
しい。そうすれば、キャッシュ・バス１４４の全幅がこ
れらのコネクタを通る場合であっても、十分なピン数を
予備として残しておくことができろ。 データ・キャッシュ・メモリ１４０を拡弓長するための
拡張メモリも、このパターンのコネクタを使用して積層
することが可能である。上述したように、キャッシュ・
バス＋４４上に追加の拡張メモリを接読すると、高バン
ド幅チャネルを利用する非常に短時間のアクセス遅延の
間に比較的大きなメモリ空間が得られる。本好適実施例
では、１００ｎｓ以内にＨ（１Ｍ３７秒の速度で最高１
２ＭＢまでアクセスができる。 第３８八図は最大の個別構成要素の位置を示すと共に、
他の区域における一部の機能の全体的割振りを示してい
る。本実施例で使用されているボードは３段高さのＥｕ
ｒｏｃａｒｄである。ＶＭＥインタフェース・ロジック
１６０は全体がボードの縁に置かれ、バックブレーンの
スタブ長さを最小にしている。（ＶＭＥインタフェース
規格は短長のスタブを規定している。） メモリ・バンク５１０は全体が図面の上方の左隅と右隅
にコネクタ３８１０の近くに置かれている。コマンド・
メモリ１９０とＶＭＥインタフェース・メモリ６６０も
この区域に置かれている。 ボード中央部の大部分はＣＰ保持レジスタ５６〇八とＤ
ＴＰ保持１ノジスタ５ＧＯＢが占有している。 ＤＴＰ とＣＰ ＩＰｌｌ ３４０と２４０．ＤＴＰと
ＣＰシーケンサ３１０と２１０、およびＣＰアドレス生
成機構２３０はすべて別々に示されている。 ＤＴＰモジュールの書込み制御記憶機構３２０は全体が
図面の左下付近のコネクタ３８１０の下方に示されてお
り、ＣＰモジュールの書込み可能制御記憶機構２２０は
全体が右下付近のコネクタ３８１０の下方に示されてい
る。ＧＩＰインタフェース１７０、およびＤＴＰマイク
ロコード拡張インタフェース１８０は全体が左下隅に示
されている。、（この区域には、−部のＤＩＮコネクタ
（図示せず）が置かれており、このロジックを使用して
サポートできる物理的接続を提供している。）同様に、
右下隅には、データ・バイブ・インタフェース１５０だ
けでなく、その関連コネクタが）６載されている。 第３８Ｂ図に示す子ボードはもっと小形である。 （第３８Δ図と第３８１１図は同じ縮尺で作図されてい
ない。） 保持１ノジスタ４２０は右上と左上に示されているコネ
クタ３８１０間に首かれている。これらのレジスタの間
には、ＥＣ１周辺３８２０があり、ここにＥＣＬ部品（
これらの部品は大量の発熱を放出する傾向がある）が置
かれている。（本好適実施例では、Ｅ（：Ｌ部品として
は、転送りロック発生機構４１２とＦＰマイクロコード
・クロック発生機構４８０がある。）これらの部品は隔
離されているので、ＴＴＬの雑音が雑音の少ないＥＣＬ
部品に入り込むのを防止している。） 以上の説明から理解されるように、レジスタ・ファイル
４３０を作るために使用されるチップは、ＡＬＬＩ ４
５０および乗算機構４４０と同様に大形である（本好適
実施例では、これらのチップの各々はピン格子パッケー
ジに納められている。）ＦＰモジュールのＷＣ５４７０
は全体が図面の左中間部に置かれている。そのすぐ下に
、、 ＦＰ千ジュールの次アドレス・ロジック４７７が
首かれている。ＦＰモジュールの制御ロジックがスタッ
クと１ノでも使用できるスクラッチパッド・メモリ１６
０は物理的に次アドレス・ロジック４７７に近接してい
る。 ＣＰ！張ロジックは子ボード１３０または１３０”の各
々の制御のためにＣＰマイクロコードを拡張するとき使
用されるものであるが、その大部分が図示のようにボー
ドの下縁に置かれている。特に、ＷＣ５拡張メモリ４９
０は左下に示されている。 浮動小数点プロセッサ・モジュールを別々のサブボード
に分散して搭載させると特に好都合である。（また、複
数の浮動小数点プロセッサ・モジュールが使用される場
合は、各プロセッサ・モジュール１３０をそれぞれの独
自のサブボード上に置いて隔離するとよい。）数値プロ
セッサ・モジュール１３０は、高速ロジックがそこに含
まれているので雑音を発生しやすく、また、これらの線
と構成要素はＥＣＬレベルを使用するので、雑音の影晋
を非常に受けやすい。 さらに、保持レジスタ４２０、局所転送バス４２２、レ
ジスタ・ファイル４３０、転送りロック４１２がすべて
サブボード上に搭載されている。こうすると、最高周波
数線がすべて共通サブボード上で隔離されるので、利点
が得られる。高速ロジックの各部分をある程度隔離でき
るので、これは特に複数の数値プロセッサ・モジュール
を使用する実施例では有利である。 ＰΔＬ実装 本好適実施例では、以下に挙げるＰＡＬ （プログラマ
ブル・ロジック・アレイ）が使用されている。 現在使用されているＰＡＬはすべてＴＴＬである。大部
分は１６および３２シリーズからのものであるが、他に
もいくつかが使用されている。 しかし、当業者なら容易に理解されるように、他のＰＡ
Ｌ実装を幅広く使用することも可能である０機能をハー
ドウェア・ブロックに分割することは変更可能であり、
ハードウェアで実装し光ある機能群を変更することも可
能である。ＰＡＬに現在実装されている機能の多くはＭ
ＳＩロジック部品を使用して実装することも、ＡＳＩＣ
またはセミカスタム集積回路にブロックとして実装する
ことも、ＶＬＳＩロジック・チップをプログラミングす
ることによって実装することも可能である。しかし、こ
の実装をここで詳細に示したのは、米国特許法の規定に
従うように、本好適実施例の内容をすべて開示するため
である。 （：Ｐ ＰＡＬ 以下は、制御プロセッサ・モジュール１１０に使用され
ている最も重要なＰＡＬのいくつかを簡単に説明したも
のである。 クロック波形生成ＰＡＬ ２５０ このＰＡＬはＣＰとＤＴＰによって使用されるタイミン
グ波形を生成する。上述したように、４つのクロックが
発生される。これらは各々４つの事前定義波形列の１つ
に従っている。４つの波形列は異なる期間、つまり、人
力クロック期間の４．５．６および７倍になっているこ
とが特徴である。これは、本好適実施例のように４０
ＭＨｚオシレータが使用されるときは、１００．１２５
．１５０および１７５ｎｓに変換される。マイクロコー
ド・クロックとバイブライン・クロックは同じ波形をも
つが、マイクロコード・クロックはマイクロコードをロ
ードするときは、バイブライン・クロックを動作させた
コード・クロックは常に２サイクル（オシレータの）の
間高であり、そのあと２．３、−４またはサイクルの間
低になる（これらの選択はサイクル長入力によって行な
われる）。サイクル長はＣＰから要求された最大長さ（
２ビツト）とＤＴＰから要求された最大長さ（２ビツト
）から選択される。サイクル長はバイブライン・レジス
タから駆動されるので（非レジスタ設計にした方がよい
が）、サイクル長は可能な限り最後の瞬時にサンプリン
グされて、ループを回って伝播する最大時間が得られる
。このタイミングは出力り９ツクが生成されたサイクル
の直後のサイクルで活動化するので、最初に現れるとき
よりも重要である。 タイム２クロツクはマイクロコード・クロックが動作す
る周波数の２倍で動作し、その立上がり縁はマイクロコ
ード・クロックの縁と同し時間に現れる。 書込みイネーブル・ゲート信号が低のときＶＭＥインタ
フェース・メそすＨＯからの入力がサンプリングされる
。この人力がメモリ使用中を示していた場合は、サイク
ル長はこの人力が変わるまで延長される。これにより、
メモリ・アクセス時間に余裕ができるので、アクセス衝
突、オフボード通信などによつてアクセス時間を遅くす
ることができる。（この使用中信号は、ＰＡＬ側から見
たときは、書込みゲートが低のとき余分のサイクルを挿
入したように見えるだけである。） クロックを自走させるか、ｌステップ進めるかの選択は
別の入力によって行なわれる。 ＣＤバス・ソースＰＡＬ このＰＡＬはどのソースにＣＤバス１１２を駆動させ、
該当装置の出力イネーブル線を駆動させるかを選択する
ＣＰマイクロコード・ビットをデコードするものである
。いずれかの１６ビツト・ソースが選択されると（アド
レス生成機構２３０など）、こｉ７］島１、は符号／ゼ
ロ拡張ＰＡＬ ２１１ｉを活動化させるイＪτ４−も出
力する。リセット信号が活動しているときは、どのソー
スも選択されない。 ＴＤバヌ１２２のデータ・ソース・フィールドのデニ１
−ドも同じ種類のＰＡＬを使用して行なわれる。 ＴＤハス・ソースを選択するＰＡＬも、それぞれの対応
するＦＩＦＯ空状況信号でＦ［ＦＯ読取りをゲ３−ト操
作するロジックを備えているので、空のＩ’ｌＦＯが読
み取られるのを防止する（ＦＩＦＯ内にエラーを起す原
因になる） ＣＤバス宛先ＰＡＬ このＰＡｌ、はＣＤバス１１２上のデータの宛先を選択
−するＣＰ７１−７０コードをデコードして、該当装置
の読取りイネーブル線を駆動するものである。 ＴＯババス２フのデータ宛先ビットのデコードも同Ｕ、
Ｋ’Ｊ類のＰＡＬを用いて行なわれる。 ソースまたは宛先装置が駆動する必要のあるチップ・イ
ネーブル線をもりていると（例えば、ＶＭＥイ゛ツタフ
ェース１６０やコマシト・メモリ１９０に１−．５ける
。メ干り）、そｊ、ぞれのナツプ・イネーブル線が駆動
される７ 符号／ゼロ拡張ＰΔ１２１に のＰＡＬはイネーブル信号およびソース・データの高ビ
ットに応じて、符号またはゼロ拡張機能を実行する５、
使用するのが好ましいＰＡＬは８ビツト幅だけであるの
て゛、すべての符号／ゼロ拡張操作にはこれらか対で使
用される。このＰＡＬは２個所で使用されでＸ・）る、
一方の対（第２Ａ図にプロ・ンク：！１０で図示）すＣ
１つバス１１２本、２ ちう一方の対（第３Ａ図にブロ
ック３１６で図示）はＴＤババス２２につながっている
。 バス・ソース・ロジックは、１６ビツト・ソースがアク
セスされるとき、イ才・−プル・ヒ′ットを符号／ゼロ
拡張ロジー・り２１６に送るぞ１のである。 第目Ａ図と第１４６図はこのＰＡＩ、Ｃ）構成と動作を
示している。さらにゴしく （、才、第１４Ａ図は若干
溝なる実施例を示し、ている。つまり、各符号／ゼロ拡
張操作で３個の８ビツト・マルチプレクサか使用されて
いる、これにより、本好適実施例では不可能である車−
ベイトの使用が可能になった。第１４ｆ１図は第１・１
Ａ図のハート−７エ７−「使用されるコマンＦ 構造イ
ど；丁＜シていζ）。 マルチウェイ分岐アトレ、又指定ＰＡＬ ２１７二のＰ
Ａｌ、、 ４−Ｊシーケンサ３１０のマルチウェイ分岐
機能を実装−・ｒるために使用される。このＰ糺は３ビ
ット条件コードを受は取り、それをマイクロコード定数
フィールドの最下位３ビツトに挿入する。修飾された定
数フィールドはシーケンサ３１５上にフィードバックさ
れる。シフト・フィールド入力は結果を左にＯｌｌまた
は２桁シフトするかどうか（つまり、］、２または４を
かけるかどうか）、あるいは人力定数フィールドを未変
更のまま送るかどうかを制御する。別の入力はこのＰＡ
Ｌの３状態出力ドライバをイネーブルする。 ｉ３３Ａに示すように、このＰＡＬは３状態バツフア３
１８と並列に接続するのが好ましい。定数フィールドの
最下位８ビツトだけがＰＡＬ３１７に送られる。最上位
８ビツトはバッファ３１８に送られる。 （好ましくは、修飾された定数フィールドは相対シーケ
ンサ命令で使用されるが、その使用に注意すれば、１漁
村まＩこは間接命令て便用才るご、１−４゜可能である
。）マルチウェイ分岐操作は、第：１０１ｊＪを参照し
て以下に詳しく説明する６ デ一タ入力条件コード選択Ｐ ＡＬ このＰＡｌ （ＤＴＰモジュール何２０１ｔ：置かれて
おり、第３図にマルチプレクサ３１２で示されている）
はＤＴＰマイクロコード・シーケンサ３１０でテストで
きる１組のＦＩＦＯ状況コードを選択する。選択された
組の条件コードはデコードされ、シーケンサ３１０に送
られて、これらの条件に基づくマルチウェイ分岐が行な
われる。これらの条件信号のソースは、４つのハス人力
インタフェース、つまり、ＧＩＰインタフェース１７０
、データ・バイブ・インタフェース１５０の２つの入力
ボート、およびＶＭＥインタフェース１６００１つの中
にあるものが選択される。 １）ＴＰ とＩ／Ｆ ｐΔし 以下は、デー・−夕転送プロセッサ・モジュール１２０
とインタフェース機構１６０．１７０．１８０で使用さ
れている最も重要な機能のいくつかを簡１に説明したも
のである。 ＶＭＥアドレス・デコードＰＡし １つのＰＡＬはＶＭＥアドレスの最下位ビットと５アド
レス修飾ビツトをデコードする。その出力はＶＭＥアド
レスとアドレス修飾子が以前に選択されたビットと一致
すると活動化する。（アドレスとアドレス修飾子の組合
わせは最高１６までプログラミングでき、そのうちの１
つは４ビット切替え信号によ）て選択される。）ＶＭＥ
割込みＰＡＬからの入力もあり、これは割込み承認サイ
クルがいつ進行中であるかを示している。これは出力を
駆動するようにデコードされたアドレスとＯＲがとられ
る。 ＶＭＥアドレス・バスの最上位アドレス・ビット（１Ｂ
−３１）も同じようなＰＡＬを使用してデコードされる
。このＰＡＬでは、アドレスの上位８ビツトを使用する
か無視するかが別の入力で選択される。 ＤＭＡ ＦｒＦＯ状況とクロック制御ＰＡＬこのＰＡＬ
はＤＭ八へＩＦＯ６７０からのクロックと状況信号の経
路を制御する。また、このＰＡＬはこれらのＦＩＦＯの
クロックをＤＭＡコン！−ローラ６４０の制御下に置く
か、ＶＭＥインタフェースからデコードするかを制御す
る。 ＶＭＥ読取りと書込みデコードＰＡＬ６１１読取りデコ
ードＰへりはＶＭＥバスからの８つの読取りソースをデ
コードする。内部ＶＭＥアドレスはデータ・ストローブ
、書込みイネーブル、およびボード選択信号によってデ
コードされ、修飾される。 書込みデコードＰＡＬはＶＭＥバスからの９つの書込み
ソースをデコードする。内部ＶＭＥアドレスはブタ・ス
トローブ、書込みイネーブル、ボード選択、およびＶＭ
Ｅ書込みイネーブル信号によってデコードされ、修飾さ
れる。 ＶＭＥ書込みイネーブル信号は各種書込みイネ
ーブルまたはクロックのセットアツプと保持条件をＶＭ
Ｅバスのタイミングから独立して制御するために使用で
きる。 ＶＭＥスレーブ・アクセス・タイミングＰＡＬこのＰＡ
Ｌはバス・コントローラ６５０においてデータ転送確認
通知のタイミングを発生する。このタイミングは、デコ
ーダ６１１が受は取るのとほぼ同じアドレスと修ｆｉｔ
ｌｉ子もこのＰＡＬへの入力となるので、読み書きされ
るレジスタまたはメモリに合わせて調整することが可能
である。２重ボートＶＭＥメモリ６６０が使用中であれ
ば、このタイミングは別の人力によって遅延される。（
これが行なわれると、使用中信号が終了したあとで追加
サイクルが挿入される。） 直列ループがデータのシフトに使用中であれば、タイミ
ングは別の人力によつて遅延される。 データが直列ループ・レジスタ６８θに書き込まれると
き、ＶＭＥ書込み信号が高になったあとで３サイクルの
遅延が挿入されるので、直列ループ・ステート・マシン
（別のＰＡＬにある）は余裕をもフてデータをラッチ・
インすることができる。 このＰＡＬはＶＭＥインタフェース・メモリ６６０がア
クセスされるとぎは、イネーブル信号も発生する。 信号ループ制御ＰＡＬ このＰＡＬはマルチプレクサ２７１０とステート・マシ
ン２７４０を実装している。ステート・マシン機能は直
列ループ内の書込み可能制御記憶機構の各々とのインタ
フェースで８１８個の直列／並列レジスタを制御するよ
うに接続されている。（これらには、ＣＰ ＷＣ５２２
０とＤＴＰ ＷＣ５３２０のほかに、プロセッサ・モジ
ュール１３０の各々にあるＦＰ ＷＣ５４７０とＦＰ
ＷＣＳ拡張部分４９０が含まれる。）ステート・マシン
はシフト・レジスタと直列データ・クロックを制御する
。シフト・レジスタとの間でデータ転送が行なわれてい
るときは、シフト・レジスタと直列データ・クロックは
アクセスのタイプ（つまり、読取りか書込み）に応じて
、またモード信号に従って制御される。直列ループモー
ド信号は次の３モードの１つを指定している。 ＤＡＴＡ ＨＯＬＤ （００） ： 通常のレジスタ
と同じように読み書きを行なう。 ＤＡＴＡＳＨＩＦＴ（１０）：通常のレジスタと同じよ
うに読み書きを行なうが、直列データ・クロックを切り
替えている間に直列ループを回って１６ビツトだけデー
タをシフトする。 ｒ）ＡＴＡ［’ｌ且ＳＥ （ｌ Ｉ）・通常のレジスタ
と同じように読み書きを行ない、直列データ・クロック
・パルスを１回発生する。 １）ＡＴＡ ５ＩＩＩＦＴモードでは、又テート・マシ
ンはあるサイクルでシフトし、次のサイクルで保持する
ようにシフト・レジスタを制御する。この２サイクル・
パターンは１５回繰り返され、その結果、シフト・レジ
スタの内容が直列ループ内に挿入される。保留呼イ′ク
ルでは、直列データ・クロックが主張される。データが
シフトされている間、使用中信号は活動しており、その
シフトが終るまでシフト・１ノジスタへの以降のＶＭＥ
フクセスを保留にする。 ｒｌＡＴＡ ＰＩ’ＬＳＥモードでは、書込み操作（Ｄ
３０Ｑ−４００ｎＳ後に、直列クロックは一度だけ高パ
ルスになる。このパルスは”８１８”シャドウ・レジス
タ内部の内部フリップフロップをアップロードする。 （これらのシャドウ・レジスタの各々は内部フリップフ
ロップを備えており、これはデータをそれぞれに対応才
るＷＣ８にバックロードするときその動作モーｌ−をｉ
ｔ、ＩＩ御する。このＤクロックがパルスを発生すると
きは、直列ループを回ってデータはシフトされない。（
この遅延により、データは安定化する。つまり、ループ
を回って伝わっていく。）この操作時は、使用中信号は
活動化さねて直列ループへの’／ＭＥ７々セスを禁止す
る。 このＰＡＬは４個の直列ループ帰還路２２５Ｂ、２２５
Ｃ。 ２２５Ｄ、２２５Ｅ、によび再同期化フリップフロップ
２７２０を収集するマルチプレクサ２７１０も備えてい
机 ＤＣＭ とＤＣＭ Ｉ／Ｆ ＰＡＬ以下は、キャッ
シュ・メ千り１４０ と、ＦＰモジュール１３０上に置
かれているが、キャッシュ・メモリｉ４０とのデータ・
インタフェースを取り扱うＣＰ拡張ロジックで使用され
る最も重要なＰＡＬのいくつかを簡単に説明し、たもの
である。 ＤＣＭアドレス・デコードＰＡＬ このＰｈ３．はマルチプレクサと一緒に第５図にブロッ
ク５６０で示されている。このＰＡＬはデータ・キャッ
シュ・メモリ・アドレスをデコートする。 ２つのアドレスλカが用意されている。人力５１６はＣ
ΔノくスＩ１１のビット＋９−２５に対応しており、人
力５１７はＴΔババス２１のビット１９−２５に対応し
ている６仲裁ロジツク５３５によって生成される制御線
５２１はどちらのアドレスをデコードするかを選択する
。 ＤＣＭ保持レジしタス御Ｐ八り へのＰＡＬ（ＣＰとＤＴＰマイクロコード・ストリーム
によって制御される）はデータ保持レジスタ５６〇八、
５６０Ｂ、および４２０の３つのバンクを制御するため
に使用される各種制御信号を発生する。マイクロコード
・ビットはクロックと出力イネーブル信号を駆動するよ
うにデコードされる。バンク５６０Ａを制御する信号は
ＣＰアクセス信号５３６によって制御される。バンク５
６０Ｂを制御する信号は、ＤＴＰボートの方が優先度が
低いので、ＣＰアクセス信号５３６とＤＴＰアクセス信
号５３７の両方によって制御される。 レジスタ・バンク４２０（浮動小数点モジュール上のＦ
Ｐ保持レジスタ）を制御する信号は該当のモジュール選
択信号と八ＮＤがとられる。クロック信号はすべて正の
クロック縁のタイミングをｊＦＩＪ 御するために、書
込みイネーブル・ゲート・クロック信号によって修価さ
れる。 別の組の信号はアクセス・サイクルでメモリ出力をディ
スエーブルすることができる。これにより、保持レジス
タはデータ・キャッシュ・メモリに書き込まなくても読
み戻すことができる。（これらの信号は書込みマスク情
報をアクセスするために別のＰＡＬでも同じように使用
される。）（以 下 余 白） ＤＣＭ書込みフラグ・レジスタＰＡＬ 書込みマスク・ロジック５３Ｇ（８ビット書込みマスク
信号５１２をメモリ・バンク５１０に送る）は複数のＰ
ＡＬを使用して実装されている。ＤＴＰインタフェース
・レジスタ５６０Ｂに対応するＰＡＬを最初に説明する
。ＣＰモジュール１１０によってアクセスされる他のレ
ジスタ・セット５６０＾の状況の追跡は、同じようなＰ
ＡＬを使用して行なわれる。 このＰＡＬの目的は、保持レジスタ５６０Ｂ内の８Ｆ語
のどれにＤＴＰによって書き込まれたかを覚えているこ
とである。データ′キャッシュ°メモリ書込みが必要で
あるときは、このＰＡＬの出力はＤＴＰ保持レジスタか
らの並列書込みにマスクをかける。更新されているＦ語
だけが実際にはデータ・キャッシュ・メモリ・バンク５
１０に書き込まれる。保持レジスタに対する書込みが行
なわれると、対応するフラグ・ビットがＰＡＬ内にセッ
トされる。セットされるフラグ・ビットはこれらの条件
の下でＤＴＰアドレスからデコードされる。フラグ・ビ
ットはデータ・キャッシュ書込みが行なわれるとクリア
される。しかし、操作はバイブライン化されているので
、ＤＴＰは同じサイクルで保持レジスタ５６０Ｂに書き
込むことができる。その場合には、フラグ・ビットはセ
ットされたままになる。 ざらに、８フラグ・ビットすべてを同時にセットするこ
とも可能である（マイクロコード・コマンドを受けて）
。これにより、ブロックで書込みを行なうことができる
。リセット信号はフラグをクリアする。ロジックは完全
に同期しており、クロック発生機構２５０によつて発生
したマイクロコード・クロックによってクロックがとら
れる。 別の人力信号は読み戻しモードをイネーブルする。この
モードでは、フラグ・レジスタの状態を下位２ビツトを
使用して直列に出力することができる。マイクロコード
はこの下位２ビツトにあるフラグ・ビットを読み取るこ
とができ、他のフラグ・ビットと入れ替えることにより
、マイクロコードはすべてのフラグ・ビットを読み取る
ことができる。ＤＴＰアドレスは、３フラグ・ビットの
どれを偶牧フラグ・ビットと入れ替え、どれを奇数フラ
グ・ビットと入れ替えるかを選択する。 ＦＰ書込みマスクＰＡＬ このＰＡＬはＦＰ保持レジスタとデータ・キャッシュ・
メモリ間の転送に対して書込みマスクを生成する。マス
ク生成を制御するパラメータには、書き込むべきＦ語の
個数と先頭のＦ語がある。 ＦＰ Ｐ八り 以下は、本好適実施例においてＦＰモジュール１３０に
使用されているプログラマブル・アレイ・ロジック機構
（ＰＡＬ）を簡単に説明したものである。 ＷＣＳロード・イネーブルＰＡＬ このＰＡＬはマイクロコードをＦＰモジュール自身のＷ
ＣＳ ４７０に、およびｃｐモジュールの拡張ＷＣＳ４
９０（つまり、ＦＰモジュールに置かれているＷＣ５部
分）またはそのどちらかに、モジュール選択信号でロー
ドするとき使用される一部を修飾する。 ホスト−ソース・モジュール 択ＰＡＬこのＰＡＬはホ
ストからのモジュール・アドレス人力を局所スイッチ設
定値と比較して、そのモジュールが選択されているかど
うかを確かめるものである。１組の人力でＷＣＳロード
がイネーブルされて行なわれる。 モジュール当たり１ビツト・アドレスが用意されている
ので、ｙ（，５書込みをモジュール１３０のすべてに対
して独立して制御することができる。 （これと対照的に、上述したように、データ・アクセス
は最大モジュール数より少ないビットをもつモジュール
・アドレスを使用するので、モジュールのあらゆる組合
わせを選択することができない。） 第２８図に示すように、直列コマンド・ループの好まし
いトポロジは、２つのループ部分２８４０が各を値処理
モジュール１３０に入るようになフている。一方の部分
２２５Ａは入力をそのモジュール自身のＷＣＳ ４７０
に送り、もう一方の部分２２５Ｃは入力をそのモジュー
ル上のＷＣ５拡張部分４９０に送るようになっている。 従って、２つの別個の出力コマンドが与えられるので（
しかもモジュール・アドレスによって修飾されて） 、
ＷＯ２４７０とＷＣ５拡張部分４９０はそれぞれの出力
を共通帰逼バス２２５Ｅと２２５Ｄ （それぞれ）に送
り出し、モジュールのどれかが選択されたときに、その
モジュールによつて駆動させることができる。 ＣＰモジュール選択ＰＡＬ このＰＡＬはＣＰによって選択されたモジュール・アド
レスを、局所保管値と突き合せて比較するものである。 一致するものが見付かると、４つの出力が主張される。 これらの出力のうちの２つは制御信号がクロックをとる
ようにイネーブルするか、保持レジスタ４２０を出力イ
ネーブルする。もう１つの出力信号はＬＥＤを駆動して
、とのＦＰモジュールが選択されたかをビジュアルで表
示する。 最後の出力は主ボードに返される条件コード・ビット（
選択済み）をイネーブルする。この最後の出力はＣＰ拡
張マイクロコードで制御されるロジックに対する修飾信
号であり、マイクロコード・フィールド（またはレジス
タ格納値）で定義された処置が行なわれるようにイネー
ブルするものである。 ＦＰ−ＷＣ５制御ＰＡＬ ２つのＰＡＬがＷＯ２４７０を制御するために使用され
る。これらの２つのＰＡＬは別々の区域に置かれている
が、両方ともＷＯ２に影響を与えるので、相互にインタ
ロックするようになっている。−船釣には、最初のＰＡ
Ｌは命令レジスタ（これは上述したようにマイクロコー
ド短縮のために使用される）を制御するために使用され
る。もう１つは並列マイクロコード・ローディングを制
御するために使用される。 最初のＰＡＬはＷＯ２４７０にある２つのＲＡＭチップ
の出力イネーブルを制御する。本好適実施例では、ＷＯ
２４７０は２つのＲＡＭチップを使用して構成され、イ
ンタフェース・レジスタ・セット４２０とマツチして並
列ローディングが行なわれるようにしている。（本好適
実施例では）キャッシュ・バス１４４は６４ビツト・デ
ータ通路までに多重化されてＦＰモジュール１３０に送
り込まれるので、ＷＣ５４７０を２つの部分に分割する
と、マイクロ命令（本実施例では、１０４ ビット長）
の並列ローディングにマツチすることになる。 ホストがマイクロコードをロードするときは、命令レジ
スタはディスエーブルされる。その場合には、命令レジ
スタの出力は必ずディスエーブルされるので、ＴＩＡＭ
出力はホストによって生成された信号によって制御され
る。 ２番目のＰＡＬは２つの個別機能を実行する。これらは
ハードウェアによる短縮を実現するときだけ結合される
。 最初の機能はホストによるＷＯ２の読取り時にパ、イブ
ライン・レジスタ４７６のどちらのバンクをイネーブル
させるかを制御するものである。 ２番目の機能は転送の長さ、つまり、保持レジスタとレ
ジスタ・ファイル間で転送すべき語の数を調整するもの
である。 パイプライン・レジスタの出力イネーブル信号は２つあ
り、これらは同時に活動することはない。（これらの信
号はレジスタ４７６の２つのバンクをイネーブルするた
めに使用される。他の個所で説明したように、この構成
はＷＯ２４７０の２バンクに対応している。）パイプラ
イン・レジスタのどちらかを出力イネーブルさせるため
には、使用中信号が非活動に、モジュール選択とＦＰパ
イプライン・レジスタ出力制御（ホストからの）が活動
していなければならない。 転送長さフィールドは、１が転送すべき１語を、２が２
語を（以下同じ）を表すようにコーディングされる。８
語を転送することを指定するときは、０が使用される。 転送りロック発生機構（キャッシュ・バス・インタフェ
ース４６０の一部）は、転送サイクルの回数を知ってい
る必要があり、これはマイカ・サイクルに１を加えた数
である（パイプラインをセットアツプする場合）。 マイカ・サイクルの数は転送長さとその開始位置と共に
変化する。 ハンドシェイク・ロジックＰＡＬ ２つのＰＡＬがハンドシエＡり・ロジックを制御するた
めに使用される。最初のＰＡＬは２つの独立機能を実行
する。最初の機能はＣＰとＦＰモジュール１３０間のハ
ントシェイキングを制御する。（この機能では、第２２
図に状態図を示すようなステート・マシンにこの機能を
もたせている。）もう１つの機能（最初のｍ（ｉｕと独
立して）はレジスタ・ファイル４２０が２重バッファ・
モードで使用されるとぎバンク選択を制御する。（この
モードの動作原理は第２０図に示されており、上述した
通りである。） ハンドシェイキング・ステート・マシンはＣＰがＦＰ待
ちにあることを、ＣＰＷＡＴＴ出力ＨＬを駆動すること
によって通知する。、ＦＰが待ちにある場合は、ハンド
シェイキング・ステート・マシンはＦＰＷＡｒＴｌｌＬ
を駆動することによつてこれを知らせる。 ＣＰＷＡＩＴとＦＰＷＡＩＴが共にＨＩであり、ＣＰが
その完了信号を主張した最初のプロセッサである場合は
、次のような手順で行なわれる。 １、ｃＰＤＯＮＥがＩＩＩであることが見付かったとき
は、ＦＰＷＡＩＴはＬＯに駆動される。 ２、（：ＰＤＯＮＥがＩＩＴになるまでＣＰＷＡＩＴは
）ＩＩのままで、制御はその状態のままである。 ３、ＦＯＤＯＮＥがＨｌになると、ＣＰＷＡＩＴはＬＯ
に駆動される。 ４、ＣＰＷＡｒＴとＦＰＷ八Ｉへ信号は、対応するＤＱ
ＮＥ信号が否定されるまで共にＬＤのままである。 上記手順は、ＦＰがＦＰＤＯＮＥを最初に主張した場合
にも行なわれるが、その役割は反対になる。 ＣＰＤＯＮＥとＦＰＤＯＮＥが共に同時に到来した場合
（つまり、共に同じクロック縁で最初にＩｌｌでサンプ
リングされる場合）は、ＣＰＷＡＩＴとＦＰＷＡＩＴが
共にＬＯになる。 このＰＡＬのバンク・スワップ側は上述したＣＰ／ＦＰ
ハンドシェイキングが切り離されている。このステート
・マシンを制御する２人力信号は５ＣＰＢＡＮＫＳＥＬ
とＦＰＳＷＡＰである。５ＣＰＢＡＮＫＳＥＬはＦＰが
スワップ点まできたときＣＰにバンクをどのように割振
らせるかを指定している。ＦＰがスワップ点までくると
、そのスワップ点を通り過ぎるまでＦＰＳＷＡＰを活動
状態に駆動する。スワップ点はＣＰ／ＦＰハンドシエイ
キング・ロジックによって同期化される。ＦＰＳＷＡＰ
点では、５ＣＰＢＡＮＫＳＥＬ（Ｄ状態はＢＡＮＫＳＥ
Ｌ出力の新しい状態であり、スワップ点の外では、［Ｉ
ＡＮＫＳＥＬ状態は未変更のままである。 最初のＰＡＬはＦＰと同期して動作するので、もう一方
のＩ”ＡＬはＣＰモジ互−ル１１０が終了したこと、ま
たはバンクの交換を望んでいることを示すＣＰ同期信号
を捕捉するために使用される。 この第２のＰＡＬは３つのハンドシェイク・モード・ビ
ットによって制御される（モジュール選択信号による）
。３ハンドシエイク・モード・ビットは次のように割り
振られている。ビット０と１は００がノー・オペレーシ
ョン、ＯＪがＣＰＤＯＮＥをセット、１８がＣＰＤＯＮ
Ｅをクリア、１１がテスト・モードのＩＡ置がとられる
ようにコード化されている。これとは独立して、ビット
２はレジスタ・バンクを交換することを要求実る。 ＣＰＤＯＮＥ状態は命令がセットまたはクリア操作であ
る場合を除き、マイクロコード・サイクルにまたがって
未変更のままである。 このＰＡＬはモード・フィールドのビット２の正の縁を
、新しい人力を以前にレジスタ格納されたものと比較す
ることによって検出する。縁が検出されると、これによ
りバンク選択出力の状態か切り替えられる。 割込み捕捉ＰＡＬ （：ＰＷＡ４Ｔ、ＦＰＷＡＩＴ 、およびいくつかの割
込み信号でクロック縁を捕捉するために別のＰＡＬが使
用される。エラー割込みは中断点割込みと同じ割込み出
力を共用するが、独自のマスク・ビットをもっている。 出力は対応するマスタービットが１，０に駆動されると
リセットされるが、このマスク・ビットは以後の割込み
縁を検出するために旧に戻しておかなければならない。 マイクロアドレスとクロック制御ＰＡＬこのＰＡＬはＦ
Ｐマイクロアドレス・ソースの制御とＦＰクロックの制
御の２つの独立機能を実行する。 マイクロアドレス・ソースは２ビツトの人力によって選
択され、次のようになっている。（ＤＯ）ＦＰ次アドレ
ス・ロジック４７７；（０１） ｃｐマイクロアドレス
２１１Ａ、（１０）開始アドレス・レジスタ４７９（
連続）：（ＩＩ）スタック４７８の出力。別の人力で２
ピッ１〜選択コマンドを無視することも可能である。そ
の場合には、ＣＰマイクロアドレスはモジュールがイネ
ーブルされるとイネーブルされる。この人力を使用する
と、ホストはセットアツプやデバッグ時にＷＣＳ ４７
０をアクセスすることができる。 ＦＰクロック生成機構４８０（これは本好適実施例では
ＥＣＬが使用されている）をＩＩＩ御する出力は次よう
に選択ができる。（００）ＦＰマイクロコード・クロッ
クを自走させる。 （０１）ＦＰマイクロコード・クロ
ックを停止させる。別の論理条件はＦＰクロックを別の
人力によって制御させ、クロックがその主張があったと
き自走するようにする。 直列／並すロード選択 このＰＡＬはマイクロコードをホストまたはＣＰからＦ
ＰモジュールのＷＣＳ ４７０にロードすることを制御
する。ホストによってロードされるマイクロコードは直
列ループを使用する必要があるが、ＣＰはマイクロコー
ドを並列にロードすることができる。注目すべき点をい
くつか挙げると、次の通りである。 １、Ｗｃｓ ４７０に使用されているバイブライン、レ
ジスタは個別の出力イネーブルをもっていないので、こ
れらはデータ・バスでの競合を防止するために別々に使
用される。 ２．２つの直列データ・クロック信号の依存性はホスト
またはＣＰが選択されたかに応じて切り替えられる。 ３、ホストが直列ループを制御する場合は、モード信号
は両方のデータ・クロックを一緒に駆動させるか（通常
データ・シフト）、一方だけを駆動させるか（別の信号
で選択されたもの）を選択する。直列データ・クロック
はＷＣＳ ４７０からデータを読み戻すときもこれと同
じように制御される。 ｃｐ書込みデコードＰＡＬ このＰＡＬはＷＣ５拡張部分４９０にあるマイクロコー
ド・フィールドをデコードして、レジスタ４２０のどち
らをアクセスするかを選択するものである。選択された
レジスタには、ＲＣＲＥＧＤＩＲがＬＯのときだけ書き
出される。ＸＦＲＥＧ、 ＦＰＲＥＧ、 ＵＡＲＥＧま
たはＭ Ｉｔ ＣＧの中から１つ選んでそこに書き込む
ことのほかに、実行される機能には他に２つある。 １ 、ＣＤバス・トランシーバ４４イに対する方向と出
力イネーブル制御が生成される。 ２、中断点をクリアするマイクロコード・ビットは書込
みゲート・クロックで書込みイネーブル・ゲートがとら
れる。ここで短パルスが使用されているのは、再始動直
後に現れる中断点を見失うのを防止するためである。（
これは、新しい中断点が現れたときＣＰがまだ前の中断
点をクリアする信号を低に維持していると問題を起すこ
とおそれがある。）従って、この信号はそれを短時間に
保つクロックでＯＲをとるようにしている（活動−低Ａ
ＮＤ）。 クロック／ストローブはすべてＣＰＭ（ＩＩ：におよび
ＣＰＭＣＣＫＷＧによって修飾されて、マイクロコード
・サイクル内でタイミングを設定するが、モジュールが
選択されていなければディスエーブルされる。 このＰ八りはＣＰマイクロコード・フィールドをデコー
ドして、レジスタ４８０のどちらをアクセスするかを選
択するものである。選択されたレジスタはＲＣＩＩＥＧ
ＯＩＩＩがＩＩＩのときだけ読み取られる。 保持レジスタ制御Ｐ糺４６１ ２つのＰＡＬが保持レジスタ４２０からの出力を制御す
るために使用される。 最初のＰＡＬは多対のレジスタ４２０に対するクロック
をイネーブルするために使用される転送シーケンス波形
を発生するものである。各転送サイクルは転送長さで指
定された通りに、１〜４マイナ・サイクルの間持続する
。（「マイカ・サイクル」期間は上述したように、転送
りロック４１２によって発生する。）各マイカ・サイク
ルで対のＦ語が転送されるが、そのうちの１語は別のＰ
ＡＬによって禁止されることがある。転送シーケンス波
形は４つの線上に「遊歩ＬＯＪとして現れる。 循環列内で最初に主張される線はＸＦＨＲ５Ｔ＜１：２
＞によりて制御され、ＸＦｒＮＩＴがＨＩのときだけ現
れる。ＸＦＩＮＩＴは最初のサイクル時だけ活動し、後
続のサイクルでは現在のシーケンス波形が次の線を制御
するために使用される。ＬＩＣＸＦＤＩＲは転送方向が
保持レジスタ４２０からレジスタ・ファイル４３０への
とき、ＬＯＯＰＢＡＣにモードが働いていなければ、＋
１１ＩＣＫＥＮＰ◆＜Ｑ ； ３＞をディスエーブルす
る。ＨＲＣにＡＬＬは通常の開始および長さ制御を無視
して、すべてのクロック・イネーブルを同時に活動化さ
せるので、１回のサイクルでデータを４コピーしてすべ
てのレジスタ対に入れることができる。 ＸＦＴＹＰＥ入力は波形列が通常の転送サイクルに対す
るものか、並列マイクロコード・ロード・サイクルに対
するものかを選択する。後者の場合には、常に２つのマ
イナ転送サイクルがあり、そのタイミングが若干具なる
ことがある。この入力は保持レジスタに対するすべての
クロックを禁止することができる。 第２のＰＡＬは各レジスタ対を出力イネーブルするため
に使用される転送シーケンス波形を生成するものである
。これらの２つのＰＡＬは相反する転送方向で使用され
る。 「クロック・マスクＪ Ｉ’ＡＬは、保持レジスタ４２
０を構成する８個の３２ビツト・レジスタ（Ｆレジスタ
）に書き込みを行なうことを制御するために使用される
８個のクロック・イネーブルを生成するものである。１
回の主転送サイクルで、８個までのＦ語をレジスタ・バ
ンク４２０の８個の別々のレジスタに送り込むことがで
きる。入力は更新する必要のある最初のレジスタ（０，
、，７） と更新すべきＦレジスタ（１，、，８）の個
数を示している。 ＰＡＬはそれに応じて、更新すべきすべてのレジスタに
対してビットがセットされたマスクを生成する（主転送
サイクル内で）、転送方向が保持レジスタ４２０からレ
ジスタ・ファイル４３０へのときは、すべてのマスク・
ピットはＨｌにセットされるので、保持レジスタへの書
込みは一切防止される。同様に、マイクロコード・ロー
ド・サイクルが現れている場合は、クロックはディスエ
ーブルされる。すべての保持レジスタがクリアされる場
合（もう１つの信号によ）て指示された通りに）は、イ
ネーブルは低にセットされるので、すべての保持レジス
タが更新される。 保持レジスタ開始アドレスＰＡＬ このＰ八りは４：１マルチプレクサとそのあとに続くレ
ジスタからなっている。マルチプレクサへの人力となる
ものには、レジスタからの保持レジスタ（ＨＲ）開始ア
ドレス、マイクロコード命令からのＨＲ開始アドレス、
ＣＰアドレス・バスからのＦＲ開始アドレス、前の）Ｉ
Ｒ開始アドレスの４つがある。 モジュールが選択されない場合は、前のｌ（Ｒ開始アド
レスが残される。 レジスタ・ファイルＷＥ！＄制御 このＰＡＬはレジスタ・ファイル４３０に対する書込み
イネーブルを制御する。マイナ・サイクルで１個または
２個のＦ語がレジスタ・ファイルに書込むことができる
。開始位置と長さの６ビツトはクロック・イネーブル・
マスクが生成されるとき同じ方法で書込みイネーブル・
マスクを生成するために使用される。マスクからの該当
２ビツトはどちらのマイナ・サイクルが進行中であるか
に応じて、下半分書込み信号または上半分書込み信号か
ら順序付けられる。ループバック・モードが活動してい
るときは、書込みイネーブル・マスクはディスエーブル
される。別の信号はすべてのマイナ・サイクルで両方の
語を強制的に書き込むために使用できる。 下半分書込み信号と上半分書込み信号は転送方向が正し
くないか、転送タイプがマイクロコード・ロード機能で
あると、ディスエーブルされる。 人力信号はレジスタ・ファイルの読取りまたは書込みモ
ードを選択するためにもコード化される。 使用中信号線は保持レジスタ・データ・バス４２２が使
用中であることを指示するものである。 レジスタ・ファイル・アドレス ａｉＰＡＬこのＰＡＬ
はモジュールが選択されたときレジスタ・ファイル・ア
ドレスをレジスタに格納する。 そうでない場合は、前のアドレスが保持される。 アドレスの最上位ビットはソフト２重バッファリングが
行なわれるように修飾される。２ビット信号はどのタイ
プの修飾を最上位ビットに対して行なうかを選択する。 オプションには次のものかある。 １入カビツトの使用。これは物理アドレス指定モードで
ある。 ２．８ＡＮＫＳＥＬの使用。これは２重バッファ・モー
ドである。 ３．８ＡＮＫＳＥＬの反転値の使用。これはプレビュー
・モードであり、ＣＰまたはＦＰはバンクを交換し合わ
なくても２重バッファの反対側にあるデータがアクセス
できる。 レジス・ファイル・アクセス増分機構 このＰＡＬ （イネーブルされているとき）はレジス
タ・ファイルのポインタを増分する。従って、アドレス
は各マイナ・サイクル（転送りロックの）ごとに増分し
て、レジスタ・ファイル４３０から次の対の番号を取り
出したり、次の対を書き込んだりすることができる。制
御入力は、保持レジスタ４２０からレジスタ・ファイル
４３０への転送の最初のマイナ・サイクル期間アドレス
定数を保持することを可能にする。これが必要なのは、
データ通路がパイプライン化されているからである。 データ有効性制御Ｆ Ａ Ｉ。 このｌ’ＡＬはレジスタ・ファイル４３０の偶数側と奇
数側に対するデータ有効性信号を制御する。マイナ・サ
イクルで、１個または２個のＦ語をレジスタ・ファイル
に書き込むことができる。開始アドレスと長さに応じて
、データの１語または２語がこのマイナ・サイクルで有
効になる。２つの出力（ＥＶＥＮＶＡＬＩＤ＊ と０Ｄ
ＤＶＡＬＩＤ傘）はどちらの語が有効であるかを示して
いる。この機能はレジスタ・ファイルからの転送ではデ
ィスエーブルされる。 マイクロ命令アドレス選択Ｐ Ａ Ｌ このＰＡＬは次のマイクロ命令アドレスが真アドレス・
フィールドからのものか（つまり、レジスタ４７４の出
力）、偽アドレス・フィールドからのものか（つまり、
レジスタ４７５の出力）を選択する。内部の「常に真」
状況は無条件ジャンプのとき選択できる。両方共開始ア
ドレス・レジスタ４７９がマイクロアドレス・バス４７
３を駆動できるように、あるいは５ＴＡＣＫＰＯＰまた
はＲＥＡＤＳＴＡＣＫ＊信号がスタック操作進行中を示
しているときディスエーブルさせることかできる。（５
ＴＡＣＫＩ”Ｏｆ’はＦＰマイクロコードから得られる
が、ＲＥ八へＳＴＡＣＫはＣＰによって制御される。） 上述したように、ＦＰモジュール１３０はＣＰモジュー
ル１１０とＤＴＩ’モジュール１２０で言うような個別
のシーケンサをもっていない。事実、このモジュールは
個別のプログラム・カウンタでさえもっていない。その
代わりに、レジスタ４７４の真と偽の出力がこの機能を
果している。 ＡＬｔ１問題状況ＰＡＬ このＰＡＬは浮動小数点状況ビットの１つがいつ「問題
状況」状態を示したかを記憶している。 （本好適実施例で「問題Ｊ状況が使用されているのは、
基本的エラー処理メカニズムから切り離しである種の障
害状態をモニタするためである。）例えば、オーバフロ
ーのテストは各要素の計算のたびでなく、ベクトル演算
の終了時に行なうことができる。乗算機構４４０とＡＬ
Ｕ ４４０は各々問題状況を表すビットをいくつかもっ
ている（オーバフロー、アンダフロー、無効演算、その
他の類似エラーを示すピント）。２つのマイクロコード
・ビットは問題状況レジスタの更新とクリアをす・ｒク
ル単位で制御する。 類似のＰＡＬはＦＭＯＹ状況に対してこの機能を実行す
る。これらのＰＡＬにあるロジックもコード化された出
力で各種問題状況状態を示すようになっている。クロッ
ク・タイミングの使用により、問題状況ビットが存在す
るかどうかが１サイクルで検査される。 スタック制御ＰＡＬ ：］９１０ このＰＡＬは、サブルーチン・スタック・アドレス指定
の制御とテーブル・アドレス・カウンタの制御の２つの
別個の機能を実行する。 第３９図は浮動小数点プロセッサ・モジュール１３０内
のスタック・レジスタ４７８の好適実施例を示している
。ＰＡＬ ３９１０は多重レベル・パイプライン・レジ
スタ３９２０を制御する。（本好適実施例では、これは
ＡＭＤ ２９５２０が使用されている。）この多重レベ
ル・レジスタ３９２０は４つのパイプライン化レジスタ
３９２１を含んでいる。しかし、出力マルチブレクサ３
９２２にこれらのレジスタのいずれかを選択させて、直
接出力を得ることも可能である。 このマルチプレクサの出力はＦＰモジュール１３０のマ
イクロ命令アドレス・バス４７３に結ばれている。 ＰＡｌ ３９１０は制御人力を多重レベル・レジスタ３
９２０に提供して、このレジスタをＬＩＦＯ（後入れ先
出し）メモリとして機能させる。これにより、メモリは
スタックとして動作する。ＰＡＬ ３９１０はパイプラ
イン化レジスタ３９２１に対して転送信号３９１２（こ
れはマイクロコード・クロックとＡＮＤがとられる）を
供給する。また、選択信号３９１３をマルチプレクサ３
９２２に供給する。 ＰＡＬは通常のブツシュとポツプ機能を備えているほか
に、コマンドを受けて読取りスタック・モードに入って
、スタック状況を壊すことなくどのスタック・レベルで
も読み取ることができる。 レジスタ・ファイル・アドレス修飾子ＰＡＬこのＰＡＬ
はＦＰレジタス・ファイル・アドレス・フィールドの最
上位ビットを、アドレス修飾コードと２ｆｆｉバツフア
の現在選択されているバンクに応じて修飾する。修飾す
べきアドレス・フィールドは３つあり（Ｘ、Ｙ％Ｔ）（
これらは第１オペランド・バス４３１．第２オペランド
・バス４３２、および結実用バス４３３に対応している
）、ロジックはこれらの各々に対して同じである。これ
らのアドレスの１つについてそのロジックを以下説明す
る。 修飾最上位アドレス・ビットは入力アドレスの最上位ビ
ット、２ビツト修篩コード、およびバンク選択信号から
求められる。アドレス・ビットに対する修飾は次の通り
である。 １、修飾なし−これは物理アドレス指定モードである。 ２、バンク選択信号の反転−これは２重バッファ構成で
通常のアクセスに使用される「論理」モードである。バ
ンク選択は、データがレジスタ・ファイルと保持レジス
タの間で転送されるとき使用されるものと反対であるこ
とに注意されたい。 ３、バンク選択信号と同等−これはプレビュー・モート
である。上述したように、このモードにあるときは、１
・Ｐはバンクを交換し合わなくても２重バッファの反対
側にあるデータをアクセスできる。この機能は浮動小数
点バイブラインを一杯に保つことができる。 ３つの修飾アドレス・ビットは外部レジスタに格納され
、「旧Ａ６Ｊビット（各アドレスに１ビツト）としてフ
ィードバックされる。これらは、「旧へ６便用」コマン
ドが主張されたときこれらのビットの「計算で求めた値
」を置き換えるために使用される。この機能は、アドレ
ス・モードが数サイクル−の間未変更のままであるとき
アドレス・セットアツプ時間を短縮する。 結実用バス制御ＰＡＬ このＰＡＬは結実用ソース・マイクロコード・フィール
ドをデコードして、必要とする装置（例えば、第１図の
構成では、ＦＭＰＹ ４４０． ＦＡＬｔｌ ４５０、
またはスクラッチパッド・メモリ１６１Ｇ）を出力イネ
ーブルする。このＰＡＬは必要時にスクラッチパッド・
メモリにチップ・イネーブル信号も送る。 ＶＭＥ割込ミＰＡＬ このＰＡＬはＶＭε割込みプロトコルをステート・マシ
ンの形で実現している。ＧＥＮＶＭＥＩＮＴが活動状態
（高）になると、ｒＲＱＥＮは次の正のＶＣＫ縁で高に
駆動される。ＴｎＱＥＮは割込みが受は付けられるまで
活動状態のままであるので、割込みの原因はＣＬＲＩＩ
ＩＱＦＦ中を低に駆動することによって除かれる。ＶＩ
ＡＣＫ傘とＶＩＡＣＫＩＮ＊信号がモニタされ、割込み
受付はサイクルが引き起された割込みで検出されると、
内部割込み受付はサイクルが開始される。 正しいＶＭＥ割込み受付はサイクルはこれらの信号が活
動状態になり（ＶＩＡＣに■Ｎ＊はデイジ一連鎖の一部
である） 、 ＶＭＥＩＡ＜０１：０３＞が割込みが引
き起されたときと同じレベルにセットされることによっ
て識別される。内部割込み受付はサイクルはＶＭＥＩＤ
Ｓが主張されるまで待ったあとで、数サイクルの間に割
込みベクトルをイネーブルしてデータ・バス（ＩＶＯＥ
中）上に送出し、ＩＶＤＴＡＣＫをセットし、ＩＲＱＥ
Ｎを取り除く。しばらくしたあと、ＶＭＥＩＤＳは非活
動状態になり、割込みベクトルとＩＶＤＴＡＣにが除か
れる。割込み受付はサイクルが現れると、ＶＩＮＴ八Ｃ
にへ主弓長され、そのあと割込みベクトルをバス上に送
り出すスレーブ・サイクルでＢＵＳＣＯＮを始動する（
アドレス・デコードＰΔＬを通して）。 割込み受付はデイジ一連鎖は、未処理の割込み要求がな
いときこのＰＡＬに支障なく渡される。 ＤＭＡ／ＶＭＥ ステート・マシン このＰＡＬばＶＭＥバスとデータＦＩＦＯ間のデータ転
送だけを取り扱う。転送の方向はステート・マシンから
は見えないので、クロックと状況は外部で切り替えられ
る。ＤＭＡＲ５ＴＡＲＴが活動状態になると、ステート
・マシンはＤＭＡ転送を開始する。まず、同期ＦＩＦＯ
状況（ＳＤＭＡＦＳＴＡＴ傘）がＦＩＦＯに１回の転送
分のデータまたは余地があることを示し、ＳＤＭＡＤＯ
ＮＥがＤＭＡカウンタが準備状態にあることを示すまで
待っている。ＤＭＡＣには低に駆動されて、データがあ
る場合にＦＩＦＯを出力イネーブルする。 ステート・マシンはバス要求（ＬＢＵＳＲＥＱＩ）を出
して、その要求が許可（ＳＬＩＩＧＩ（ＡＮＴリ され
るまで待っている。バスが許可されると、ＤＭＡＡＳ傘
とＤＭＡ［ｌＳ）がＶＭεバス・セットアツプ時間に従
って主張される。これらの２信号はＶＭＥスレーブ装置
がデータ転送受付け（ＳＬ［ｌＴ八へＫ傘）を返してく
るまで保留され、そのあとＤＭＡＧＫは高に駆動される
。１サイクルのあと、ＤＭ八へへ傘とＤＭＡＤＳ傘は除
かれ、正の縁がＤＭＡＣ０ＵＮＴ″Ｔ：ｐＪ動される。 転送モード（ｏＭ八へＢＬｏｃＫ）が単一転送である場
合は、ＬＢＩＩＳＲＥＬが主張されてバスが解放され、
上で述べた手順が繰り返される。転送モードがブロック
（順次）転送である場合は、バスは、ブロックの終りま
できているか（ＢＬＯＣＫＥＮＤテ示される） 、ＦＩ
ＦＯが満杯／空であるか（ＳＤＭＡＦＳＴＡＴ傘）、Ｄ
ＭＡカウントが尽きたか（ＳＤＭＡＤＯＮＥ）、あるい
はＤＭＡがＤＭＡＲ５ＴＡＲＴの否定によって途中で打
ち切られた場合以外は、解放されない。ブロック転送の
ときは、［）ＭＡＡＳ）はＢＬＯＧＫＥＮＤによって解
放されるまで保留されている。 ５ＬＢｔｌＳＥＲＲ中人力は、ＤＭＡアクセスの結果バ
スにエラーが起こると、活動状態になる。このエラーが
起こると、現在の転送は打ち切られ、ＤＭＡＢＥＲＲが
駆動される。ステート・マシンはＤＭＡＴＳＴＡＲＴが
否定されてＤＭＡＢＥｎｌｌがクリアされるまでこの状
態のままである６１長後の人力ＤＭＡＴＥＳＴはとのＶ
ＭＥサイクルが現れなくてもＤＭＡが行なわれることを
可能にする。これは、ステート・マシンの基本動作をテ
ストするときに便利であり、またバス・エラーが起こっ
たときにＦＩＦＯの入力を停止させる手段として利用で
きる。 リセット状態はＤＭ八へ５Ｔ八ＲＴ、 ＤＭ八へＩＢＬ
ＯｃＫおよびＤＭＡｎＴＥＳＴの未使用の組合わせを使
用することによって強行させることができる。 （以 下 余 白） ０Ｍ八へドレス制７．７１１ アドレス・ビット（ＶＭＥＩΔ＜Ｏｌ・０７〉は、２５
６バイト境界までにいつ達する直前にあるかを検出する
ためにモニタされるので、ブロックＤＭＡ転送を瞬時に
中断させて、ＶＭＥ仲裁を可能にする。（これにより、
ＶＭＥ規格における最大ブロック転送長さの制約に準拠
することができる。、）このことはＢＬＯＣＫＥＮＤで
示される。ＰＡＬの残り部分はＤＭＡアドレス増分の処
理を担当する。転送サイ°ズ（１６または３２ビツト）
に応じて、ＤＭＡアドレスはＤＭＡＩＮＣが高になると
、それぞれ１か２だけ増分される。 ＤＭＡアドレスの増分は、ＤＭＡＣＮＴＥＮ中がマイク
ロコード・クロックの１または２サイクルの間活動して
いるかどうかを選択するＤＭＡＲＬＯＮＧＩＮＣによっ
て制御される。ＣＬＲＥＦ傘は、ＤＭＡＣ０１ｌＮＴの
縁を捕捉したフリップフロップをリセットする。ＶＭＥ
ＩＩ（ＳＴＩは必要ならばＰＡＬをリセットするために
使用できる。 匙込立旦１１ コノＰＡＬ ハＧＩＰＩＥＭＰＴＹ＊、ＶＭＥＩＦＥＭ
ＰＴＹ＊、ＤＰＩＩＥＭＰＴＹ＊、 ＶＴＰＩＮＴＤお
よびＶＴＰＩＮＴで正の縁を捕捉し、ＧＩＰＯＥＭＰＴ
Ｙ＊とＶＭＥＯＦＥＭＰＴＹ中で負の縁を捕捉する。 これにより、割込・み信号を縁でトリガさせ、そのあと
マイクロコード・クロックと同期させることができる。 縁が検出されると、対応する出力は低に駆動される。縁
捕捉フリップフロップは対でリセットされる。つまり、
ＴＰＩＮＴＧＩＰ傘は２つのＧＩＰ縁をリセットし、Ｔ
ＴＩＶＭＥＦＩは２つのＶＭＥ縁をリセットし、ＴＰＩ
ＮＴＶＭＥ傘は２ツノｖＴＰ縁をリセ・ントし、ＴＰＩ
ＮＴＤＰＩＰＥ傘は２つのＤＰ縁をリセットする。 ＧｒＰマイクロコード・デコード このＰＡＬは３つのマイクロコード信号１１ＧＩＰＲＤ
Ｉ 。 ＵＧＩＰＷＩ中およびＵＧＩＰＦＲをデコードして、出
力イネーブル、 ＦＩＦＯ読取りおよび書込みクロック
およびレジスタ・クロックを発生する。ＦＩＦＯ９取り
クロックはＦＩＦＯの空の状況（ＧＩＰＯＥ傘）によっ
てゲートされて、ＦＩＦＯ内の誤りを生じる空のＦＩＦ
Ｏの読取りを阻止する。クロックタイプの信号はＧＩＰ
ＣＩまたはＧＩＰＦＲＤＣＫで資格づけされる。 ＧＩＰ割込みマスク この１）糺は２つの機能を実行する。まず第１に７つの
割込み発生源となり得るものの中から４つを選択し、必
要な場合には選択的に反転して割込みＩＡ置が正の縁に
なるようにする。４割込み発生源は２組が許され、ＧＩ
ＰＳＥＬＩはそのどちらかを選択する。第２の機能は選
択した組に４マスク・ビット（ＧＩＩ’１Ｍ ＜Ｑ・３
〉）でマスクをかけてから、結果を駆動してＧＩＰＩＮ
Ｔ ＜０：３＞として出力するものである。ＧＩＰＩＡ
Ｃト信号は単純に反転されるだけで、ＧＩＰＩ八〇にへ
得られる。 （以下余白） Ｇｌｆ’割込みステート・マシン このＩ’ＡＬは割込み人力（ＧＩＩ’［ＮＴ＜０：３＞
） ノ正の縁を探し、１つまたは２つ以上が現れると、
ＧＩＰＩＮＴが駆動される。特定の割込みはマイクロコ
ード・フィールドＵＧ ＩＰＣＣ５＜０ ： １＞でそ
れを選択して、ＵＧＩＰＣＬＡＩを主弓長することによ
ってクリアされる。 すべてのフリップフロップはＧｒＰＲ５Ｔ＊によるリセ
ットでクリアされる。縁は割込みを１サイクルだけ遅ら
せ、遅延されたものと遅延されなかったものを比較する
ことにより検出される。遅延されなかりたものは、この
ステート・マシンがラン・オフしているＧＩＰＣＩクロ
ックとすでに同期がとられている。 ホスト・コンピュータ 第１図に示すようなシステムは広範囲にわたるコンピュ
ータ・アーキテクチャで使用できる。本好適実施例では
、第１図のシステムは数値高速化サブシステムとして使
用されている。ホスト・コンピュータはＶＡＸ ８８０
０を使用し、ＶＭＥオペレーティング・システムが稼動
して、 ＶＭＥインタフェースとＶＭＥバス４１１０を
通して第１図のシステムと通信するようになっている。 しかし、他の構成も幅広く使用することも可能である。 例えば、使用できるＵＮＩＸマシンは、Ｓｕｎ Ｍｉｃ
ｒｏｓｙｓｔｅｍｓ社提供の装置を含む様々なものがあ
る。 さらに、他のシステム・バス構造を使用することも可能
である。例えば、第１図のサブシステムをＶＭＳが稼動
するＶＡＸで使用し、インタフェース・ボックスを経由
してリンクで結ぶことができる。このサブシステムはＭ
Ｓ−ＤＯＳが稼動するパーソナル・コンピュータで使用
し、イーサネット（例えば）を経由して単純なＶＭＥバ
ス・インタフェース・ボックスと通信させることさえ可
能である。 さらに注目すべきことは、第１図のサブシステムは３２
ビツト・アーキテクチャが中心になっているが、このサ
ブシステムを６４ビツト語や４８ビツト語で使用できる
という利点があることである。この機能を得る１つの要
因は、わずか２サイクルで６４ビツト演算が行なえる浮
動小数点プロセッサ・モジュール１３０に内部データ通
路を使用したことである。もう１つの要因は、キャッシ
ュ・バス＋４４を広幅にして、複数の６４ビット語を数
値プロセッサ・モジュール１３０と並行して転送できる
ようにしたことである。従って、６４ビツト計算は語の
ほぼ半分の速度で（つまり、はぼ同じビット速度）３２
ビツト演算として実行することができる。 さらに、本明細書に開示されている多数の新規事項を様
々なシステムに適応させることも可能である。これらの
新規事項は本好適実施例のバス標準と全く異なるバス標
準をもつシステムに適応させることも可能である。実際
には、ＶＭＥバス・インタフェースは特別には利点がな
いので（総バンド幅を妥当なものにすることとは別に）
、発明者の開示義務に従うために開示したにすぎない。 ホストとのバス・インタフェース 上述したように、本好適実施例では、ホストと結ぶ主要
インタフェースとしてＶＭＥバスを使用している。この
バスは上述したようによく知られている。 他のバス構成を幅広く使用することも可能である。例え
ば、ＶｅｒｓａＢｕｓ、ＦｕｔｕｒｅＢｕｓ、またはＮ
ｕ［ｌｕｓを必要ならば、システムに組み入れる設計が
簡単に実現できる。超高速計算システムの場合は、光学
バスを使用し、光ファイバに変調固体素子レーザを使用
すると利点が得られる。 画像プロセッサ・サブシステム １つの実施例によるシステムは第１図（または９Ａか１
０）に図示のような１または２以上のサブシステムと通
信するポストを使用しているだけでなく、特殊な図形プ
ロセッサである追加サブシステムを使用している。ここ
で使用されている好適画像プロセッサは“ＧＩＰ”プロ
セッサとも呼ばれ、英国Ｋｉｎｇｓｔｏｎ−ｕｐｏｎ−
Ｔｈａｍｅｓ在のｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
。 ｇｉｅｓ Ｌｔｄ 社から提供されているものである
。 第４１図は１つの構成例であるが、勿論、広範囲にわた
る他のトポロジやシステム・アーキテクチャを使用する
ことも可能である。ホスト・コンピュータ４１００は画
像ブ°ロセッサ・サブシステム４１４゜および少なくと
も２つの数値高速化サブシステム４１５０ （これは例
えば、第１．９．１ｏ図に示すものと同じにすることが
できる）と、ｖｉＩＩＥバス４１７０を経由して通信す
る。ＶＭＥバス・＋１１０を経由して、主メそす４１６
０、大容二記憶装置ｆｆｕ７ｇ（例、ハード・ディスク
）、および任意的に、１つまたは２以上の装置インタフ
ェース４１８０ （これは出力装置、ゲートウェイ、他
の記憶装置などにすることができる）をアクセスするこ
とも可能である。 本実施例では、追加バスが２つ使用されている。画像デ
ータ・バス４１３０は図形プロセッサと結ぶアプリケー
ション仕様インタフェースとなる。 （これは広幅であり、画像または図形伝送で使用すると
特に便利である。）この実施例の構成例では、これは’
ＧＩＰバスＪ （ｂｅｎｃｈＭａｒｋ Ｔｅｃｈｎｏｌ
ｏｇｉｅｓ社提供）が使用されている。このアプリケー
ション向きバスは画像処理サブシステムの広バンド幅大
出力要求に非常にマツチしている。これは広幅バスであ
り、１６０データ線からなっている。 もう一方のバックブレーン・バスはデータ・パイプ・バ
ス４１２ｏである。このバスを使用すると、複数の数値
高速化サブシステムを第３４．３５．３６．３７図に示
す」；うなトポロジ４１可成で結ぶことかできる。この
実ｂ６例の構成例では、このバスは３２データ線からな
っている。 システムの動作 本発明を色々な角度から見たいくつかの重要な使い方と
、開示されているシステム・アーキテクチャのいくつ−
かの使い方について以下説明する。 以下で説明するいくつかの方法はそれぞれ個別発明を構
成するものである。 サンプル動作の一現 アーキテクチャの簡単な使用例について以下説明する。 この例では、ホスト・プロセッサ４１００は数値高速化
サブシステム４１５０ （第１．９または１０図に示す
ものと同じ）に対してコマンドを出して２つの配列を一
緒に乗算して（配列要素単位で）その結果を第３の配列
に入れておくものである。 ３つの配列はすべてＶＭＥメモリ空間（例えば、主メモ
リ４１６０）に置かれている。コマンドが出される前は
、サブシステムは遊休状態にあり、コマンドが実行され
ると、再び遊休状態になる。これは図式化して第４２図
に示されている。 コマンド・シナリオは２種類が示されている。 最初のシナリオは使用されるメモリ空間が物理空間だけ
のシステムを詳しく説明している。（この種のアーキテ
クチャは、ホストが可能な限りの作業ユを高速化サブシ
ステムにオフロードすることが望ましい場合に使用でき
る。）第２のシナリオはＶＭＳが稼動するＶＡＸやＵＮ
ＩＸコンピュータに見られるような仮想メモリをもつシ
ステムに対するものである。この第２シナリオでは、動
的メモリ割振りとディスクとのデータのページ・インと
ベージ−アウトがどのように処理操作で取り入れられて
いるかが示されている。 第１５図はコマンド・メモリ１９０がどのような構成に
なっているかを示している。また、やりとりされるコマ
ンドと割込みタイプのいくつかも示されている。注目す
べき重要点は、２つのコマンドＦＩＦＯが含まれるよう
にコマンド・メモリ１９０をソフトウェアで分割すると
好ましいことである。 ［：ＰコマンドＦＩＦＯ４，５
２ＧはＣＰモジュール１１０にアドレス指定されたコマ
ンドをバッファするものてあり、ＤＴＩ’コマンドＦＩ
ＦＯ１５１０はＤＴＰモジュール１２０にアドレス指定
されたコマンドをバッファするものである。 コマンド・インタフェース、やりとり、および作業のス
ケジューリングはソフトウェアによ）て制御されるが、
必要に応じて変更することが可能である。従って、以下
の例はシステムをどのように使用する必要があるかを明
確化していない。システムが使用できる態様を示したに
すぎない。 物理メモリ・モデル（ＣＰ／ＤＴＰ間のやりとり）この
例では、ホスト・プロセッサは高速化サブシステムに対
してコマンドを出して、２つの配列を一緒に乗算して（
配列要素単位で）、その結果を第３の配列に入れておく
ためのものである。３つの配列はすべてＶＭＥメモリ空
間に置かれている。コマンドが出される前は、高速化サ
ブシステムは遊休状態にあり、コマンドが実行されると
、再び遊休状態になる。これは図式化して第４２図に示
されている。 コマンＩ・の’Ｊ 行１ｆＳには、次のようなステップ
で行なわれる。 （１）ホストはベクトル乗算コマンドを高速化サブシス
テムのコマンド待ち行列（これはＶＭＥインタフェース
・メモリに置かれている）に入れる。 その際、コマンドで配列内の要素の数、２つのソース配
列のアドレス、および結果配列のアドレス指定しおく。 コマンドとそのパラメータが待ち行列に追加されると、
ホストはデータ転送プロセッサ・モジュール１２０に割
込みを引き起す。これにより、ホストは解放されるので
、他の仕事を行なうために使用できる。 （２）ホストから割込みを受は取ると、データ転送プロ
セッサ・モジュール１２０はコマンドとそのパラメータ
のコピーをとって、コマンド・メモリにあるソフトウェ
ア管理のＣＰコマンドＦＩＦＯに入れておく。割込みが
制御プロセッサ・モジュール１１．０で引き起されて、
コマンドが存在するとの通知を受ける。データ転送プロ
セッサ・モジュール１２０は遊休状態に戻る。 （３）割込みを受けると、それに応えて、制御プロセッ
サ・モジュール＋１０は遊休状態から出て、コマンドと
そのパラメータをコマンド・メモリ＋９０内のＣＰコマ
ンドＦＩＦＯ１５２０から読み取る。コマンドで指定さ
れたアドレスが検査され、オフボード（つまり、データ
・キャッシュ・メモリ１４０にではなく）に置かれてい
ることが判明する。従って、この例では、２つのデータ
取出しコマンドと”ＩＮＴＥＲＲＵＰＴ （：Ｐ ＷＩ
ＩＥＮ ＤＯＮＥ−コｖ ンドがコマンド・メモリ１９
０内のＤＴＰコマンドＦＩＦＯ１５１０に書き出される
。各データ取出しコマンドは配列のソース・アドレス、
その長さ、データ・キャッシュ・メモリ内のその宛先ア
ドレスを記述している。データ転送プロセッサ・モジュ
ール１２０に割込みが起こり、制御プロセッサ・モジュ
ール１．１０は遊休状態に戻る。 （４）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０は遊休状態から出て、最初の
コマンド（とそのパラメータ）をＤＴＰコマンドＦＩＦ
Ｏ１５１０から読み取る。データ転送ブロセッサ・モジ
ュール＋２０はデータを取り出すべきアドレスをチエツ
クして、それがシＭＥアドレス空間に厘かれていること
を確認する。次に、データ転送プロセッサ・モジュール
１２０はＩ／Ｍεインタフェース１６０内のＤＭＡコン
トローラが配列を取り出して、それをＶＭＥインタフェ
ース１６０内のデータＦＩＦＯ６７０を書き込むように
セットアツプする。 （これは実際にはコマンド待ち行列ＦＩＦＯ１５１０お
よび１５２０と異なり、ハードウェアＦＩＦＯであり、
先入れ先出し機能はソフトウェアにもたせていることに
注意されたい。）このデータが到着すると、データ転送
プロセッサ・モジュール１２０はデータＦＩＦＯ６７０
からデータを読み取り、それをデータ・キャッシュ・メ
モリ１４０に書き込む、転送が完了すると、ＤＴＰコマ
ンドＦＩＦＯが検査されて、次のコマンドはなにか（も
しあれば）が確かめられる。 この場合、別のデータ取出しコマンドが見付かると、最
初の取出しコマンドと同じ方法で実行されるにれが終る
と、次のコマンドが読み取られ、実行される。このコマ
ンドは制御プロセッサ・モジュール１１０に割込みを引
き起す。ＤＴＩ’コマンドＦＩＦＯ１５１０はこれで空
になり、データ転送プロセッサ・モジュールは遊休状態
に戻る。 （５）この割込みにより、制御プロセッサ・モジュール
１１Ｇは、要求した２つの配列がデータ・キャッシュ・
メモリに格納されたことを知る。結果配列の宛先アドレ
スはオフボードにあるので、制御プロセッサ・モジュー
ル１１０は結果を入れておく一時的配列をデータ・キャ
ッシュ・メモリ１４０内に割り振る。ＣＰモジュールＩ
Ｉ（ｌは計算処理を開始する。計算処理のとき、中間デ
ータ・セットがキャッシュ・メモリ１４０から取り出さ
れて、ＦＰモジュール１３０（ＣＰモジュール１１０の
制御下にある）のレジスタ・ファイルに移される。ＦＰ
モジュール１３０は独自のマイクロコードを稼動させ、
同期点でＣＰモジュール１１０とインタフェースになっ
て、数値演算を実行する。中間データ・セットはＦＰモ
ジュールのレジスタ・ファイルからキャッシュ・メモリ
１４０（ＣＰモジュール１１０の制御下にある）に移さ
れる。従って、ベクトル乗算が完了したときは、結果は
、ＣＰモジュール１１０によって以前に割り振られたキ
〜・ツシュ１４０内の配列に残ってい乙。 （６）次に、制御プロセッサ・モジュール１１０はデー
タ保管コマンドと”ＩＮＴＥＲＲＵＰＴ ｌｌ０ｓＴ
ＷＨＥＮＤＯＮＥ” ニア ７ ：／トをｏＴｐ：＋マ
ントＦＩＦＯ１５１０に書き出す。データ保管コマンド
は、データ・キャッシュ・メモリ内の結果配列のソース
・アドレス、宛先アドレス（下のコマンドで指定された
もの）、および配列長さを指定している。データ転送プ
ロセッサ・モジュール１２０に割込みが起こる。ＣＰコ
マンドＦＩＦＯが空ならば、制御プロセッサ・モジュー
ル１１０は遊休状態に戻る。 （７）割込みを受けると、それに応えてデータ転送プロ
セッサ・モジュール１２０はその遊休状態から出て、最
初のコマンド（とそのパラメータ）をＤＴＰ ニアマン
トＦＩＦＯから読み取る。データ転送プロセッサ・モジ
ュール１２０はデータを保管すべきアドレスを調べて、
それがＶＭＥアドレス空間に置かれていることを確認す
る６次に、データ転送プロセッサ・モジュール１２０は
、ＶＭＥインタフェース１６０内ノＤＭＡコントローラ
６４０が正しい個数のＦ語をデータＨＦＯδ７０からＶ
ＭＥ主メモリに転送するようにセットアツプする。デー
タ転送プロセッサ・モジュール１２０はデータをデータ
・キャッシュ・メモリから読み取り、それをデータＦＩ
ＦＯ６７０に書き込む。結果配列がデータＦＩＦＯに転
送されると、データ転送プロセッサ・モジュール１２０
はＤＭＡコントローラにそのことを通知し、ＤＭＡコン
トローラがＶＭＥメモリへの転送を終えるまで待ってい
る。 （８） ＤＴＰコマンドＦＩＦＯが空でなければ、次の
コマンドが読み取られ、実行される。これは”ＩＮＴＥ
ＲＲＵＰＴ−ＨＯ５Ｔ−ＷＨＥＮ−ＦＴＮＩＳＨＥＤ”
コマンドである。このコマンドを受けると、完了したば
かりのコマンドの状況がＶＭＥインタフェース・メモリ
内のコマンド待ち行列に書き出され、ホスト割込みが引
き起される。この割込み通知を受けて、ホストはそのベ
クトル乗算コマンドが終了し、その状況をＶＭＥインタ
フェース１６０内の状況レジスタから読み取ることがで
きることを知る。そのあと、データ転送プロセッサ・モ
ジュール＋２０は遊休状態に戻り、これで操作を終了す
る。 上記処理の途中のいつでも、ホストは新しいコマンドと
そのパラメータをコマンド待ち行列に書き込んで、デー
タ転送プロセッサ・モジュール１２０に割り込むことが
可能である。そうすると、ＤＴＰモジュールは割込み要
求を制御プロセッサ・モジュール１１０に対して出して
、新しいコマンドを通知する。可能ならば、その実行は
上述したように開始されることが好ましい。これを行な
うと、制御ブロセ、ツサ・モジュール１１０とデータ転
送プロセッサ・モジュール１２０はコマンドの処理に専
念できるが、望ましくないやりとりがコマンド間で行な
われないようにする配慮が必要である。 データ・アドレス割当てはかなり柔軟性をもたせている
。インタフェース１５０．１６０．１７０（と局所デー
タ・キャッシュ・メモリ１４０）の各々には、そこを通
してアクセスできるアドレスが範囲で割り当てられてい
る。これにより、データ転送プロセッサ・モジュール１
２Ｇは異なるデータ・ソースや宛先の場所ごとに別コマ
ンド定養をしなくても、コマンドのデータ要件を満足す
るように正しいインタフェースを制御することができる
。 上述の例では、コマンドはＶＭＥバスを経由してホスト
から送られてきたが、これらのコマンドは前述の説明内
容に殆んど変更を加えないで、インタフェースのどれか
らでも簡単に出すことができる（あるいはコマンド・リ
ストの一部として保管しておくことができる） ＶＭＥ
ホストは１つの例として選ばれたものである。 コマンドに必要な総記列サイズがデータ・キャッシュ・
メモリ内の空き記憶域を越えるときは、制御プロセッサ
・モジュール１１０はコマンドをいくつかの小さな演算
に分割することによって、使用可能な記憶スペース内で
コマンドを処理することを試みる。しかし、ある種のコ
マンドの場合は、これは不可能であるので、ホストにコ
マンドが失敗したことが通知される。 ポストかコマンドを送るのが早すぎる場合は、内部ソフ
トウェアＦＩＦＯが一杯になることがある。 これが全体の演算に影響するのを防止するために次のよ
うな配慮がなされているａ第１は、ＤＴＰコマンドＦＩ
ＦＯ１５１０がｃｐコマンドＰＩＦＯＬ５２０の奥行の
少なくとも３倍になっていることである。１つのホスト
・コマンドは３つ以上のデータ転送コマンドになること
は稀にしかないので、ＤＴＰコマンドＦＩＦＯがホスト
・コマンドの結果として一杯になることはない。 ＣＰコマンドＦＩＦＯはほぼ満杯マークまでくると、Ｖ
ＭＥインタフェース内の状況ビットがセットされる。 仮想メモリ・モデル 仮想メモリを採用する場合は、ホスト側の作業量が増加
するというやっかいな問題がいくつか生じる。これらの
問題が起こるのは、アプリケーションが物理ｆモリより
はるかに大きい仮想アドレス空間をアクセスできるから
である。仮想アドレス空間全体はディスク上にだけ存在
し、活動中のソフトウェアがそのとき必要とするアドレ
ス空間部分は実行時に必要に応じて主メモリにページ・
インされる。このことは、次のような種類の問題をいく
つか起こす原因になっている。 配列、または配列の部分がディスク上にだけ存在し、物
理メモリに存在しないことがある。さらに、高速化サブ
システムが必要とする配列部分がシステムで稼動中の他
のタスク用のスペースを作るために、スワップ・アウト
されることがある。 配列に割り当てられる物理アドレスは、コンピュータ始
動以後のすべての処理活動記録と共に変化するので、予
測ができない。 各仮想メモリ・アドレスは変換処理を受けて、特定のデ
ータ項目をアクセスするための物理アドレスが決まる。 この結果、配列がメモリ内で非連続になったり、分散し
たりする。 これらの問題を回避するには、データ転送プロセッサ・
モジュール１２０が配列をデータ・キャッシュ・メモリ
との間で転送している間、配列を物理メモリにロックし
ておく必要がある。理想的には、配列か連続しているの
が望ましい。配列を連続にできない場合は、データ中云
送フ゛ロセッサ・モジュール＋２０は転送の過程で分散
／収集操作を行なう必要がある。しかし、データが物理
メモリのどこに分布しているかを知るには、分散／収集
テーブルが必要になる。 高速化サブシステムとの間のデータ転送を組織化し、そ
れに伴なうメモリ管理機能を扱う仕事をアプリケーショ
ン・ソフトウェア（ホスト上で稼動する）にもたせるの
が好ましい。（実際には、アプリケーション・ソフトウ
ェアは、ＭＡＴＨライブラリ・ルーチンと装置ドライバ
がこれらの問題を扱うので、その大部分から解放されて
いる。業界標準配列プロセッサ・ライブラリ・ルーチン
はデータを配列プロセッサとの間で受は渡しすること（
ライブラリ・ルーチンを使用して）をユーザ側に任せて
いる。）ソフトウェア階層について以下説明するが、こ
こではその違いについては触れないことにする。 上述した配列乗算例では、アプリケーション・ソフトウ
ェアは次の７ステツプを受は持っている。 ■）配列Ａを高速化サブシステムに転送し、それをアド
レス昌に保管する（高速化機構によって実行）。 ２）配列Ｂ′ｊ！−高速化サブシステムに転送し、それ
をアドレスＢＢに保管する（高速化機構によって実行）
。 ３）高速化サブシステムが転送を終えるまで待っている
（高速化機構によって実行）。 ４）アドレス静とＢＢにある配列を一緒に乗算してその
結果をＣＣに保管する（高速化機構によって実行）。 ５）高速化サブシステムが乗算コマンドを終えるまで待
っている（ホストによって実行）。 ６）アドレスＣＣにある配列をホスト・アドレス空間に
転送する（高速化機構によって実行）。 ７）高速化サブシステムが転送を終えるまで待っている
（ホストによって実行）。 この処理順序に関して注目すべき点をいくつか挙げると
、次の通りである。 祖数のコマンドを高速化サブシステムに送ることがてき
る。これらのコマンドは待ち行列に置かれてから、処Ｊ
里される。 ホストは転送と乗算との間の同期点を出して、すへての
データがデータ・キャッシュ・メモリに存在するまで乗
算が開始されないように配慮する。 高速化サブシステムを待たなくても、ホストが解放され
ているので他の仕事ができる。しかし、ホストのオペレ
ーティング・システムは、高速化サブシステムとの同期
をとるためには明示の待ち操作が必要になるのが普通で
ある。 ステップＣとｅは、転送と計算操作の同期化がオプショ
ンとして高速化サブシステム内で簡単に行なえるので、
省略してもよい。しかし、そうすると、業界の事実上の
標準と互換性を失うことになる。 データ・キャッシュ・メモリのメモリ割振りはＣＰマイ
クロコード監視ルーチンよりも高いレベルて扱われる。 配列はメモリ内でロックされ、データ断片化の問題はア
プリケーションと高速化サブシステム間のインタフェー
ス・ソフトウェアによって取り扱われる。同期（待ち）
点が頻繁に現れると、メモリ・ブロックは短期間ロック
されるので、多重ユーザや多重タスク処理環境に与える
ストレスが軽減される。 コマンドの実行は次のようなステップで行なわれる。 （１）ホストは、コマンド・タイプと対応する数のパラ
メータを指定して、コマンド（転送または計算）を高速
化サブシステムのコマンド待ち行列（ＶＭＥインタフェ
ース・メモリに置かれている）に入れる。コマンドとそ
のパラメータが待ち行列に追加されると、ホストはデー
タ転送プロセッサ・モジュール１２０に割込みを引き起
す。これでホストは解放されるので、他の仕事に使用で
きる。 （２）ホストから割込みを受けると、データ転送プロセ
ッサ・モジュール１２０は現在の活動（遊休中かある種
の転送）を−時中止して、コマンドのタイプを調べる。 コマンドには次のようなタイプがある。 コマンドが制御プロセッサ・モジュール１１０に対する
ものならば（つまり、計算）、コマンドとそのパラメー
タはコピーされて、コマンド・メモリ１９０内のＣＰコ
マンドＰＩＦ０１５２０に入れられる。 制御プロセッサ・モジュール１１０で割込みが起こり、
そのコマンドが通知される。データ転送プロセッサ・モ
ジュール１２０は前の活動に復帰する。 コマンドが同期化コマンドならば、未処理のコマンドす
べてが完了するまで以後のコマンドは待ち行列から取り
出されない。これは、“ＷＡＩＴ ＦＯＲ＾ＬＬ ＡＮ
Ｄ Ｎ０ＴＩＦＹ ＨＯ５Ｔ”コマンドをＤＴＰコマン
ド待ち行列に挿入することによって行なわれる。 （３）遊休状態にある間、データ転送プロセッサ・モジ
ュール１２Ｇは絶えずＣＰコマンドＦＩＦＯを調べてい
る。この待ち行列が「空でない」状態になると、コマン
ドはそこから取り出され、操作が行なわれる。例えば、
ホストからデータ・キャッシュ・メモリへの転送の場合
には、データ転送プロセッサ・モジュール１２０はＶＭ
Ｅインタフェース内のＤＭＡコントローラが配列を取り
出し、それをデータＦＩＦＯに書き込むようにセットア
ツプする。転送が終ると、ＤＴＰモジュール１２０はコ
マンドをＤＴＰコマンド待ち行列から取り除く。別のコ
マンドがＦＩＦＯにあれば、そのコマンドが実行され、
ＤＴＰコマンド待ち行列が空ならば、データ転送プロセ
ッサ・モジュール１２０は遊休状態に戻る。 （４）割込みを受けると、それに応じて制御プロセッサ
・モジュール１１０は遊休状態から出て、コマンドとそ
のパラメータをコマンド・メモリ内のソフトウェアＣＰ
コマンドＦＩＦＯから読み取る。アドレスＡＡと８８に
ある配列のベクトル乗算が完了すると、その結果の配列
はデータ・キャッシュ・メモリ内のアドレスＣＣに残さ
れている。コマンドの実行が終ると、そのコマンドはＣ
ＰコマンドＦＩＦＯ１５２０から除かれる。他にコマン
ドがなければ、制御プロセッサ・モジュール１１０は遊
休状態に戻る。 上記３ｊ２明において注目すべき点をいくつか挙げると
、次の通りである。 制ｔａｌｌプロセッサ・モジュール１１０とデータ転送
プロセッサ・モジュール１’２０間の内部制御と同期化
が物理メモリ・モデルに比べて大幅に減少する。データ
転送プロセッサ・モジュール１２０は制御プロセッサ・
モジュール１１０よりも制御機能（またはコマンド経路
指定機能）が強化されている。 待ち行列はホスト連絡用に１つ、ＤＴＰの作業用に１つ
、ＣＰの作業用に１つの３つが活動している。 高速化サブシステム側でデータ・キャッシュ・メモリに
残っている以上の記憶域が必要になる計算の場合には、
その計算を小さな部分に分割する仕事はホストが行なう
。 ｃｐとＦＰ間のやりとり 制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０はアルゴリズムを実行するため
に、非常゛に緊密な関係でやりとりする。制御プロセッ
サ・モジュール１１０はアドレスを計算し、データ・キ
ャッシュ・メモリと浮動小数点プロセッサ・モジュール
１３０間のデータ転送を取り扱うのに対し、浮動小数点
プロセッサ・モジュール１３０はデータ計算を行なう。 このやりとりは制御プロセッサ・モジュール１１０、デ
ータ転送プロセッサ・モジュール１２０およびホスト・
コンピュータ間のインタフェースのタイプから独立して
いる。 ベクトル乗算コマンドでは、浮動小数点プロセッサ・モ
ジュール１３０はベクトル乗算を一度に８個の要素ずつ
行なう。従って、配列が大きいときは、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０との間でやりとり（同期点とも呼ばれる）が数
千回行なわれることもあり得る。同期点は、この例では
、４００ｎｓごとに現れるので、これらを効率よくする
ことは非常に重要である。 大抵の場合、制御プロセッサ・モジュール１１０は浮動
小数点プロセッサ・モジュール＋３０がデータ計算を行
なうよりも、アドレス計算とデータ転送を高速に行なう
能力をもっている。その逆の場合には、待たされる方が
反対になる。 ２つのフラグ（ＣＰＷＡＩＴとＦＰＷ八Ｉへ）が両プロ
セッサ間の同期を制御することは上述した。ＦＰＷＡＩ
Ｔフラグは次の組のデータを浮動小数点プロセッサ・モ
ジュール１３０との間で転送すると、制御プロセッサ・
モジュール１１０によってクリアされる。このフラグを
テストすることにより、浮動小数点プロセッサ・モジュ
ール１３０は同期点まで進むことができるか、制御プロ
セッサ・モジュール１１０を待つ必要があるかを知るこ
とができる。ＣＰＷＡＩＴフラグはデータ計算を終える
と、浮動小数点プロセッサ・モジュール１３０によつて
クリアされ、制御プロセッサ・モジュール１１０によっ
てモニタされる。ハードウェアは、フラグがクリアされ
てプロセッサが同期点まで進むことが可能になると、同
期点を通過した直後にフラグが自動的にセットされる構
成になっている。 第２２図はＦＴ’ＷＡＩＴ、ＣＰＷ雇Ｔ、ＦＰＤＯＮＥ
、およびＣＰＤＯＮＥフラグがｃｐモジュール１１０と
ＦＰモジュールＮＯ間のデータ・インタフェースを調整
するためにどのように使用されるかを状態図で示したも
のである。 プロセッサ間のハンドシエイキング・ロジックとセマフ
ォは多種類のものが実現されているが、第２２図に示す
状態図が非常に利点があり、新規なものである。 制御プロセッサ・モジュール１１０と浮動小数点プロセ
ッサ・モジュール１３０間のデータ転送は２重バッファ
になっているので、浮動小数点プロセッサ・モジュール
１３０がある組のデータを処理している間、制御プロセ
ッサ・モジュール１１０は別の組のデータを処理するこ
とができる。２重バッファリングは上述したようにソフ
トウェアで行なわれる。両プロセッサはバッファの交換
を制御する信号をもっており、これらは”ＡＮＤ“がと
られて両プロセッサが活動しているときだけ交換が行な
ねれるようにしている。 ベクトル乗算は以下のステップで行なわれる。 （同し番号をもつステップは並列に行なわれるものであ
る。）これらのステップを図式化してフローヂャートで
示したのが第３３図である。 （１）制御プロセッサ・モジュール！１０はＦＰＷＡＩ
Ｔフラグをセットして、ベクトル乗算マイクロコードが
実行される浮動小数点プロセッサ・モジュール１３０を
始動する。７￥動小数点プロセッサ・モジュール１３０
はＦＰＷＡＩＴフラグがクリアされるまで待たされる。 （２）制御プロセッサ・モジュール１１０は最初の８要
素を両配列から２重バッファ（これは物理的には上述し
たように、レジスタ・ファイル４３０の２バンクから構
成されている）に転送する。ＣＰモジュールは次に、２
重バッファを交換して、浮動小数点プロセッサ・モジュ
ール１３０がデータをアクセスできるようにして、ＦＰ
ＷＡＩＴフラグをクリアする。 （３）制御プロセッサ・モジュール＋１０は次の８要素
を両配列から２重バッファに転送して、ＦＰＷΔＩＴフ
ラグをクリアする。そのあと、ＣＩ’ＷＡＩＴフラグが
クリアされるまで（浮動小数点プロセッサ・モジュール
１３０によって）待たされる。 （３ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ＰＷ八Ｉへフラグがクリアされていることを見つけると
、２重バッファの浮動小数点プロセッサ・モジュール１
３０側に保管されている８対の要素に対するベクトル乗
算の計算を開始する。８個の結果は２重バッフ１に書き
戻され、ＦＰＷＡＩＴフラグがクリアされる。この例で
は、制御プロセッサ・モジュ−）し１１０はすでに終え
て、ＦＰＷ八Ｉへフラグをクリアしているので、浮動小
数点プロセッサ・モジュール１３０はバッファを交換し
て、即時に次の組の計算を開始することができる。 （４ａ）制御プロセッサ・モジュール１１０は８個の結
果を２重バッファからデータ・キャッシュ・メモリに転
送し、そのあと次の８個の要素を両配列から２重バッフ
ァに転送して、ＦＰＷＡＩＴフラグをクリアする。その
あと、ＣＰＷＡＩＴフラグがクリアされるまで（浮動小
数点プロセッサ・モジュール１３０によって）待たされ
る。 （４ｂ）浮動小数点プロセッサ・モジュール１３０はＦ
ｒ’ＷＡＩＴフラグがクリアされているのを見つけると
、２重バッファの自分側に保管されている８対の要素に
対するベクトル乗算の計算を開始する。 ８個の結果は２重バッファに書ぎ戻され、ＣＰＷＡＩＴ
フラグがクリアされる。この例では、制御プロセッサ・
モジュール１１０はすでに終えて、 ＦＰＷＡＩＴフラ
グをクリアしているので、浮動小数点プロセッサ・モジ
ュール１３０はバッファを交換して、次の組の計算を開
始することができる。 （５）ステップ（４ａ）と（４ｂ）がベクトル計算全体
が完了するまで繰り返される。 （６）ステップ（５）が終わったとき、最後の組の結果
はまだ２重バッファのＦＰ側に残っているので、制御プ
ロセッサ・モジュール１１０はバッファを交換して、最
後の結果をデータ・キャッシュ・メモリに転送する。 第１図に示すようなシステムを動作させるときは、実行
時ソフトウェア環境全体をいくつかのレベルに分割する
ことが好ましい。これらのレベルのうちあるものは、異
なるプロセッサで実行される個々のコード・モジュール
として存在し、他のレベルは必要とされるインタフェー
スをいくつかのレベルに分割する形で存在している。こ
れらのレベルすべてとレベル間インタフェースはソフト
ウェア制御下に置かれ、アプリケーション要件に合って
いなければ、変更が可能である−０このソフトウェア構
成は一般的に従来からあるものである。しかし、本明細
書に記載の新規事項の望ましい使い方を分かりやすくす
るために、以下で説明しておくことにする。 第４４＾、４４Ｂ、および４４Ｃ図は第１図に示すよう
なシステムのプログラミング環境を示したものである０
図示の機能別ブロックの多くは他の図に示されているハ
ードウェア要素のそれと同じ番号で示されているが、第
４４＾、４４Ｂ、および４ＬＣ図はプログラマから見た
機能別ブロック間の関係を示すことを目的としている。 従って、これらの図は必ずしも現実の電気的および論理
的接続に正確に対応していないことにン主意されたい。 アプリケーションとライブラリ・ソフトウェア以下の説
明では、アプリケーション・ソフトウェアが例えば、Ｆ
ＯＲＴＲＡＮや°Ｃ゛のような高水準言語で書かれてお
り、標準ライブラリ・ルーチンを呼び出して、高速化サ
ブシステムを使用するものと想定している。これらの呼
出しは業界の事実上の標準に準拠している（つまり、全
体的に浮動小数点システムからのプロダクト命令セット
と互換性がある）、これらには、アプリケーション・デ
ータ区域と高速化サブシステムのデータ・キャッシュ・
メモリ間でデータを転送するルーチン、広範囲にわたる
計算、ある種の同期化ルーチンが含まれている。 このレベルでのソフトウェアはホスト・コンピュータ・
システム上で稼動し、必要とするアプリケーションを実
施する機能をもっている。これはライブラリとリンクさ
れて、高速化サブシステムをアクセスする。 ライブラリはアプリケーション・ソフトウェアから見て
、高速化サブシステムと結ぶインタフェースの働きをす
る。ライブラリは数百に及ぶ共通算術演算／アルゴリズ
ム・ルーチン群と、高速化サブシステムを初期設定し、
アプリケーションの配列やデータ・セットのデータ転送
を開始するルーチン群から構成されている。大部分のラ
イブラリ・ルーチンは入力パラメータと機能番号を装置
ドライバに渡すだけの機能しかないが、ある種のパラメ
ータ有効性検査が必要ならば組み入れることも可能であ
る。。本好適実施例では、装置ドライバとのインタフェ
ースはシステム呼出しくＳｙｓｔｅｍＣａｌｌｓ）を経
由する。しかし、ある種のオペレーティング・システム
では、呼出しタスクが再スケジューリングのために受渡
しされるので、呼出しに大きなオーバヘッドがかかって
いる。 装置ドライバ 装置ドライバはオペレーティング・システムの一部と考
えることができ、アプリケージ３ン・ソフトウェアより
も高度の特権レベルで実行される。装置ドライバの主な
役割は次の通りである。 １）コマンドとパラメータをライブラリ・ルーチンから
高速化サブシステムのＶＭＥインタフェース・メモリに
置かれているコマンド待ち行列に転送すること。 ２）転送すべきデータ（仮想メモリ・システムにある）
がメモリにロックされていることを確かめること。この
ためには、転送が連続ブロックに分割されていて、小さ
く分割した複数の転送が実際に行なわれているか、分散
／収集テーブルが作られていて、高速化サブシステムに
渡されていることが必要である。 ３）マイクロコードを複数のプロセッサにロードし、−
数的にはハードウェアとマイクロコードを既知の状態に
まですること（電源投入後か、新しいアプリケーション
がそれを使用する準備状態に置くため） ライブラリと装置ドライバを新しいホスト上に移植する
最も困難な問題の１つは、装置ドライバである。これら
は非常にオペレーティング・システムに依存する傾向が
あるので、ホスト・システムの詳しい知識が要求される
。任意的には、この種の問題を避けるために、物理メモ
リへのアクセスが許される場合には、ライブラリを直接
にハードウェアとのインタフェースにすることが可能で
ある。こうすれば、トライバの必要性が回避される。こ
の方法で高速化サブシステムをアクセスすると、装置ド
ライバを使用する場合よりも高速化される。しかし、特
に複数ユーザ環境では、安全保護が低下することになる
。 マイクロコード監視ルーチン マイクロコード監視ルーチンは、高速化サブシステムに
おける転送と計算以外の残りのタスクを取り扱うもので
ある。その主なタスクは、ホストとの連絡、制御プロセ
ッサ・プロセッサ・モジュール１１０とデータ転送プロ
セッサ・モジュール１２０間の作業分担、およ゛び内部
と外部の同期化である。 監視ルーチンは装置ドライバとは反対側の待ち行列の最
後に行かれており、作業を待ち行列から取り出す。（こ
れを行なうには、作業が空の待ち行列から取り出されな
いようにするためのある種の待ち行列管理が必要になる
。） どの程度複雑になるかは、どのプロセッサが使用される
かによって決まり、また、ホストにどれだけの仕事をさ
せるか、あるいは高速化サブシステムに負担させるかに
大きく左右される。物理メモリと仮想メモリ・モデルの
個所で行なったベクトル乗算コマンドの説明から明らか
なように、監視ルーチンはいろいろな手法を採用するこ
とができる。 物理メモリ・アーキテクチャでは、監視ルーチンはデー
タ転送プロセッサ・モジュール１２０と制御プロセッサ
・モジュール１１０の間で分割される。データ転送プロ
セッサ・モジュール１２０の部分は、ホストと制御プロ
セッサ・モジュール１１０は直接にデータをやりとりで
きないので、コマンドの経路指定を行なうだけである。 制御プロセッサ・モジュール１１０は作業の分散化とハ
ンドシエイキングを組織化する。 この分割は任意的である。別の（好ましさの点で劣るが
）アーキテクチャでは、制御プロセッサ・モジュール１
１０をデータ転送プロセッサ・モジュール１２０のスレ
ーブ・プロセッサ（その反対でなく）として働かせるこ
とも可能である。 仮想メモリ・モデルでは、データ転送プロセッサ・モジ
ュール１２０がマスクであり、制御プロセッサ・モジュ
ール１１０がスレーブになっていた。 制御はその殆どがホスト側で取り扱われるので、監視ル
ーチンのＤＰＴ部分はコマンドの経路指定だけを扱えば
よい。制御プロセッサ・モジュール１１０が待ち行列管
理に関与するのはわずかである。 マイクロコード転送ルーチン（ＤＴＰ）これらのルーチ
ンは外部インタフェースの１つとデータ・キャッシュ・
メモリ間のデータ転送を取り扱う。インタフェースは主
にＶＭＥバス（とホスト・メモリ）に対するものである
。 ホスト・メモリとデータ・キャッシュ・メモリ間の転送
の大部分は、７続ブロツク転送、分１１に／収集転送、
ｎ番目の語ごと、行／列２次元配列アクセスといったよ
うに、転送の種類が狭い範囲に限られている。 上記種類のいずれにも属さないタイプの転送はいずれも
、必要時に追加することができる。ここで注目すべき重
要な点は、ベクトル加算がベクトル乗算と同じ転送ルー
チンを使用することである。これが便利なのは、上述し
たように、データ転送ルーチン（計算ルーチンと異なり
）はベクトル加算とベクトル乗算を区別する必要がない
からである。 マイクロコード転送ルーチン（ＣＰ） これらのルーチンはデータ・キャッシュ・メモリの１つ
と浮動小数点プロセッサ・モジュール１３０の高速レジ
スタ・ファイル間のデータの転送を取り扱う。 この場合も、データ・キャッシュ・メモリとレジスタ・
ファイル間の転送の大部分は、１ベクトル・インと１ベ
クトル・アウト、２ベクトル・インとオベクトル・アウ
ト、１ベクトル・インとスカシ・アウトといったように
、転送の種類が狭い範囲に限られている。これらの転送
タイプはデータ型（タイプ）に応じてさらに分類するこ
とができる。ベクトルは単純または複素数データ型に分
けることができ、もっと特殊化された転送タイプもいく
つかある（ ＦＦＴ、 畳み込みなど）。これらは汎用
ルーチンが使用されない場合に効率が向上する。 ここで注目すべき重要な点は、異な−る演算で同じルー
チンがイ吏用できることである。つまり、ベクトル加算
は、例えばベクトル乗算と同じ転送ルーチンを使用する
。 マイクロコード計 ルーチン（ＦＰ） 各計算タイプごとに、（例えば）８つの加算、減算また
は必要な演算を行なうルーチンが用意されている。この
種のルーチンによって制御される”（ データ転送は、高速レジスタ・ファイル４３０、乗算機
構４５０、加算機構４４０、およびスクラッチパッド１
６１０を含む密結合データ通路内で行なわれるものだけ
である。（このデータ通路には、いくつかの局所バスも
あり、その中には第１オペランド局所バス４３工、第２
オペランド局所バス４３２、結実用局所バス４３１、ル
ープバック接続４３４が含まれる。）、この場合も、必
要となるルーチンの多くはいくつかの標準データ形式別
に分類される。この分類の１例として、ダイアジック・
ベクトル演算（２ベクトルーインと１ベクトル・アウト
、例：ベクトル加算またはベクトル乗算）がある、従っ
て、標準テンプレートをあるカテゴリ内の各計算タイプ
ごとにセットアツプすることが可能である。これにより
、ＦＰマイクロコードを高速に生成して、基本ベクトル
演算の多くを取り入れることができる。 上述したように、レジスタ格納演算指定子はマイクロコ
ード演算コマンドを補強するために使用できる。これに
より、ある計算タイプのカテゴリ内の個々のルーチンす
べてを、１つのルーチンとして書（ことができる。その
場合は、制御プロセッサ・モジュール１１０は計算タイ
プを指定するために演算レジスタをロードしなければな
らない。 短縮マイクロコード 上述したシステムは短縮マイクロコードを使用する機能
を備えているので、レジスタに格納されている演算指定
子をマイクロコード命令の残り部分と結合することがで
きる。これは実際には、木好適実施例では、上述したよ
うにＦＰモジュール１３０で使用されている。 この種の短縮マイクロコードは多重プロセッサ・システ
ムの数値処理部分で使用すると、特に利点が得られる。 その場合には、演算指定子短縮マイクロコードを使用す
ると、演算をオーバレイさせる必要がなくなる。 従って、例えば、２つの配列を３個目の配列上にマツピ
ングする演算の場合（例： Ｇｉ−Ａｆ ＋ ８ｉ）に
は、命令レジスタに演算指定子（例：”ＡＤＤ”）をロ
ードしてから、この種の演算列を開始させることができ
る。この演算列は、演算を直接に指定しなかったコード
で記述されることになる。 従って、この機能を実時間拡張マイクロコードで使用す
ると、多重プロセッサ・システムにおける２つのマイク
ロコード・プロセッサ間のインタフェースにさらに高度
の柔軟性をもたせることができる。 また、命令を数値処理部分にロードするとき要求される
バンド幅を単純化することも可能になる。従って、アル
ゴリズム切替えやタスクの再分割がもっと効率よくなる
。 二土エユ王ヱｌ旦 第３Ａ図および第３Ｂ図を参照して上述したように、本
発明はマイクロコード・システムのマルチウェイ分岐に
全く新しい機能をもたせている。第３０図は、本好適実
施例においてアドレス境界の制約のないマルチウェイ分
岐を可能にするマイクロコード操作を示した概略図であ
る。 上述したように、本発明はマルチウェイ分岐をアドレス
境界の制約なしで行なうマイクロコード・コンピュータ
・システムの、アーキテクチャを提供するものである。 さらに、代替宛先間の増分を可変にしている。相対アド
レス指定機能をもつシケンサが使用されている。 本好適実施例では、プログラム・カウンタがジャンプ宛
先の入力として使用されている。これはマルチウェイ分
岐を取り入れて、ベース宛先アドレスが異なるソースか
ら求められる多くの公知システムとは異なるものである
。 蒸散フーリエ 装（ＩｌＱｐｌｅＩＩｌｅｎｔａｔ
ｉｏｎ）第３１図は、新規な方法で実現した離散フーリ
エ変換の主要機能のいくつかを示す概略図である。 この例では、実現しようとする変換は高速フーリエ変換
（ＦＦＴ）である。 図示の例は１６点基数２複素数ＦＦＴである。勿論実世
界のＦＦＴはより多くのデータ点を使用して実現されて
いるが、この例では、いくつかの重要な点を示している
。ｎ点ＦＦＴには、ｌｏｇ ２ｎステージが必要である
ので、１０２４点ＦＦＴには１０ステージが必要になる
。各ステージでは、ｎ／２バタフライ計算を行なう必要
がある。 バタフライ計算は次式で与えられる。 ｒｏ ＝ ｒ４ ＋ ［（ｆ６傘ｒ８）］
＋ （ｒ７中ｒ９）］ｒｌ −ｒ５ ＋ ［（ｆ
７中ｒ８）］ −（ｒｆｉ中ｒ９）］ｒ２ − ｒ４
− ［（ｆｆｉ中ｒ８）］ ＋ （ｒ７傘ｒ９
）］ｒ３ − ｒ５ − ［（ｆ７申ｒ８）］
−（ｒ６傘ｒ９）］ただし、 「０と「１は結果Ｃの実数部と虚数部である。 「２と「３は結果りの実数部と虚数部である。 ｒ４とｒ５は人力Ａの実数部と虚数部である。 ｒ６と「７は入力Ｂの実数部と虚数部である。 ｒ８とｒ９は係数にの実数部と虚数部である。 （角かっこ［］内の式は形式的には同じであり、大かっ
こ（）内の式も形式的には同じであることに注意された
い、） 第３１図は４ステージＦＦＴ演算を図式化して示してお
り、各々の円は１つのバタフライ計算を表している。各
日の左側と結ばれている線はバタフライ計算に対する複
素数入力サンプル（ＡとＢ）がどこから得たものかを示
し、右側と結ばれている線は複素数の結果（ＣとＤ）が
どこに書き出されるかを示している。円内の数は複素数
フェーズ係数”ｋ”である。 本方法の好適実施例では、ＦＦＴアルゴリズムは第１図
に示すようなアーキテクチャにおいて、制御プロセッサ
・モジュール１１０と浮動小数点プロセッサ・モジュー
ル１３０間で分割することによって実現されている。第
３１図に示すように、アドレス計算は、特に非常に多数
のデータ点が必要になる場合は、意味がない。制御プロ
セッサ・モジュール１１０はアドレス計算を実行して、
バタフライ計算のための正しいデータ・サンプルとフェ
ーズ係数の流れを作り出す。バタフライ計算は実際には
浮動小数点プロセッサ・モジュール１３０によって実行
される。 各ステージでデータ点のいくつかに付いている陰影バー
は、この実施例で得られる新規なデータ処理を示してい
る。各ステージで示されている陰影バーは１つの中間デ
ータ転送のセットを示している。従って、例えば、プロ
セスの開始時には、人力データの８複素数語（０語）が
ロード・インされている。このデータ量だけでも、４つ
のバタフライ計算を実行するのに十分な入力となる。 （係数も与える必要がある。）陰影バーは最初の組の４
つのバタフライに対して、Ｃ語ｘＯ１ＸＩ、Ｘ２、×３
、Ｘ４．Ｘ８、Ｘ９、ＸＩＯ，Ｘｌｌがロード・インさ
れルコとを示している。４つのバタフライ計算が実行さ
れ、８個の０語からなる結果が転送される。さらに、正
しい組のフェーズ係数をロードするには、追加の転送が
いくつか必要である。（最初のステージでは１つだけの
フェーズ係数が使用されているが、異なるフェーズ係数
の個数は各ステージごとに２倍になることに注意された
い、従って、各組の４バタフライには少なくともバス１
４４の４サイクルが必要になる。２サイクルは８個の０
語の入力を持ち込むためのものであり、２サイクルは０
語の結果を再移動するためのものである。（さらに、係
数を転送するために５番目の主サイクルが必要になる。 ） ８個の０語は５１２ビツト、つまり、１６個のＦ語に相
当するので、これは意味のあるデータ・ブロックとなる
。しかし、この方法は本好適実施例で提供される高バン
ド幅を利用できるという利点がある。 さらに、データをこのサイズのブロック単位で転送する
と、同期点で使用されるＣＰ／ＦＰハンドシエイキング
・ロジックにとフて好都合であることが実証されている
。 従って、ＦＦＴは次の２つの部分に分割されている。 制御プロセッサ・モジュール１１０は複素数データのア
ドレスとテーブル・シーケンス内のフェーズ係数位置を
、ステージとバタフライ数を関数として計算するソフト
ウェアを実行させる。アドレスが計算されると、ＩＩＪ
御プコプロセッサジュールで稼動中のプロセスは浮動小
数点プロセッサ・モジュール１３０に送り込まれるデー
タの転送も制御する。浮動小数点プロセッサ・モジュー
ル１３０がバタフライ計算を完了すると（そして同期点
にあることを示すようにフラグをセットすると）、制御
プロセッサ・モジュール１１Ｇは結果を読み取って、そ
れを保管する。制御プロセッサ・モジュール１１０はバ
タフライ計算が行なわれていることを知らない。同期点
で浮動小数点プロセッサ・モージュール１３０とデータ
をやりとりするだけである。 ＦＰモジュール１３０は、式が上で定義したようにコー
ディングされている単純なリニア命令列によってバタフ
ライを計算するソフトウェアを実行する。このルーチン
は正しい入力データと係数を得るために必要な複雑なア
ドレス計算を知らなくてもよい。従って、このルーチン
はＣＰモジュール１１Ｇで稼動するソフトウェアから完
全に切り殖して書くことができる。 この分割が利点としてもつ特徴は、各ステージのＦＰプ
ロシージャが最後の２つのステージまでそっくり同じに
できることである。（最後の２ステージで実行されるバ
タフライ計算はより密に結合した０語入力を使用するの
で、ある種の中間結果を、レジスタ４３０に保持されて
いるデータとしてＦＰ内で前送りできる。） この例は、プロセッサ間を独立にできることも示してい
る。 ＦＰモジュール１３０によって実行されるプロシ
ージャは非常に単純に定詮されているので、浮動小数点
プロセッサ・モジュール１３０が異なる８１算機構チッ
プ・セット上に再設計された場合は、この単純なバタフ
ライ・ルーチンだけを変更すればよいことになる。この
ことは再アセ、ンブルする場合も同じである。 ＣＰとＦＰのソフトウェアの実行は並列に行なわれ、ア
ルゴリズムが実行される速度が最も遅い部分で決まるよ
うにパイプライン化ざわている。 ＦＰ命令列はこのバタフライ計算を実行するに当たり、
ＦＦＴにおける最後の２つのバタフライを除くすべてに
つい、て同じままである。従って、例えば、１０２４点
の複素数ＦＦＴでは、ＦＰモジュールは最初の８ステー
ジの計算を行なうために、同じ命令列５１２を実行する
ことになる。そのあと、ＦＦＴが最後の２ステージに対
して異なる命令列の実行を開始する。 多重ＦＰモジュール付きＦＦＴ もう１つの特に魅力のある構成は、４個のＦＰモジュー
ル１３０を備えた第１Ｏ図に示すようなシステムである
。 性能に影響を与える主要要因は、バタフライ計算時間と
［バタフライ・カルキュレータ」 （例えば、ＦＰモジ
ュール１３０）に対するデータ転送バンド幅の２つがあ
る。得られる性能はこれらのパラメータのどちらが満足
されなかったかによって決まる。以下の計算例はＩＫ複
素数ＦＦＴ、基数２に関するものである。 バタフライ計算スルーブツト 基数２のＦＦＴバタフライ計算式は、部分結果が再使用
可能であるとき１０回の演算（４回の乗算と６回の加算
／減算）からなっている。第１図（または第１θ図）に
示すようなシステムでは、この計算は、式がＡＬ［Ｉと
乗算機構を並列に使用することに役立たないので、１０
サイクルを要する。４２ｎｓサイクル時間を使用すると
、バタフライ計算には４２０ｎｓが必要になる。実際の
サイクル時間は６回のＡＬＩＪ演算では５２ｎｓ、４回
の乗算では４２ｎｓ（＃！計３３０ｎｓ ）を必要とす
るが、同期化、パイプライン始動、などのオーバヘッド
を含めると、４００ｎｓになる。従って、ＦＰモジュー
ルは４００ｎＳてバタフライを計算することができる。 転送バンド幅 各基数２のバタフライ計算には、２個の複素数サンプル
と複素数係数（または反復係数）が必要である。この計
算からは、２個の複素数結果が得られる。総計では、５
個の複素数または１０個の浮動小数煮詰をバタフライご
とにデータ・キャッシュ・メモリ１４０とＦＰＬＩの間
で転送する必要がある。キャッシュ・メモリのバンド幅
は毎秒３２０ＭＢつまり、８０Ｍ浮動小数点語である。 このデータ速度は８個の連続、する語が１つのメモリ・
サイクル（１００ｎｓ ）で転送できるときだけ達成さ
れる。しかし、ＦＦＴを実行させるときは、これは常に
可能である。メモリのバンド幅を最も効率よく使用する
方法は、メモリ・サイクル当たりに４バタフライのデー
タを転送することである。従って、４回のバタフライ計
算には５回のメモリ転送サイクルが必要になる。 １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなっている。このＦＦＴに対してデータ転送速度ヤ
１イ［容される最小時間は、従って、（５１２０／４）
中５１１００ｎｓ−６４０マイクロ秒によって与えられ
る。 しか１７、このスルーブツト見積値は、最後の２ステー
ジの効果を考慮に入れると、修正する必要がある。ステ
ージｎ−２で４個のバタフライ計算の和から得た結果の
各データ・セット（８個の０語）は、中間結果をメモリ
に戻さなくても、ステラｎ−２の４バタフライとステー
ジｎ＋１の４バタフライを計算するのに十分である。し
かし、追加の組の係数が第２ステージで必要になる。こ
の正味の結果は６メモリ・サイクルだけで８バタフライ
を計算することができる。（この手法はり。 Ｒａｂｉｎｅｒ とＢ、Ｇｏｌｄ共著「デジタル信号処
理の理論と応用」のｐ５７７〜ｐ、５９９に詳しく説明
されている。） １に複素数ＦＦＴ（基数２）は５１２０個のバタフライ
からなるので、この２ステージＦＦＴアルゴリズムでデ
ータ転送速度によって規制される最小時間は次の通りで
ある。 （５１２０７８）傘６＊１００ｎｓ−３８４ｖイクロ秒
この時間は見積転送時間である４００マイクロ秒以下で
ある。従って、使用可能なメモリのハント幅は４つのＦ
Ｐモジュールを組として一緒に稼動させるのに適してお
り、４００マイクロ秒てＦＦＴが達成される。 必要とされるバンド幅を更に減少するために使用できる
手法は次のようにいくつかある。 （１）あるステージ内で使用される異なる係数の個数は
変化する。例えば、ステージ１はすべてのバタフライで
１つの係数値を使用し、ステージ２は２係数を使用し、
ステージ３は４係数を使用しく以下同じ）、ステージ１
０は５１２係数を使用する。 それより前のステージでは、ステージの開始時に（すべ
てのバタフライででなく）係数を初期設定するので、メ
モリ幅が大幅に節約される。 （２）４つのＦＦＴが並列に実行される場合は（その結
果、１つの高速化サブシステムにおける４つのＦＰモジ
ュール１３０の各々は、１つのＦＦＴの１７４ではなく
個々のＦＦＴを計算するために使用される）、係数を４
つのＦＰずべてに同報通信することができる。これによ
り、転送の係数部分で使用されるメモリのバンド幅が節
約される。 （３）″２ステージ・バタフライ計算は３または４ステ
ージに拡張することが可能であるが、制約要因として、
新しいデータ、現在のデータ、および中間記憶域を保存
するＦＰのレジスタ・ファイルのサイズがある。例えば
、４ステージ・アルゴリズムには１６個のサンプルと８
個の係数が必要であり、３２回のバタフライ計算後１６
個の結果が得られる。 この結果、比率は３２バタフライ当たり１０メモリ・サ
イクルとなり、キャッシュ・メモリのバンド幅で１６０
マイクロ秒ごとにＦＦＴ計算をサポートできる。 これらの考え方はすべて、必要ならば基数４または基数
８のＦＦＴで採用可能である。実際には、広幅キャッシ
ュ・バス・アーキテクチャは基数がもっと大きいアルゴ
リズムで採用すると特に利点が得られる。 さらに注目すべぎことは、バタフライ定義とステージの
関係が異なるとしても、他の整数変換も同じ方法′で複
数のバタフライ計算ステージに分割することができるこ
とである。従って、データ操作に関して上述した事柄は
他の離散整数変換にも応用が可能である。 ヒストグラム・アルゴリズム 装 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示したもので
ある。 第１６図に示すように、数値プロセッサ・サブシステム
の計算部分におけるデータ通路は乗算機構４４０と加算
機構４５０だけでなく、データ通路のこの部分と密結合
−ているスクラッチパッド・メモリ１６１０も含んでい
ることが好ましい。（このメモリはアドレス・ロジック
１６１１を備えている。）このスクラッチパッド・メモ
リ１６１１があると、モジュール１１０はアドレスを計
算して、データを局所的に取り出すことができる。この
メモリ１６１０がない場合は、ＦＰモジュール１３０は
ＣＰモジュール１１０にアドレスを与える必要があり、
ＣＰモジュール＋１０の方は参照機能を実行して、その
結果をＦＰモジュール１３０に返してやる必要がある。 このためには、追加のハンドシエイキングが必要になる
ので、効率が非常に低下することになる。従って、この
小規模のデータ通路部分のアーキテクチャを、上述した
ように数値処理モジュールとのインタフェースで使用さ
れる大規模のデータ処理アーキテクチャと協働させると
、利点が得られる。 本好適実施例では、スクラッチパッド・メモリ１６１０
は３通りの使い方が可能である。超関数の計算などのア
ルゴリズムの場合にテーブル・メモリとして使用する方
法、局所スタックとして使用する方法、結果を収集する
ためにヒストグラム・アルゴリズムで使用する方法であ
る。 このスクラッチパッド・メモリをスタックとして使用で
きることは、サブシステムの計算部分の縁にあるデータ
・インタフェースをアーキテクチャ全体にとって非常に
有利な方法で定義でき、そのインタフェースにあるレジ
スタ・ファイルにスタックとして使用できる機能をもた
せる必要がなくなるので、非常に有利である。 共通高水準言語（ＦＯＩＩＴＲＡＮなど）で書いたルー
チンをマイクロコードにコンパイルすることは、マイク
ロコード・プログラムを生成する重要な手段である。ベ
クトル演算を効率のよいマイクロコードにコンパイルす
ることは比較的容易である。 しかし、スカシ演算もかなりの部分が常にあるので、こ
れらをコンパイルすることは非常に厄介である。 スカシ・ルーチンをマイクロコードにコンパイルする作
業は、スタック・ベースのアーキテクチャが仮想計算機
として使用できる場合には特に行ないやすいことが明ら
かにされている。（従来のこれを行なうには、逆ボーラ
ンド・ロジックに変換する必要がある。） このスクラッチパッド・メモリを使用して結果を累積す
ることは、ヒストグラム・アルゴリズムにとっては好都
合である。ヒストグラム・アルゴリズムを実行させると
きは、ヒストグラム・データをテーブル・メモリに累積
することができる。 これにより、データ・キャッシュ・バスへのアクセス・
ロートを追加することから避けられる。 密結合局所メモリを使用してヒストグラム・データを収
集することは、画像処理アルゴリズムで特に利点がある
。多くの公知画像処理アルゴリズムはヒストグラム計算
を使用しているが、大量のデータを扱う必要があるので
、キャッシュのバンド幅に対する需要が非常に大きくな
る。本発明によれば、ヒストグラム・アルゴリズムを効
率よく使用することが可能になる。 第３２図は、多数の画像処理問題に応用できる比較的代
表的なヒストグラム・プロシージャの簡単な例を示した
ものである。同図から明らかなように、ヒストグラム・
テーブルはこのプロシージャの内側ループが繰り返えさ
れるたびにアクセスされる。従って、ヒストグラム・テ
ーブル用に密結合記憶域を用意すると、この種のプロシ
ージャで要求されるバンド幅を大幅に節約することがで
きる。 プレビュー・モードのバイブライン方式アルゴリズム 本明細書に記載されている重要な開示事項は、プレビュ
ー・モードでソフトウェア制御の２重バッファを使用し
てパイプライン方式アルゴリズムを実行させて、同期点
を通過する平均スルーブツトを維持する方法である。 第３３図は第２０図に示すようなソフトウェア制御２重
バッファを備えたハードウェアでパイプライン方式アル
ゴリズムを実行させる方法を示したものである。 上述したように、ソフトウェア制御の２重バッファを使
用すると、高速計算機構と高度の制御間のクロック境騨
を越えるときに非常に好都合である。しかし、注目すべ
きことは、ソフトウェア制御の２重バッファの利点を広
範囲にわたるバイブライン方式のアルゴリズムにも生か
すことができることである。 ２重バッファリング用の好ましいサブシステムはソフト
ウェアで分割された２重ボート・メモリを使用している
ので、メモリの上半分を一方のプロセッサに割り振り、
下半分を他方のプロセッサに割り振ることができる。（
この割振りは両方のプロセッサが切替え！！備状態にあ
ることを示すそれぞれのフラグをセットすると、切り替
えられる。） このメモリをアクセスすると、追加ビットはそのアクセ
スに「物理Ｊ、「論理」または「プレビュー」のタグを
付ける。物理アクセスは全メモリ内のリテラル・アクセ
スと解釈され、２重バッファリングは無視される。論理
アクセスは２重バッフアイリング切替え状態によって判
断される追加アドレス・ビットによって補充されている
。 プレビュー・アクセスは読取りだけに使用され論理アク
セスでアクセスされる側とは反対のメモリ・バンクに移
る。プレビュー・アクセスを使用すると、パイプライン
方式アルゴリズムにおける同期点でのデータ流れの非効
率が避けられるので非常に有利である。 例えば、標準２重バッファリング方式が第１図に示すよ
うなシステムで使用される場合は、スワップを行なうた
びに、それが空になる前にデータ・バイブラインを再び
一杯にする必要かある。この実施例では、サンプルのベ
クトル演算は浮動小数点プロセッサが各バッファ分のデ
ータに対して８回の計算を行なう必要がある。このこと
は、３サイクル分のオーバヘッドが使用されて、８語の
データごとにバイブラインを一杯にし、空にすることを
意味する。その結果、全体の平均処理時間に付加される
割合が高くなることは明らかである。 本明細書に記載されている新規事項の１つは、「ソフト
」２重バッファリングを使用してこの問題を解決したこ
とである。プレビュー・モードを使用すると、一方のボ
ートが他方の半分側にあるデータを調べてから、それを
交換することができる。このモードによると、制御プロ
セッサがその作業を終えて、続行前にバッファ交換を待
っているとき、浮動小数点プロセッサのバイブラインを
常に一杯にしておくことができる。 ２ｍバッフ７リングは、多重プロセッサ・システムにお
いて数値プロセッサと大容量キャッシュ・メモリ間のイ
ンタフェースにあるレジスタ・ファイルで使用するのが
好ましい。レジスタ・ファイルを分割すると、キャッシ
ュ・メモリ１４０でデータ衝突が起こるのを回避できる
。 この実施例では、５ボート付きレジスタ・ファイル４３
０が２重バッファのメモリとなるように使用されている
。しかし、他の実現方法の使用も可能である。 本発明によれば、ハードウェアで２重バッフ７リングを
行なう従来のシステムよりも柔軟性に冨んだシステムが
速度を損なうことなく得られる。 特に、ｒプレビュー」モードを使用すると、この２重バ
ッファリングを取り入れたシステムを多数のパイプライ
ン環境で汎用インタフェース・アーキテクチャとして使
用することができる。 性茸１１工４丙 性能最大化の基本的制約要因となるものを挙げると、次
の６つがある。 人出力バンド幅（これは本好適実施例では４０ＭＢ／秒
にな）ている）。 データ・キャッシュ・メモリ・バンド幅（これは本好適
実施例では３２０ＭＢ／秒になっている）。 浮動小数点プロセッサ・モジュール１３０の保持レジス
タとレジスタ・ファイル間のデータ転送速度。これは現
在はデータ・キャッシュ・メモリ・バンド幅以下になっ
ている。 アドレス計算速度（これは本好適実施例では、毎秒１０
０万回が代表例であるが、実行されるアルゴリズムに非
常に左右されやすい）。 持続浮動小数点計算速度。本好適実施例では、単精度「
加算」の場合、これは２８ｎｓサイクル時間以下である
（より高速の構成要素が利用可能になれば、向上の余地
がある）。単精度乗算の場合は４２ｎｓサイクル時間以
下である。 並列に使用される数値処理モジュールの数。 性能の評価 特定のアルゴリズムでその性能を決める要因は以下に挙
げる条件のどれが該当するかによって非常に左右される
。 ソース・データと結果がどこに保管されるか：性能はデ
ータがデータ・キャッシュ・メモリに保管されるとき最
大化される。データがオフボードに保管される場合は、
データ人出力転送が制約要因となる可能性が大きい。達
成可能な入出力速度は通常、関与する周辺装置とサポー
トされる転送の種類（単一かブロックか）によって決ま
る。入出力速度が毎秒４０ＭＢであると、計算速度は３
個の数がすべての計算に関係するような計算では、３．
３ＭＦＬＯＰＳまでである。 データと算術演算との比率：浮動小数点計算速度または
データ転送速度がボトルネックとなるかどうかは、これ
によって決まる。計算量の割にデータが少ないアルゴリ
ズム（例：ＦＦＴ）は浮動小数点プロセッサ・モジュー
ル１３０の速度が制約要因となる。データ転送に制限さ
れるアルゴリズムの例としては、１回の算術演算に３個
のデータ値を必要とするベクトル加算がある。 データ・キャッシュ・メモリ内のデータのレイアウト：
データ・キャッシュ・メモリと浮動小数点プロセッサ・
モジュール１３０間の最大転送速度が得られるのは、８
個の連続するＦ語（つまり、各々が３２ビツトからなる
浮動小数煮詰）が−緒に転送されるときだけである。あ
るアルゴリズムでのデータがこのブロック転送機能を利
用できない場合は、正味データ転送速度は低下すること
になる。これを表にまとめると、次の通りである。 Ｆ語の個数 転送速度 ８ ８０ ＭＦＦ語秒 大部分のアルゴリズムはより高速の転送速度を利用する
ことができる（実際には、ＦＦＴでさえも上述したよう
に高速の転送速度を利用できる）。 操作の並行：これにより、オフボード入出力転送を浮動
小数点計算と並行に行なうことができる。アルゴリズム
（またはアルゴリズムの列）がこの機能を使用できる場
合は、入出力転送速度が相対的に遅くても、全体の言１
算速度は］＋１２ ’Ｊを受けることはない。 褐攻のＦＰ：アルゴリズムが計算バウンド（束縛）であ
り、メモリや入出力のバンド幅に制限されないときは、
ＦＰを複数にすると、メモリ・バンド幅を越えない限り
、１つの浮動小数点プロセッサ・モジュール１３０の性
能は倍になる。例えば、ＦＰが４つのときは、ベクトル
加算性能は向上しないが、ＦＦＴは４倍の速度で計算さ
れる。 以上説明したことから理解されるように、本明細書中に
開示した新規事項は広範囲にわたフて応用することがで
きると共に、広範囲にわたって改良または変形が可能で
ある。従って、特許請求の範囲に記載された内容は上述
した各種実施例に制約されるものではなく、またこれら
の実施例に関する記載に制約されるものでもなく、特許
請求の範囲に明確化された請求事項のみに制約されるも
のである。
第１図は新規の３プロセツサ・アーキテクチャをもつ数
値高速化サブシステムの概要を示すブロック図である。 第２八図は本発明の好適実施例における制御プロセッサ
・モジュール１１０のいくつかの主要部分の構成を示す
ブロック図であり、第２Ｂ図は本発明の好適実施例にお
ける制御プロセッサ・モジュール１１０で使用されてい
るマイクロ命令形式のフィールド割振りを示す概略図で
ある。 第３八図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジュールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１５上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・モジュ
ール１２０で使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。 第４Ａ、 ４１１．４Ｃおよび４Ｄ図は本発明の好適実
施例において７７動小数点プロセッサとして使用される
数値ＩＡ埋モモジュール３０のいくつかの主要部分の構
成を示す図であり、第４Ａ図は制御プロセッサ・モジュ
ール１１０ とのインタフェースのいくつかの主要部分
を示すブロック図、第４Ｂ図は本発明の好適実施例にお
ける浮動小数点プロセッサ内のデータ通路のいくつかの
主要部分を示すブロック図、第４Ｃ図は本発明の好適実
施例における浮動小数点プロセッサ内の制御ロジックの
いくつかの主要部分を示すブロック図、第４Ｄ図は本発
明の好適実施例における数値プロセッサ・モジュール１
３０に使用されているマイクロ命令形式のフィールド割
振りを示す概略図である。 第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。 第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。 第７図は本発明の好適実施例におりるデータ・パイプ・
インタフェース・ロジックの構成を示すブロック図であ
る。 第８図は本発明の好適実施例におけるＧｌｌ’インタフ
ェース・ロジックの構成を示すブロック図である。 第９八図はアブイケーション向き数値処理モジュール（
「アルゴリズム高速化機構Ｊ ） １３０’を含む数値
高速化サブシステムの概要図であり、第９Ｂ図はアルゴ
リズム高速化機構１３０′のアーキテクチャが汎用浮動
小数点モジュール１３０のそれとどのような違いがある
かを示す概略図である。 第１０図は複数の数値プロセッシング・サブ・サブシス
テムを含むサブシステムを示すブロワ、り図である。 第１１図は本発明の好適実施例における制御プロセッサ
・モジュール（とデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図である。 第１２図は木発明の好適実施例における制御プロセッサ
の一部であるアドレス生成機構のいくつかの主要部分を
示すブロック図である。 第１３図は本発明の好適実施例における制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。 第１４Ａ図は１６ビツト・アドレス生成機構（または他
の低解像度サブプロセッサ）が３２ビツト・システムで
使用されるようにするために、本発明の好適実施例で使
用されているハードウェアを示す概略図であり、第１４
Ｂ図は低解像度データ・ソースを高速システムで使用す
るために、本発明の好適実施例で使用されているハード
ウェアの各種動作モードで使用される入力を示す表図で
ある。 第１５図は本発明の好適実施例における制御プロセッサ
・モジュールとデータ転送プロセッサ・モジュール間の
インタフェースを示す概略図である。 第１６図は本発明の好適実施例における浮動小数点プロ
セッサ内の数値演算用の一部データ通路のいくつかの主
要部分の構成を示すブロック図である。 第１７図は非レジスタ格納マイクロコード・ビットのセ
ットアツプ時間を短縮するために、本発明の好適実施例
において浮動小数点プロセッサ内で使用されるロジック
を示すブロック図である。 第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。 Ｓ１９図は外部で制御されるビットの１つで２重ボート
・レジスタ・ファイルが使用される別の公知２重バッフ
ァリング手法を示すブロック図である。 第２０図は本発明の好適実施例の新規２重バッファリン
グがどのように構成され、どのようにソフトウェアで制
御されて、複数の任意選択アクセス・モードが得られる
かを示す概略図である。 第２１図は２５６ビツト幅のキャッシュ・バスとのイン
タフェースとなる保持レジスタと６４ビツト幅であるレ
ジスタ・ファイル間をクロック境界にまたがって行なわ
氾るデータ転送のために、木発明の好適実施例で使用さ
れるロジックを示す概略図である。 第２２図はＣＰモジュール１１０ とＦＰモジュール１
３０間をインタフェースで結ぶために、本発明の好適実
施例で使用されるハンドシェイキング・ロジックの状態
図である。 第２３図は第９図または第１０図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用されるｉｌＪ御定義を示す概略図
である。 第２４．２５および２６図はキャッシュ・メモリとのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。 第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコード
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるハードウェア構成を示す概
略図である。 第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ１＋’ｇにマイクロコードをロード
することを可能にするために、本発明の好適実施例で使
用される直列ループ構成を示す概略図である。 第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、木発明の好適実施例で使用され
るロジックを示す概略図である。 第３０図はアドレス境界の制約なしでマルチウェイ分岐
を可能にするために、本発明の好適実施例で使用される
マイクロコード動作を示す概略図である。 第３１図は離散フーリエ変換アルゴリズムを実行させる
方法を示す概略図である。 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。 ７ｒＪ３３図は第２０図に示したようなソフトウェア制
御２重バッファを含むバー１ウエアでバイブライン・ア
ルゴリズムを実行させる方法を示すフローチャートであ
る。 第３４．３５．３６および３７図は、それぞれが第７図
に示すようなデータ・バイブ−インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。 第３８八図は主ボードの好ましい物理的レイアウトを示
す配置図であり、第３８８図は第３８Ａ図の主ボート上
にホストされた子ボードの好ましい物理的レイアウトを
示す配置図であり、第３８Ｂ図のボードはＦＰモジュー
ルＮＯの主要構成要素が搭載されており、これらの２ボ
ードが一緒になって、第１図に示すような完全なシステ
ムが得られることを示している。 第３９図は浮動小数点プロセッサ・モジュール内のスタ
ック・レジスタの好適実施例を示すブロック図である。 第４０八図は制御プロセッサ・モジュール１１０（とデ
ータφ云送モジュール１２（１）内のシーケンサと共に
本発明の好適実施例で使用される一部の支援ロジックを
示すブロック図であり、第４０８図はマルチウェイ分岐
操作時に割込みを引き起こすマイクロ命令列を示す概略
図である。 第４１図はホスト・コンピュータと、画像処理サブシス
テムと、少なくとも２つの数値高速化サブシステムとを
備え、これらが主バスと２つの高バンド幅バックレーン
・バスで結ばれているコンピュータ・システムを示す概
略図である。 第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの流れを示すフローチャートで
ある。 第４３図は１つまたは２つ以上の数値処理モジュールと
同じ広幅データ・バス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。 第４４Ａ、 ４４Ｂおよび４４Ｃ図はＣＰ、 ＤＴＰ、
およびＦＰのそれぞれのプログラミング環境を示す概略
図である。 第４５図は制（コ１１記＋Ｑ機構から取り出したマイク
ロコードのフィールドに命令レジスタの内容を代入する
ロジックを示すブロック図である。 第４６図は語アドレスの偶数／奇数構造が倍語転送操作
からどのようにして得られるかを示す説明図である。 第４７図は語アドレスの偶数／奇数構造が倍語耘Ｍ ｔ
＝作から得るとき使用されるタイミング構成を示す信号
波形図である。 手糸売ネ甫正書 （方式） ％式％ 補正をする者 事件との関係 特許出願人 デュポン ピクセル システムズ リミテッド
値高速化サブシステムの概要を示すブロック図である。 第２八図は本発明の好適実施例における制御プロセッサ
・モジュール１１０のいくつかの主要部分の構成を示す
ブロック図であり、第２Ｂ図は本発明の好適実施例にお
ける制御プロセッサ・モジュール１１０で使用されてい
るマイクロ命令形式のフィールド割振りを示す概略図で
ある。 第３八図は本発明の好適実施例におけるデータ転送プロ
セッサ・モジュールのいくつかの主要部分の構成を示す
ブロック図であり、第３Ｂ図はデータ転送プロセッサ・
モジュールにおいて定数アドレスを選択的に駆動してシ
ーケンサ・バス３１５上に送出するために使用されるロ
ジックの詳細を示すブロック図であり、第３Ｃ図は本発
明の好適実施例におけるデータ転送プロセッサ・モジュ
ール１２０で使用されているマイクロ命令形式のフィー
ルド割振りを示す概略図である。 第４Ａ、 ４１１．４Ｃおよび４Ｄ図は本発明の好適実
施例において７７動小数点プロセッサとして使用される
数値ＩＡ埋モモジュール３０のいくつかの主要部分の構
成を示す図であり、第４Ａ図は制御プロセッサ・モジュ
ール１１０ とのインタフェースのいくつかの主要部分
を示すブロック図、第４Ｂ図は本発明の好適実施例にお
ける浮動小数点プロセッサ内のデータ通路のいくつかの
主要部分を示すブロック図、第４Ｃ図は本発明の好適実
施例における浮動小数点プロセッサ内の制御ロジックの
いくつかの主要部分を示すブロック図、第４Ｄ図は本発
明の好適実施例における数値プロセッサ・モジュール１
３０に使用されているマイクロ命令形式のフィールド割
振りを示す概略図である。 第５図は本発明の好適実施例におけるデータ・キャッシ
ュ・メモリのいくつかの主要部分の構成を示すブロック
図である。 第６図は本発明の好適実施例におけるホスト・インタフ
ェース・ロジックの構成を示すブロック図である。 第７図は本発明の好適実施例におりるデータ・パイプ・
インタフェース・ロジックの構成を示すブロック図であ
る。 第８図は本発明の好適実施例におけるＧｌｌ’インタフ
ェース・ロジックの構成を示すブロック図である。 第９八図はアブイケーション向き数値処理モジュール（
「アルゴリズム高速化機構Ｊ ） １３０’を含む数値
高速化サブシステムの概要図であり、第９Ｂ図はアルゴ
リズム高速化機構１３０′のアーキテクチャが汎用浮動
小数点モジュール１３０のそれとどのような違いがある
かを示す概略図である。 第１０図は複数の数値プロセッシング・サブ・サブシス
テムを含むサブシステムを示すブロワ、り図である。 第１１図は本発明の好適実施例における制御プロセッサ
・モジュール（とデータ転送プロセッサ）の一部である
整数プロセッサ機構（ユニット）のいくつかの主要部分
の構成を示すブロック図である。 第１２図は木発明の好適実施例における制御プロセッサ
の一部であるアドレス生成機構のいくつかの主要部分を
示すブロック図である。 第１３図は本発明の好適実施例における制御プロセッサ
（とデータ転送プロセッサ）の一部であるシーケンサの
いくつかの主要部分の構成を示すブロック図である。 第１４Ａ図は１６ビツト・アドレス生成機構（または他
の低解像度サブプロセッサ）が３２ビツト・システムで
使用されるようにするために、本発明の好適実施例で使
用されているハードウェアを示す概略図であり、第１４
Ｂ図は低解像度データ・ソースを高速システムで使用す
るために、本発明の好適実施例で使用されているハード
ウェアの各種動作モードで使用される入力を示す表図で
ある。 第１５図は本発明の好適実施例における制御プロセッサ
・モジュールとデータ転送プロセッサ・モジュール間の
インタフェースを示す概略図である。 第１６図は本発明の好適実施例における浮動小数点プロ
セッサ内の数値演算用の一部データ通路のいくつかの主
要部分の構成を示すブロック図である。 第１７図は非レジスタ格納マイクロコード・ビットのセ
ットアツプ時間を短縮するために、本発明の好適実施例
において浮動小数点プロセッサ内で使用されるロジック
を示すブロック図である。 第１８図は慣例の二重バッファのハードウェア構成およ
び制御の形態を示すブロック図である。 Ｓ１９図は外部で制御されるビットの１つで２重ボート
・レジスタ・ファイルが使用される別の公知２重バッフ
ァリング手法を示すブロック図である。 第２０図は本発明の好適実施例の新規２重バッファリン
グがどのように構成され、どのようにソフトウェアで制
御されて、複数の任意選択アクセス・モードが得られる
かを示す概略図である。 第２１図は２５６ビツト幅のキャッシュ・バスとのイン
タフェースとなる保持レジスタと６４ビツト幅であるレ
ジスタ・ファイル間をクロック境界にまたがって行なわ
氾るデータ転送のために、木発明の好適実施例で使用さ
れるロジックを示す概略図である。 第２２図はＣＰモジュール１１０ とＦＰモジュール１
３０間をインタフェースで結ぶために、本発明の好適実
施例で使用されるハンドシェイキング・ロジックの状態
図である。 第２３図は第９図または第１０図に示すようなシステム
において複数のＦＰまたは複数のアルゴリズム高速化機
構（またはその両方）から１つを選択するために、本発
明の好適実施例で使用されるｉｌＪ御定義を示す概略図
である。 第２４．２５および２６図はキャッシュ・メモリとのデ
ータ・インタフェースのアーキテクチャを示すブロック
図である。 第２７図は複数の装置の書込み可能制御記憶機構とのイ
ンタフェースとなる直列ループにおいてマイクロコード
の転送とローディングの制御を効率化するために、本発
明の好適実施例で使用されるハードウェア構成を示す概
略図である。 第２８図は複数のプロセッサのいずれかに、あるいはあ
る特定のプロセッサ１＋’ｇにマイクロコードをロード
することを可能にするために、本発明の好適実施例で使
用される直列ループ構成を示す概略図である。 第２９図は多重プロセッサ・システムにおける数値プロ
セッサの制御記憶機構に直列にまたは並列に書き込むこ
とを可能にするために、木発明の好適実施例で使用され
るロジックを示す概略図である。 第３０図はアドレス境界の制約なしでマルチウェイ分岐
を可能にするために、本発明の好適実施例で使用される
マイクロコード動作を示す概略図である。 第３１図は離散フーリエ変換アルゴリズムを実行させる
方法を示す概略図である。 第３２図は第１６図に示すようなハードウェアでヒスト
グラム・アルゴリズムを実行させる方法を示すフローチ
ャートである。 ７ｒＪ３３図は第２０図に示したようなソフトウェア制
御２重バッファを含むバー１ウエアでバイブライン・ア
ルゴリズムを実行させる方法を示すフローチャートであ
る。 第３４．３５．３６および３７図は、それぞれが第７図
に示すようなデータ・バイブ−インタフェースを備えて
いる第１図に示すような複数のサブシステムの構成を示
す概略図である。 第３８八図は主ボードの好ましい物理的レイアウトを示
す配置図であり、第３８８図は第３８Ａ図の主ボート上
にホストされた子ボードの好ましい物理的レイアウトを
示す配置図であり、第３８Ｂ図のボードはＦＰモジュー
ルＮＯの主要構成要素が搭載されており、これらの２ボ
ードが一緒になって、第１図に示すような完全なシステ
ムが得られることを示している。 第３９図は浮動小数点プロセッサ・モジュール内のスタ
ック・レジスタの好適実施例を示すブロック図である。 第４０八図は制御プロセッサ・モジュール１１０（とデ
ータφ云送モジュール１２（１）内のシーケンサと共に
本発明の好適実施例で使用される一部の支援ロジックを
示すブロック図であり、第４０８図はマルチウェイ分岐
操作時に割込みを引き起こすマイクロ命令列を示す概略
図である。 第４１図はホスト・コンピュータと、画像処理サブシス
テムと、少なくとも２つの数値高速化サブシステムとを
備え、これらが主バスと２つの高バンド幅バックレーン
・バスで結ばれているコンピュータ・システムを示す概
略図である。 第４２図は第１図に示すようなシステムにおいて２つの
配列を一緒に（要素単位で）乗算し、その結果を第３の
配列に格納するステップの流れを示すフローチャートで
ある。 第４３図は１つまたは２つ以上の数値処理モジュールと
同じ広幅データ・バス上に高速キャッシュ・メモリを備
えたサンプル・システムを示すブロック図である。 第４４Ａ、 ４４Ｂおよび４４Ｃ図はＣＰ、 ＤＴＰ、
およびＦＰのそれぞれのプログラミング環境を示す概略
図である。 第４５図は制（コ１１記＋Ｑ機構から取り出したマイク
ロコードのフィールドに命令レジスタの内容を代入する
ロジックを示すブロック図である。 第４６図は語アドレスの偶数／奇数構造が倍語転送操作
からどのようにして得られるかを示す説明図である。 第４７図は語アドレスの偶数／奇数構造が倍語耘Ｍ ｔ
＝作から得るとき使用されるタイミング構成を示す信号
波形図である。 手糸売ネ甫正書 （方式） ％式％ 補正をする者 事件との関係 特許出願人 デュポン ピクセル システムズ リミテッド
Claims (1)
- 【特許請求の範囲】 １）外部インタフェース・バスに接続可能な外部インタ
フェース・コントローラと、 制御プロセッサと、 前記外部インタフェース・コントローラを制御する前記
制御プロセッサと同時に動作可能であるデータ転送プロ
セッサと、 前記制御プロセッサおよび前記データ転送プロセッサと
同時にかつ非同期に動作可能であり、制御ストアからの
命令を実行する数値プロセッサと を具え、および前記制御プロセッサによって、前記制御
ストアへの書き込みを制御し、かつ前記数値プロセッサ
によるデータ・アクセスを制御し、および前記数値プロ
セッサによる基本的にはすべての演算に対して所定の形
式演算タイプの同一のマイクロコードを実行するように
構成したことを特徴とするプロセシング・システム。 ２）前記形式演算タイプのうちのひとつを、第１オペラ
ンド・ベクトルおよび第２オペランド・ベクトルを第３
の合成ベクトルにマップするすべての演算のクラスにな
したことを特徴とする請求項１記載のシステム。 ３）他の形式演算タイプのうちで、前記形式演算タイプ
のうちの１つを、第１オペランド・ベクトルおよび第２
オペランド・ベクトルを第３の合成ベクトルにマップす
るすべての演算のクラスになしたことを特徴とする請求
項１記載のシステム。 ４）前記形式演算タイプのうちの１つを、ベクトル加算
およびベクトル減算を含むすべてのダイアジック演算の
クラスになしたことを特徴とする請求項１記載のシステ
ム。 ５）前記制御プロセッサがベクトル加算およびベクトル
乗算の演算に対して同一のマイクロコードを実行するこ
とを特徴とする請求項１記載のシステム。 ６）マルチプル・マイクロコード化された命令をストア
するプログラム・メモリと、 前記プログラム・メモリから命令を呼び出すように接続
されたプログラム・カウンタ・ロジックと、 前記プログラム・カウンタ・ロジックにより前記プログ
ラム・メモリから１つずつ呼び出される前記マイクロコ
ード化された命令を受信し、かつデコードするように接
続された命令デコード・ロジックと、 前記マイクロコード化された命令の各々における各フィ
ールドによって駆動されるように、それぞれ、接続され
た複数のロジック素子と、 演算指定子をストアするための命令レジス タと をさらに具え、 前記デコード・ロジックによって、前記命令レジスタか
らの演算指定子と前記プログラム・メモリから呼び出さ
れたマイクロ命令とを組み合わせて、完全な実行しうる
マイクロ命令を提供することができるようにしたことを
特徴とする請求項１記載のシステム。 ７）前記命令レジスタによってベクトル加算およびベク
トル減算を含めることができるセットからの演算指定子
をストアすることができるようにしたことを特徴とする
請求項６記載のシステム。 ８）前記命令レジスタによって、ベクトル加算およびベ
クトル乗算を含めることができるセットからの演算指定
子をストアすることができるようにしたことを特徴とす
る請求項６記載のシステム。 ９）前記プログラム・メモリにおける前記マイクロ命令
の各々を１００ビット以上の長さになしたことを特徴と
する請求項６記載のシステム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8806867A GB2215882A (en) | 1988-03-23 | 1988-03-23 | Common control microcode for multiple operations |
| GB8806853A GB2215879A (en) | 1988-03-23 | 1988-03-23 | Numerical processor using microcode |
| GB8806853 | 1988-03-23 | ||
| GB8806867 | 1988-03-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236459A true JPH0236459A (ja) | 1990-02-06 |
Family
ID=26293674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069397A Pending JPH0236459A (ja) | 1988-03-23 | 1989-03-23 | プロセシング・システム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0334621A3 (ja) |
| JP (1) | JPH0236459A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107315564B (zh) * | 2016-04-26 | 2020-07-17 | 中科寒武纪科技股份有限公司 | 一种用于执行向量超越函数运算的装置和方法 |
| CN112235900A (zh) * | 2020-09-18 | 2021-01-15 | 哈尔滨冰雪大世界股份有限公司 | 一种带有自检测和模块化的冰雪景观高压灯带驱动控制系统 |
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