JPH0236565A - 集積化受光素子 - Google Patents
集積化受光素子Info
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- JPH0236565A JPH0236565A JP18656688A JP18656688A JPH0236565A JP H0236565 A JPH0236565 A JP H0236565A JP 18656688 A JP18656688 A JP 18656688A JP 18656688 A JP18656688 A JP 18656688A JP H0236565 A JPH0236565 A JP H0236565A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、光結合型の半導体リレー回路に用いるのに適
した集積化受光素子に関するものである。
した集積化受光素子に関するものである。
［従来の技術］
第４図は従来の光結合型のリレー回路（特願昭６１−２
５５０２３号）の回路図である。この回路にあっては、
入力端子１１．１２間に接続された発光素子１が発生す
る光信号を、受光素子アレイ２が受光して光起電力を発
生し、この光起電力を抵抗素子４を介して出力用ＭＯＳ
ＦＥＴ５のゲート・ソース間に印加するものである。出
力用ＭＯ３ＦＥＴ５のゲート及びソースには、ノーマリ
・オン型のＳＩＴよりなる制御用トランジスタ３のドレ
イン及びソースがそれぞれ接続されており、この制御用
トランジスタ３のゲート・ソース間は抵抗素子４の両端
に接続されている。
５５０２３号）の回路図である。この回路にあっては、
入力端子１１．１２間に接続された発光素子１が発生す
る光信号を、受光素子アレイ２が受光して光起電力を発
生し、この光起電力を抵抗素子４を介して出力用ＭＯＳ
ＦＥＴ５のゲート・ソース間に印加するものである。出
力用ＭＯ３ＦＥＴ５のゲート及びソースには、ノーマリ
・オン型のＳＩＴよりなる制御用トランジスタ３のドレ
イン及びソースがそれぞれ接続されており、この制御用
トランジスタ３のゲート・ソース間は抵抗素子４の両端
に接続されている。
発光素子１に入力信号が印加されて、受光素子アレイ２
に光起電力が発生すると、ノーマリ・オン型の制御用ト
ランジスタ３のドレイン・ソース間と抵抗素子４を介し
て光電流が流れ、抵抗素子４の両端に電圧が発生する。
に光起電力が発生すると、ノーマリ・オン型の制御用ト
ランジスタ３のドレイン・ソース間と抵抗素子４を介し
て光電流が流れ、抵抗素子４の両端に電圧が発生する。
この電圧により、制御用トランジスタ３が高抵抗状態に
バイアスされるので、出力用ＭＯ８ＦＥＴ５のゲート・
ソース間に受光素子アレイ２の光起電力が印加されて、
出力用ＭＯ３ＦＥＴ５がオン状態となる。
バイアスされるので、出力用ＭＯ８ＦＥＴ５のゲート・
ソース間に受光素子アレイ２の光起電力が印加されて、
出力用ＭＯ３ＦＥＴ５がオン状態となる。
発光素子１への入力信号が遮断されると、受光素子アレ
イ２の光起電力が消失し、抵抗素子４の両端電圧が消失
するので、デプレッション型の制御用トランジスタ３は
オフ状態に戻り、出力用ＭＯＳＦＥＴ５のゲート・ソー
ス間の蓄積電荷を放電させるので、出力用ＭＯ３ＦＥＴ
５はオフ状態となる。
イ２の光起電力が消失し、抵抗素子４の両端電圧が消失
するので、デプレッション型の制御用トランジスタ３は
オフ状態に戻り、出力用ＭＯＳＦＥＴ５のゲート・ソー
ス間の蓄積電荷を放電させるので、出力用ＭＯ３ＦＥＴ
５はオフ状態となる。
上記回路において、受光素子アレイ２と制御用トランジ
スタ３、抵抗素子４は！：Ａｍ化受光素子として１デツ
プ化され、その正出力端子Ｔ１が出力用ＭＯ３ＦＥＴ５
のゲート端子Ｔ、に、負出力端子Ｔ２が出力用ＭＯ３Ｆ
ＥＴ５のソース端子Ｔ４に、それぞれ接続されるもので
ある。
スタ３、抵抗素子４は！：Ａｍ化受光素子として１デツ
プ化され、その正出力端子Ｔ１が出力用ＭＯ３ＦＥＴ５
のゲート端子Ｔ、に、負出力端子Ｔ２が出力用ＭＯ３Ｆ
ＥＴ５のソース端子Ｔ４に、それぞれ接続されるもので
ある。
［発明が解決しようとする課題］
上述の従来技術においては、制御用トランジスタ３とし
て、ドレイン−ゲート間耐圧が受光素子アレイ２の出力
電圧に比べて十分に高いものを利用してきた。この場合
、集積化受光素子の出力端子Ｔ、、Ｔ、の間には、第５
図に示すような受光素子アしイ２の出力特性がそのまま
現れる０図中、横軸は出力電圧Ｖｌｆ軸は出力電流Ｉを
示しており、Ｖｏｃは出力端子Ｔ、、７２間を開放した
時の出力電圧であり、丁ｓｃは出力端子Ｔ ＋ 、 ７
２間を短絡した時の出力電流である。
て、ドレイン−ゲート間耐圧が受光素子アレイ２の出力
電圧に比べて十分に高いものを利用してきた。この場合
、集積化受光素子の出力端子Ｔ、、Ｔ、の間には、第５
図に示すような受光素子アしイ２の出力特性がそのまま
現れる０図中、横軸は出力電圧Ｖｌｆ軸は出力電流Ｉを
示しており、Ｖｏｃは出力端子Ｔ、、７２間を開放した
時の出力電圧であり、丁ｓｃは出力端子Ｔ ＋ 、 ７
２間を短絡した時の出力電流である。
入力電流を増して行くと、ａｍ化受光素子の出力がある
電流・電圧に達したときに、出力用のＭＯＳトランジス
タ５が動作する。このときの入力電流を感動電流と呼ぶ
、また、４ｒｊｔ積化受光素子の出力特性は、ＦＦ（フ
ィルファクター）値でその評価を行うことからも分かる
ように、第５図に示すように緩やかなカーブを示し、そ
のＦＦ値は製造プロセス上、ある程度のばらつきを示す
、このばらつきと出力特性にカーブが存在することによ
り、第４図に示す半導体リレー回路は、感動電流の、ば
らつきが大きい。
電流・電圧に達したときに、出力用のＭＯＳトランジス
タ５が動作する。このときの入力電流を感動電流と呼ぶ
、また、４ｒｊｔ積化受光素子の出力特性は、ＦＦ（フ
ィルファクター）値でその評価を行うことからも分かる
ように、第５図に示すように緩やかなカーブを示し、そ
のＦＦ値は製造プロセス上、ある程度のばらつきを示す
、このばらつきと出力特性にカーブが存在することによ
り、第４図に示す半導体リレー回路は、感動電流の、ば
らつきが大きい。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、出力特性が急峻に変化し、且つ
出力電圧のばらつきが少ない集積化受光素子を提供する
ことにある。
の目的とするところは、出力特性が急峻に変化し、且つ
出力電圧のばらつきが少ない集積化受光素子を提供する
ことにある。
［課題を解決するための手段］
本発明にあっては、上記の課題を解決するために、複数
個の受光素子を直列に接続された受光素子アレイ２と、
出力端子Ｔ ＋ 、 Ｔ ２間にドレイン・ソース間を
接続されたノーマリ・オン型の制御用トランジスタ３と
、一端を制御用トランジスタ３のソースに、他端を制御
用トランジスタ３のゲートに接続され、制御用トランジ
スタ３のドレイン・ソース間を介して受光素子アレイ２
の光電流を通電されて制御用トランジスタ３を高抵抗状
態にバイアスする電圧を発生する抵抗素子４とからなる
集積化受光素子において、受光素子アレイ２の出力電圧
よりも制御用トランジスタ３のゲート・ドレイン間の逆
耐圧が低くなるように、ゲート領域とドレイン領域を接
近させると共にゲート領域とドレイン領域の接合部にお
ける不純物濃度を高く設定したことを特徴とするもので
ある。
個の受光素子を直列に接続された受光素子アレイ２と、
出力端子Ｔ ＋ 、 Ｔ ２間にドレイン・ソース間を
接続されたノーマリ・オン型の制御用トランジスタ３と
、一端を制御用トランジスタ３のソースに、他端を制御
用トランジスタ３のゲートに接続され、制御用トランジ
スタ３のドレイン・ソース間を介して受光素子アレイ２
の光電流を通電されて制御用トランジスタ３を高抵抗状
態にバイアスする電圧を発生する抵抗素子４とからなる
集積化受光素子において、受光素子アレイ２の出力電圧
よりも制御用トランジスタ３のゲート・ドレイン間の逆
耐圧が低くなるように、ゲート領域とドレイン領域を接
近させると共にゲート領域とドレイン領域の接合部にお
ける不純物濃度を高く設定したことを特徴とするもので
ある。
［作用］
本発明にあっては、このように、受光素子アレイ２の出
力電圧よりも制御用トランジスタ３のゲート・ドレイン
間の逆耐圧が低くなるように、ゲート領域とドレイン領
域を接近させると共にゲート領域とドレイン領域の接合
部における不純物濃度を高く設定したから、集積化受光
素子の出力電圧は制御用トランジスタ３のゲート・ドレ
イン間逆耐圧で規制され、一定電圧となる６したがって
、第３図に示すように、出力特性は急峻に変化し、且つ
出力電圧は一定化されるものである。
力電圧よりも制御用トランジスタ３のゲート・ドレイン
間の逆耐圧が低くなるように、ゲート領域とドレイン領
域を接近させると共にゲート領域とドレイン領域の接合
部における不純物濃度を高く設定したから、集積化受光
素子の出力電圧は制御用トランジスタ３のゲート・ドレ
イン間逆耐圧で規制され、一定電圧となる６したがって
、第３図に示すように、出力特性は急峻に変化し、且つ
出力電圧は一定化されるものである。
［実施例］
第１図は本発明の一実施例の要部断面図であり、誘電体
分離基板１０の上に形成された制御用トランジスタ３の
断面構造を示している。誘電体分離基板１０は、多結晶
シリコン基板１１の上に酸化シリコンよりなる絶縁層１
２を介して複数の単結晶シリコンの島領域１３を形成し
たものであり、受光素子アレイ２と抵抗素子４は、この
制御用トランジスタ３と同じ誘電体分離基板１０の上に
設けられた他の単結晶シリコンの島領域に形成されてい
る。第１図に示す制御用トランジスタ３は５ＩＴ（ｌ電
誘導型トランジスタ）よりなり、Ｎ−型の単結晶シリコ
ンの島領域１３の底部にはＮ中型のドレイン領域１４を
設け、これをドレイン電極りに接続している。また、Ｎ
−型の単結晶シリコンの島領域１３には、複数のＮ中型
のソース領域１５と、複数のＰ＋型のゲート領域１６を
形成し、前者をソース１！ｉｓに接続し、後者をゲート
電極Ｇに接続したものである０本実施例の特徴は、Ｐ＋
型のゲート領域１６を形成する際に、その拡散深さを通
常のＳＩＴの製造時よりも深く設定し、ドレイン電Ｉｉ
ＤにつながるＮ中型のドレイン領域１４に接触させた点
にある。これによって、Ｎ中型のドレイン領域１４とＰ
＋型のゲート領域１６の間には、接合部の不純物濃度が
高いＰＮ接合ダイオードが形成される。このＰＮ接合ダ
イオードは、接合部の不純物濃度が高いので、逆耐圧が
低くなり、そのブレークオーバー電圧ＶＢＤは受光素子
アレイ２の出力電圧よりも低く設定することができる。
分離基板１０の上に形成された制御用トランジスタ３の
断面構造を示している。誘電体分離基板１０は、多結晶
シリコン基板１１の上に酸化シリコンよりなる絶縁層１
２を介して複数の単結晶シリコンの島領域１３を形成し
たものであり、受光素子アレイ２と抵抗素子４は、この
制御用トランジスタ３と同じ誘電体分離基板１０の上に
設けられた他の単結晶シリコンの島領域に形成されてい
る。第１図に示す制御用トランジスタ３は５ＩＴ（ｌ電
誘導型トランジスタ）よりなり、Ｎ−型の単結晶シリコ
ンの島領域１３の底部にはＮ中型のドレイン領域１４を
設け、これをドレイン電極りに接続している。また、Ｎ
−型の単結晶シリコンの島領域１３には、複数のＮ中型
のソース領域１５と、複数のＰ＋型のゲート領域１６を
形成し、前者をソース１！ｉｓに接続し、後者をゲート
電極Ｇに接続したものである０本実施例の特徴は、Ｐ＋
型のゲート領域１６を形成する際に、その拡散深さを通
常のＳＩＴの製造時よりも深く設定し、ドレイン電Ｉｉ
ＤにつながるＮ中型のドレイン領域１４に接触させた点
にある。これによって、Ｎ中型のドレイン領域１４とＰ
＋型のゲート領域１６の間には、接合部の不純物濃度が
高いＰＮ接合ダイオードが形成される。このＰＮ接合ダ
イオードは、接合部の不純物濃度が高いので、逆耐圧が
低くなり、そのブレークオーバー電圧ＶＢＤは受光素子
アレイ２の出力電圧よりも低く設定することができる。
第２図は本発明の他の実施例の断面図である。
第１図に示す実施例では、誘電体分離された島領域１３
の底部にドレイン領域１４に設けて、このドレイン領域
１４に達するようにゲート領域１６を拡散させているが
、この方法ではドレイン領域１４は誘電体分離基板を形
成する前に形成する必要がある。一方、第２図に示す実
施例では、表面から拡散°されたドレイン領域１４とゲ
ート領域１６を重ねることにより高濃度接合を実現して
いる。
の底部にドレイン領域１４に設けて、このドレイン領域
１４に達するようにゲート領域１６を拡散させているが
、この方法ではドレイン領域１４は誘電体分離基板を形
成する前に形成する必要がある。一方、第２図に示す実
施例では、表面から拡散°されたドレイン領域１４とゲ
ート領域１６を重ねることにより高濃度接合を実現して
いる。
本実施例にあっては、マスクパターンにより、高濃度接
合の接触面積や接近距離を微妙に制御することができ、
ブレークオーバー電圧ＶＢＤを一定値に制御することが
容易となる。
合の接触面積や接近距離を微妙に制御することができ、
ブレークオーバー電圧ＶＢＤを一定値に制御することが
容易となる。
第３図は上記第１図又は第２図に示す構造の制御用トラ
ンジスタ３を用いた集積化受光素子の出力特性を示して
いる。受光素子アレイ２の両端は、ＳＩＴのドレイン・
ゲート間に接続されているので、受光素子アレイ２の出
力電圧が前記高濃度接合のブレークオーバー電圧ＶａＯ
に達すると、受光素子アレイ２の出力電流は前記高濃度
接合を逆方向に流れる。したがって、受光素子アレイ２
の出力電圧がブレークオーバー電圧ＶＳＯを越えること
はない。
ンジスタ３を用いた集積化受光素子の出力特性を示して
いる。受光素子アレイ２の両端は、ＳＩＴのドレイン・
ゲート間に接続されているので、受光素子アレイ２の出
力電圧が前記高濃度接合のブレークオーバー電圧ＶａＯ
に達すると、受光素子アレイ２の出力電流は前記高濃度
接合を逆方向に流れる。したがって、受光素子アレイ２
の出力電圧がブレークオーバー電圧ＶＳＯを越えること
はない。
第５図に示す従来例の出力特性では、開放時出力電圧Ｖ
ｏｃは固体リレーへの入力電流の大きさにより変化する
が、第３図に示す本実施例の出力特性では、開放時出力
電圧ｖＢＤは前記高濃度接合のブレークダウン特性によ
って決まるので、固体リレーへの入力電流の大きさに拘
わらず一定である。
ｏｃは固体リレーへの入力電流の大きさにより変化する
が、第３図に示す本実施例の出力特性では、開放時出力
電圧ｖＢＤは前記高濃度接合のブレークダウン特性によ
って決まるので、固体リレーへの入力電流の大きさに拘
わらず一定である。
したがって、本実施例の集積化受光素子を用いれば、固
体リレーの感動電流を一定に保つことができるものであ
る。
体リレーの感動電流を一定に保つことができるものであ
る。
［発明の効果］
本発明は上述のように、複数個の受光素子を直列に接続
された受光素子アレイの出力電圧を、受光素子アレイか
ら出力される光電流にて抵抗素子に発生する電圧で高抵
抗状態にバイアスされるノーマリ・オン型の制御用トラ
ンジスタにより制御する集積化受光素子において、受光
素子アレイの出力電圧よりも制御用トランジスタのゲー
ト・ドレイン間の逆耐圧が低くなるように、ゲート領域
とドレイン領域を接近させると共にゲート領域とドレイ
ン領域の接合部における不純物濃度を高く設定したもの
であるから、ｔＡ積化受光素子の出力電圧は制御用トラ
ンジスタのゲート・ドレイン間逆耐圧で規制されて一定
電圧となり、出力特性のばらつきを解消できるという効
果がある。
された受光素子アレイの出力電圧を、受光素子アレイか
ら出力される光電流にて抵抗素子に発生する電圧で高抵
抗状態にバイアスされるノーマリ・オン型の制御用トラ
ンジスタにより制御する集積化受光素子において、受光
素子アレイの出力電圧よりも制御用トランジスタのゲー
ト・ドレイン間の逆耐圧が低くなるように、ゲート領域
とドレイン領域を接近させると共にゲート領域とドレイ
ン領域の接合部における不純物濃度を高く設定したもの
であるから、ｔＡ積化受光素子の出力電圧は制御用トラ
ンジスタのゲート・ドレイン間逆耐圧で規制されて一定
電圧となり、出力特性のばらつきを解消できるという効
果がある。
第１図は本発明の一実施例の断面図、第２図は本発明の
他の実施例の断面図、第３図は本発明の集積化受光素子
の特性図、第４図は従来の光結合型半導体リレーの回路
図、第５図は従来の集積化受光素子の特性図である。 １は発光素子、２は受光素子アレイ、３は制御用トラン
ジスタ、４は抵抗素子、５はＭＯＳ）ランジスタ、Ｔ
＋ 、 Ｔ ２は集積化受光素子の出力端子である。
他の実施例の断面図、第３図は本発明の集積化受光素子
の特性図、第４図は従来の光結合型半導体リレーの回路
図、第５図は従来の集積化受光素子の特性図である。 １は発光素子、２は受光素子アレイ、３は制御用トラン
ジスタ、４は抵抗素子、５はＭＯＳ）ランジスタ、Ｔ
＋ 、 Ｔ ２は集積化受光素子の出力端子である。
Claims (1)
- （１）複数個の受光素子を直列に接続された受光素子ア
レイと、出力端子間にドレイン・ソース間を接続された
ノーマリ・オン型の制御用トランジスタと、一端を制御
用トランジスタのソースに、他端を制御用トランジスタ
のゲートに接続され、制御用トランジスタのドレイン・
ソース間を介して受光素子アレイの光電流を通電されて
制御用トランジスタを高抵抗状態にバイアスする電圧を
発生する抵抗素子とからなる集積化受光素子において、
受光素子アレイの出力電圧よりも制御用トランジスタの
ゲート・ドレイン間の逆耐圧が低くなるように、ゲート
領域とドレイン領域を接近させると共にゲート領域とド
レイン領域の接合部における不純物濃度を高く設定した
ことを特徴とする集積化受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18656688A JPH0236565A (ja) | 1988-07-26 | 1988-07-26 | 集積化受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18656688A JPH0236565A (ja) | 1988-07-26 | 1988-07-26 | 集積化受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236565A true JPH0236565A (ja) | 1990-02-06 |
Family
ID=16190770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18656688A Pending JPH0236565A (ja) | 1988-07-26 | 1988-07-26 | 集積化受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003105962A (ja) * | 2001-09-27 | 2003-04-09 | Js Corp | 廻り縁の補強構造 |
-
1988
- 1988-07-26 JP JP18656688A patent/JPH0236565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003105962A (ja) * | 2001-09-27 | 2003-04-09 | Js Corp | 廻り縁の補強構造 |
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