JPH0478210B2

JPH0478210B2 -

Info

Publication number: JPH0478210B2
Application number: JP61255022A
Authority: JP
Inventors: Shigeo Akyama
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1986-03-24
Filing date: 1986-10-27
Publication date: 1992-12-10
Also published as: JPS6399616A

Description

【発明の詳細な説明】（技術分野）本発明は入力信号を発光ダイオードで光信号に
変換し、発光ダイオードと光結合された光起電力
ダイオードアレイで光信号を電気信号に変換し、
その電気信号によつて出力用の金属酸化膜半導体
電界効果トランジスタ（MOSFET）を駆動さ
せ、出力用接点信号を得るようにした光結合を用
いた固体リレー及びその製造方法に関するもので
ある。

（背景技術）従来の固体リレーの原理図を第５図に示す。第
５図において、発光ダイオード１と、これに光結
合された光起電力ダイオードアレイ２と、抵抗性
インピーダンスを持たせる手段３ａ、及び、ゲー
ト絶縁形の電界効果トランジスタ（MOSFET）
３によつて、固体リレーが構成されている。

入力端子６−６′間に入力電流が流れると、光
起電力ダイオードアレイ２の両端に起電圧が発生
する。この電圧をMOSFET３のゲート・基板間
に印加し、MOSFET３の電流通電電極に接続さ
れた出力端子７−７′間のインピーダンスを著し
く異なる別の値に変化させる。以下、MOSFET
がｎチヤンネルのエンハンスメントモードである
場合について説明する。

リレーの入力端子６−６′間に電流が流れると、
出力端子７−７′間がOFF状態からON状態に変
化し、機械的な可動部分を持たずに、電気機械的
なリレーと同じ作用をすることになる。ここで、
抵抗性インピーダンス３ａはMOSFET３のゲー
ト・基板間の静電容量に蓄積された電荷を放電さ
せる働きを有するものであり、この抵抗性インピ
ーダンス３ａが存在しないと、上記の回路例で入
力電流が切れたときに出力端子７−７′間をOFF
状態に戻すことができない。

しかし、入力端子６−６′間に電流を流し、リ
レーをON状態にしようとするときには、この抵
抗性インピーダンス３ａの存在は、フオトダイオ
ードアレイ２の起電力をバイパスするする点から
好ましくない。リレー動作をさせるために要する
最低の入力電流、つまり、感動電流（Ion）を小
さくするためには、抵抗性インピーダンス３ａの
値を大きく設定する必要があり、入力電流が切れ
てから出力端子７−７′間が復帰するまでの時間
Toffを短くするためには、抵抗性インピーダン
ス３ａの値を小さく設定する必要があるという矛
盾が存在する点、及び、MOSFET３のゲート・
基板間の電圧は入力電流が感動電流（Ion）近傍
の電流域のときに入力電流に比例して変化するた
め、MOSFETの電流通電電極に接続された出力
端子７−７′間のインピーダンスがON状態と
OFF状態の中間的な位置で存在してしまうとい
う欠点がある（特開昭55−133132号公報）。

上記の問題点を解決した電界効果トランジスタ
の駆動回路の従来例を第６図に示す。

この回路において、入力端子６−６′間に入力
電流が流れると、発光ダイオード１が光信号を発
生し、この光信号により光起電力ダイオード２の
両端に起電圧が発生する。この電圧は電界効果ト
ランジスタ（MOSFET）３のゲート・基板間に
印加される。このとき、ダイオード４は出力用
MOSFET３のゲート・ソース間の静電容量を充
電する電流を流す。この瞬時に流れる電流により
NPNトランジスタ５ａのベース・エミツタ間は
逆バイアスされる。また、入力電流が入力端子６
−６′間に定常的に流れている時には、ダイオー
ド４には電流が流れず、トランジスタ５ａのベー
ス・エミツタ間のバイアス電圧はゼロとなる。つ
まり、トランジスタ５ａはいずれにしてもオフ状
態である。光起電力ダイオード２の起電力は、こ
の状態において、出力用MOSFET３の閾値電圧
を越えて、MOSFET３をオンさせるような電圧
に設定されている。

入力電流が遮断されたときには、出力用
MOSFET３のゲート容量に蓄積されていた電荷
は、光起電力ダイオード２を介してトランジスタ
５ａのベースからエミツタに流れて、トランジス
タ５ａをオン状態とする。これによつて、出力用
MOSFET３のゲートに蓄積されていた電荷は光
起電力ダイオード２の順方向降下電圧と等しくな
るまで急速放電される。このとき、出力用
MOSFET３はオフ状態となるように、
MOSFET３の閾値電圧を設定しておく。したが
つて、MOSFET３のドレイン・ソース間に接続
されたリレー出力端子７−７′間は、入力端子６
−６′間の入力電流の遮断に伴い、瞬時に遮断状
態となる。

ところが、この回路の問題点として、出力用
MOSFET３のゲート蓄積電荷の放電は、光起電
力ダイオード２の順方向降下電圧までしか行なわ
れず、その後は緩慢な自然放電となるために、ご
く限定された範囲の閾値電圧及び高い増幅能力を
有する出力用MOSFETを使用しなければ期待す
るリレーの伝達特性を得ることができなかつた。
さらに、入力端子６−６′間に入力電流が流れて
いないときには、リレー出力端子７−７′間に大
きな電圧変化（dv／dt）が印加されると、出力
用MOSFET３のドレイン・ゲート間の寄生容量
を充電するミラー電流が流れてゲート電圧が上昇
し、誤つた瞬時点弧をしてしまうという問題があ
る（特開昭60−119124号公報）。

特開昭57−107633号公報に開示された回路にお
いては、電力用MOSFETのゲート・ソース間に
接続されたノーマリ・オン型の接合FETを第２
の光起電力ダイオードアレイを用いて駆動するこ
とにより、前記の問題点を解決しようとしている
が、第２の光起電力ダイオードアレイが必要とな
るので、コストアツプになるという欠点があり、
また、光起電力ダイオードアレイとFETとを２
段階組み合わせた構成となつているために、基本
的に高速動作が実現できないという欠点がある。

特開昭60−170322号公報に開示された回路は、
前述の特開昭60−119124号に係る従来例と非常に
類似した内容で、やはり電圧変化（dv／dt）に
よる瞬時点弧を防止するために別の回路（交流ク
ランプ回路）を付加しているために全体として回
路が複雑になるという欠点があり、また、一般的
にIC内に形成困難とされている高インピーダン
ス成分を含んでいることなどからコストアツプに
なるという欠点がある。

さらに、以上述べた従来例にあつては、いずれ
も入力電流が流れている場合の電力用MOSFET
のゲート・ソース間のサージ電圧に対する保護が
考慮されていないという問題がある。

（発明の目的）本発明は上述のような点に鑑みてなされたもの
であり、その目的とするところは、高速な動作が
可能で、感動電流近傍の入力電流域でも出力端子
間のインピーダンスを中間的な位置に存在させず
に電気機械的なリレーと同様なスナツプアクシヨ
ン動作を有し、入力電流が流れていないときのリ
レー出力端子への瞬時電圧変化の印加による瞬時
導通等の誤動作が少なく、また電力用MOSFET
のゲートを保護することができ、簡単な回路によ
り実現される固体リレーを提供すると共に、併せ
て、固体リレーの各素子のプロセス適合性を考慮
した構造により安価に駆動回路を１チツプ化でき
るようにした固体リレーの製造方法を提供するに
ある。

（発明の開示）本発明に係る固体リレーを、第１図実施例につ
いて説明すると、入力信号に応答して光信号を発
生する発光ダイオード１のような発光素子と、前
記光信号を受光して光起電力を発生する光起電力
ダイオードアレイ２と、光起電力ダイオードアレ
イ２と直列的に接続されたインピーダンス要素た
るダイオード４と、前記光起電力を前記インピー
ダンス要素を介してゲート・基板間に印加されて
第１のインピーダンス状態から第２のインピーダ
ンス状態に変化する出力用MOSFET３と、出力
用MOSFET３のゲート・基板間に１対の通電電
極を接続され、前記インピーダンス要素と光起電
力ダイオードアレイ２との接続点に制御電極を接
続されて、光起電力ダイオードアレイ２による光
起電力の発生時に前記インピーダンス要素の両端
に生じる電圧にて高インピーダンス状態にバイア
スされるノーマリ・オン型の駆動用トランジスタ
５とを有して成るものである。

第１図は本発明の一実施例の回路図である。入
力端子６−６′間には、発光ダイオード（LED）
１が接続されている。光起電力ダイオードアレイ
２は、発光ダイオード１と光結合されており、後
述のように、誘電体分離基板上に構成されてい
る。入力端子６−６′間に入力電流が流れると、
発光ダイオード１が光信号を発生し、この光信号
により光起電力ダイオードアレイ２の両端に起電
圧が発生する。この起電圧は出力用のMOSFET
３のゲート・基板間に印加されると同時に、ｎチ
ヤンネルノーマリ・オン型の静電誘導型トランジ
スタ（SIT）又はｎチヤンネル・デイプレツシヨ
ンモードの電界効果型トランジスタ（FET）よ
りなる駆動用トランジスタ５を介して流れる。し
たがつて、MOSFET３のゲート静電容量を充電
する電流と、トランジスタ５を介して流れる電流
が、インピーダンス要素としてのダイオード４を
介して流れる。このため、ダイオード４の端子間
電圧により駆動用トランジスタ５のゲートは負電
圧にバイアスされる。このバイアス電圧によりト
ランジスタ５が瞬時に高インピーダンス状態とな
る。したがつて、トランジスタ５の存在により出
力用のMOSFET３のゲート・基板間の充電動作
を遅延することはない。この動作により出力端子
７−７′間はインピーダンスの著しく異なる別の
値に変化する。ここで、ダイオード４は、第６図
従来例に示すダイオード４と比較すると、電流方
向を限定する働きを必要としない点でその機能が
基本的に異なり、単にインピーダンス要素として
使用している。

入力端子６−６′間に流す電流がトランジスタ
５のゲート遮断電圧（閾値）とインピーダンス要
素の電流電圧特性とによつて決定される必要値以
下の場合には、トランジスタ５はオン状態を維持
し出力端子７−７′間のインピーダンスは変化し
ない。この限界点を感動電流と呼び、固体リレー
として重要である。感動電流が存在しない場合、
つまり入力電流値により出力端子７−７′間のイ
ンピーダンス状態が連続的に大きく変化する場合
には、一般的にフオトカツプラと呼ばれ、LED
とフオトトランジスタによつて構成されている。
フオトカツプラは固体リレーのような出力側にお
けるON−OFFのスナツプアクシヨン動作が得ら
れない点が欠点である。感動電流値は光起電力ダ
イオードアレイ２及びゲート閾値電圧などによつ
ても変化する。

入力電流が入力端子６−６′間に定常的に流れ
ている場合には、駆動用トランジスタ５を介して
わずかな電流がインピーダンス要素としてのダイ
オード４に流れ、これによりトランジスタ５のゲ
ートが負電圧にバイアスされ、高インピーダンス
状態を維持する。ただし、トランジスタ５がSIT
である場合には、その不飽和特性（第７図参照）
により、出力用MOSFET３のゲートに、そのゲ
ートが絶縁破壊されるような高電圧サージが重畳
したときには低インピーダンス状態となり、
MOSFET３のゲートを保護する。この機能のみ
に関してはトランジスタ５はFETよりもSITの方
が良い。なお、第７図は本発明に用い得るSITの
ドレイン電圧とドレイン電流との関係を示す特性
図であり、パラメータV_Gはゲート・ソース間電
圧である。

入力端子６−６′間の入力電流が遮断された場
合には、光起電力ダイオードアレイ２の起電力が
なくなり、トランジスタ５及びダイオード４を介
して流れていた電流がなくなり、トランジスタ５
を高インピーダンス状態としていたゲートバイア
スがなくなり、トランジスタ５はオン状態に戻
る。このトランジスタ５を介してMOSFET３の
ゲート静電容量に蓄積された電荷が放電される。
このとき、ダイオード４には電流が流れないの
で、トランジスタ５のゲートは負電圧にバイアス
されず、トランジスタ５はオン状態を維持する。
したがつて、この放電動作はトランジスタ５のゲ
ート遮断電圧特性及びインピーダンス要素４にも
よるが、短時間（数十μs〜数百μs）で完了する。
もし、インピーダンス要素４が大きな値を有し、
トランジスタ５のゲート静電容量が問題となる場
合には、インピーダンス要素４と並列に新しい放
電路を形成することも可能である。

いずれにしても、MOSFET３のゲートの蓄積
電荷が放電されると、リレー出力端子７−７′間
は元のインピーダンス状態に戻る。

入力端子６−６′間に入力電流が流れていない
状態において、MOSFET３がエンハンスメント
モードである場合、リレー出力端子７−７′間に
大きな電圧変化（dv／dt）が印加されると、
MOSFET３のドレイン・ゲート間の寄生容量を
充電するミラー電流は、ノーマリ・オン型のSIT
又はデプレツシヨンモードのFETよりなる駆動
用トランジスタ５を介してMOSFET３の基板電
極に放電される。したがつて、誤つた瞬時点弧を
することはなく、駆動用トランジスタ５がゲート
のサージ保護回路としても働くものである。

また、トランジスタ５としてMOSFETを用
い、出力用のMOSFET３が大出力用のものであ
る場合、トランジスタ５のゲートを保護する目的
でMOSFET３のゲートと光起電力ダイオードア
レイ２の正電極との間にダイオードを介装し、ダ
イオードアレイ２に流れ込む電流を阻止すること
もできる。

トランジスタ５にSITを用いた場合には上記ダ
イオードアレイ２に流れ込む電流をダイオード４
で積極的にゲート・ソース間に流し、BSITモー
ドとして動作させ、MOSFET３のゲート・基板
間のインピーダンスをさらに減少させ、ミラー電
流の放電を速めることもできる。

第２図は第１図の回路の点線で囲まれた駆動回
路部分を１チツプ化した例である。このチツプに
は、出力用のMOSFET３のゲート・基板間に接
続される配線用のパツド９，９′が設けられてい
る。ダイオード４又はインピーダンス要素、及
び、駆動用トランジスタ５の部分は配線に用いる
アルミ膜１０等で遮光されている。

第１図の回路例では、トランジスタ５をバイア
スするためのインピーダンス要素としてダイオー
ド４の順方向降下電圧を利用している。これは第
２図に示すように駆動回路を１チツプ化する場合
には抵抗器を形成するよりもダイオードを形成す
る方がチツプでの占有面積を縮小化することが可
能だからである。この点を譲歩すれば、第３図に
示すように、抵抗器８でインピーダンス要素Ｚを
形成することも可能である。また、トランジスタ
５のゲート遮断特性から大きな負電圧が必要とな
る場合には、ダイオードの直列接続又は第４図に
示すような抵抗器８とダイオード４の直列接続を
用いることも可能である。さらに、出力側に交流
電源を使用する場合には、出力用MOSFET３を
２個並列接続して使用することも可能である。第
２図に示すチツプの製造工程を第８図ａ〜ｆによ
り説明する。

(a) Ｎ型低濃度不純物単結晶シリコン基板１１上
にエピタキシヤル結晶成長によりＮ型高濃度不
純物層１２を成長させる。Ｎ型低濃度不純物単
結晶基板１１は、比抵抗で数十Ωcm〜数百Ωcm
程度のものとし、Ｎ型高濃度不純物層１２は比
抵抗で0Ωcmに近いもので、厚さは数十μm程度
のものとする。

(b) 上記基板のエピタキシヤル層の側に、周知の
半導体プロセスの手法により酸化膜（SiO₂）
を形成し、この酸化膜の所望の箇所を周知のフ
オトリソグラフイー技術及び酸化膜エツチング
技術によりエツチングし、その後、シリコン結
晶のアルカリ異方性エツチング液（代表的組成
はエチレンジアミン：パイロカテコール：水＝
4.64モル％：４モル％：49.6モル％の混合液
で、この液を還流冷却器の付いたフラスコ内で
沸点（118℃）で使用する）により、異方性エ
ツチングを行ない、第８図ｂに示されるような
Ｖ字形の溝１３を形成する。このＶ字形の溝１
３の深さは、低濃度不純物単結晶基板１１内に
達するような深さとする。

(c) エピタキシヤル層と、Ｖ字形の溝１３の形成
された側に、一般的な半導体プロセスにより、
Ｎ型高濃度拡散層１４を、前記Ｖ字形の溝１３
を含む全面に形成する。

(d) その後、表面にシリコン酸化膜（SiO₂）よ
りなる絶縁膜１５を形成する。このシリコン酸
化膜は、絶縁膜として使用されるものであるか
ら、その目的からSi₃N₄等であつてもよい。

(e) 絶縁膜１５の上に、支持体となる多結晶シリ
コン層１６を形成する。多結晶シリコン層１６
の厚さとしては特に限定するものではないが、
単結晶基板１１の厚さと同じぐらいにしてお
く。

(f) その後、低濃度不純物単結晶基板１１の側か
ら、表面研摩を行ない、第８図ｅのＰの部分を
研摩除去する。表面研摩は最初は粗いラツピン
グから入り、しだいに微細なものとなるように
して、最終段階ではポリシングによる鏡面仕上
げとする。

以上の工程により、絶縁膜１５に包まれて多結
晶シリコン層１６の上に島のように存在する複雑
の単結晶領域を含む誘電体分離基板が完成する。
各単結晶領域は、上部が低濃度不純物単結晶領域
で、下部及び側面が高濃度不純物を有する単結晶
領域となる。

Ｖ字形溝１３の深さによつては、Ｎ型高濃度不
純物層１２の成長を省略し、Ｎ型高濃度拡散層１
４のみで下部及び側面の高濃度不純物領域を形成
しても良い。この誘電体分離基板を用いて形成し
た光起電力ダイオードアレイ２の単位ダイオード
の平面形状を第９図ａに示し、そのＡ−A′線に
ついての断面形状を第９図ｂに示した。第９図に
おいて、Ｎ型高濃度不純物層１２は、ダイオード
のカソード領域となる。このカソード領域は、第
８図ｃの工程によるＮ型高濃度拡散層１４及び表
面からのＮ型拡散領域１７を介して電極用のアル
ミ配線部１９に接続される。ダイオードのアノー
ド領域は表面からのＰ型拡散領域１８により形成
され、アルミ配線部１９′と接続される。これら
を直列に複数個接続して光起電力ダイオードアレ
イ２とする。この光起電力ダイオードアレイ２は
各々のダイオードが完全に絶縁分離されているの
で、Ｐ−Ｎ接合分離により形成したものとは異な
り、寄生成分によるリークがなく、高い電圧を発
生することができる。

第１０図ａは同様の誘電体分離基板を用いた静
電誘導型トランジスタ（SIT）の平面図である。
第１０図ｂはそのＢ−B′線についての断面図で
ある。静電誘導型トランジスタのゲートとなるＰ
型拡散領域２０は、低濃度不純物領域１１の上表
面に形成されている。静電誘導型トランジスタの
ソースは、高濃度にＮ型不純物をドープした多結
晶シリコンにより形成される。その拡散領域２１
の電極２２は多結晶シリコンよりなり、この電極
２２は第１０図ａに示されるアルミ配線部２３と
接続される。Ｐ型拡散領域２０の電極となるアル
ミ配線部２４は、前記ソースと櫛形電極構成とな
つている。静電誘導型トランジスタのドレイン
は、高濃度不純物層１２から第８図ｃの工程によ
るＮ型高濃度拡散領域１４と表面からのＮ型拡散
領域とを介して電極用のアルミ配線部２５と接続
される。

この静電誘導型トランジスタの部分及びインピ
ーダンス要素の部分はパツシベーシヨン膜２６の
上から、通常チツプ上の配線形成などに用いてい
るアルミ膜１０を用いて遮光した方が良い。

第２図に示すチツプに用いられる駆動用トラン
ジスタ５として接合型FETを用いた実施例にお
ける製造工程を第１１図イ乃至ハに示す。

同図イの工程では、絶縁膜１５の上に、Ｐ型半
導体単結晶領域２８を有し、多結晶シリコン層１
６を支持体とする誘電体分離基板を形成する。次
に、同図ロの工程では、上記基板のFETを形成
する部分に選択的にＮ型エピタキシヤル層２９を
形成する。さらに、同図ハの工程では、表面より
拡散したＰ型領域３１及び基板のＰ型領域２８
を、Ｐ型拡散領域３３を介して表面で接続して、
接合型FETのゲートを形成する。Ｎ型領域３２
はドレインとソースの電極形成用の拡散領域であ
り、電極３０を付されている。SITを用いた実施
例の場合と同様に、FETの部分にもパツシベー
シヨン膜２６の上から遮光用のアルミ膜１０を施
す。なお、この実施例の場合には、光起電力ダイ
オードアレイ２の単位ダイオードとしては、第１
２図に示されるように、アノードとして基板のＰ
型領域２８を用い、カソードとしてＮ型拡散領域
３４を形成して、隣合う単位ダイオードのアノー
ドとカソードとをアルミ配線部３５で順次直列に
接続したものなどが使用されるものである。な
お、第１２図において、３６はシリコン酸化膜で
ある。

（発明の効果）上述のように、第１発明に係る固体リレーにあ
つては、ノーマリ・オン型の駆動用トランジスタ
を用いて、出力用のMOSFETのゲート蓄積電荷
を放電するようにしたので、高速な動作が可能で
あり、入力電流が流れていないときのリレー出力
端子への瞬時電圧変化の印加による瞬時導通等の
誤動作が少なく、また出力用MOSFETのゲート
を保護することができるという効果があり、駆動
用トランジスタのバイアス用に使用するインピー
ダンス要素として、ダイオードの順方向降下電圧
を用いることもでき、一般に集積回路上に形成し
にくい高インピーダンス要素を含むことなく、固
体リレーを構成することができ、チツプサイズの
縮小化が可能であり、リードリレーに代わる固体
リレーを簡単な回路で構成することができるとい
う効果がある。

また、第２発明に係る固体リレーの製造方法に
あつては、固体リレーの駆動回路を構成する光起
電力ダイオードアレイや駆動用トランジスタを形
成するための誘電体分離基板を製造する際に、低
濃度不純物単結晶半導体基板上に同一の導電型の
高濃度不純物エピタキシヤル成長層を形成し、前
記エピタキシヤル成長層の表面に分離用の溝を形
成し、前記溝を含む前記表面全体に同一の導電型
に高濃度不純物層を形成するようにしたから、高
濃度不純物単結晶層の上に低濃度不純物単結晶層
を有し、低濃度不純物単結晶層の側面には高濃度
不純物領域を有する複数の島状の領域を得ること
ができ、したがつて、各島状の領域に光起電力ダ
イオードアレイの各ダイオードや、駆動用トラン
ジスタ等を形成する際に、前記高濃度不純物単結
晶層を駆動用トランジスタのドレイン領域や、光
起電力ダイオードアレイのカソードの電極領域な
どとして用いることができ、且つ、これらを同時
に形成することができるので、製造が容易にな
り、製造コストが低減されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る固体リレーの
回路図、第２図は同上に用いるチツプの平面図、
第３図は本発明の他の実施例の回路図、第４図は
本発明のさらに他の実施例の回路図、第５図は従
来例の回路図、第６図は他の従来例の回路図、第
７図は本発明の第１図実施例に用いる静電誘導型
トランジスタの特性を示す図、第８図ａ乃至ｆは
本発明の第１図実施例に用いる誘電体分離基板の
製造工程説明図、第９図ａは同上に用いる光起電
力ダイオードアレイの要部拡大平面図、第９図ｂ
は第９図ａのＡ−A′線についての断面図、第１
０図ａは同上に用いる駆動用トランジスタの平面
図、第１０図ｂは第１０図ａのＢ−B′線につい
ての断面図、第１１図イ乃至ハは本発明の他の実
施例に用いる電界効果トランジスタの製造工程説
明図、第１２図は同上に実施例に用いる光起電力
ダイオードアレイの要部断面図である。１は発光ダイオード、２は光起電力ダイオード
アレイ、３は出力用MOSFET、４はダイオー
ド、５は駆動用トランジスタ、６，６′は入力端
子、７，７′は出力端子、８は抵抗器、１１は低
濃度不純物単結晶基板、１２は高濃度不純物層、
１３は溝、１４はＮ型高濃度拡散層、１５は絶縁
膜、１６は多結晶シリコン層である。

Claims

【特許請求の範囲】１入力信号に応答して光信号を発生する発光素
子と、前記光信号を受光して光起電力を発生する
光起電力ダイオードアレイと、光起電力ダイオー
ドアレイと直列的に接続されたインピーダンス要
素と、前記光起電力を前記インピーダンス要素を
介してゲート・基板間に印加されて第１のインピ
ーダンス状態から第２のインピーダンス状態に変
化する出力用MOSFETと、出力用MOSFETの
ゲート・基板間に１対の通電電極を接続され、前
記インピーダンス要素と光起電力ダイオードアレ
イとの接続点に制御電極を接続されて、光起電力
ダイオードアレイによる光起電力の発生時に前記
インピーダンス要素の両端に生じる電圧にて高イ
ンピーダンス状態にバイアスされるノーマリ・オ
ン型の駆動用トランジスタとを有して成ることを
特徴とする固体リレー。２駆動用トランジスタはノーマリ・オン型の静
電誘導型トランジスタであることを特徴とする特
許請求の範囲第１項記載の固体リレー。３駆動用トランジスタはデプレツシヨンモード
の電界効果型トランジスタであることを特徴とす
る特許請求の範囲第１項記載の固体リレー。４インピーダンス要素は、１個の抵抗器又は２
個以上の抵抗器の直列回路より成ることを特徴と
する特許請求の範囲第１項または第２項または第
３項記載の固体リレー。５インピーダンス要素は、ダイオード又は他の
能動素子と抵抗器との直列回路又は並列回路より
成ることを特徴とする特許請求の範囲第１項また
は第２項または第３項記載の固体リレー。６光起電力ダイオードアレイの一方の電極にダ
イオードの一端を接続し、他方の電極に前記イン
ピーダンス要素の一端を接続し、光起電力ダイオ
ードアレイの光起電力が出力用MOSFETのゲー
ト・基板間に印加されるように前記ダイオードの
他端と前記インピーダンス要素の他端との間に、
出力用MOSFETのゲート・基板間を接続して成
ることを特徴とする特許請求の範囲第１項乃至第
５項のいずれか１項に記載の固体リレー。７低濃度不純物単結晶半導体基板上に同一の導
電型の高濃度不純物層を形成し、前記高濃度不純
物層の表面から前記基板に達する深さの分離用の
溝を形成し、前記溝を含む前記表面全体に前記同
一の導電型の高濃度不純物層を形成し、その後、
前記表面全体を絶縁膜で覆い、前記絶縁膜の上に
支持体層を形成し、前記低濃度不純物単結晶基板
側から前記溝による絶縁分離が行なわれるまで表
面研摩を行なつて、前記絶縁膜により電気的に絶
縁分離された高濃度不純物単結晶層の上に低濃度
不純物単結晶層を有し、低濃度不純物単結晶層の
側面には高濃度不純物領域を有する複数の島状の
単結晶領域を支持体層の上に有する誘電体分離基
板を形成し、前記島状の単結晶領域に、光結合固
体リレーの出力部を構成する出力用MOSFETの
ゲート・基板間印加電圧を得るための光起電力ダ
イオードアレイの各ダイオードと、前記光起電力
ダイオードアレイの両電極と前記MOSFETのゲ
ート・基板間との間に接続されるインピーダンス
要素と、前記MOSFETのゲート・基板間に接続
され、前記インピーダンス要素に流れた電流によ
る降下電圧によつて高インピーダンス状態にバイ
アスされるノーマリ・オン型の駆動用トランジス
タとを形成し、光結合固体リレーの入力部を構成
する発光素子を前記光起電力ダイオードアレイに
光学的に結合されるように配置することを特徴と
する固体リレーの製造方法。８前記駆動用トランジスタは、前記島状に分離
された領域におけるＮ型の導電性を有する低濃度
不純物単結晶層に、ゲート領域となるＰ型の導電
性領域と、ソース領域となる高濃度Ｎ型導電性領
域とを形成し、前記島状に分離された低濃度不純
物単結晶層の下面及び側面に形成されたＮ型の高
濃度不純物領域をドレイン領域とする静電誘導型
のトランジスタとして形成されることを特徴とす
る特許請求の範囲第７項記載の固体リレーの製造
方法。９前記光起電力アレイの各ダイオードは、島状
に分離されたＮ型の導電性を有する低濃度不純物
単結晶層の表面にカソード領域となる部分を除い
てアノード領域となるＰ型導電性領域を形成し、
カソード領域は前記低濃度不純物単結晶層の下面
及び側面に形成したＮ型の高濃度不純物領域を用
いて形成されることを特徴とする特許請求の範囲
第７項記載の固体リレーの製造方法。１０前記駆動用トランジスタは、前記島状に分
離された領域におけるＮ型の導電性を有する低濃
度不純物単結晶層に、ゲート領域となるＰ型の導
電性領域と、ソース領域となる高濃度Ｎ型導電性
領域とを形成し、前記島状に分離された低濃度不
純物単結晶層の下面及び側面に形成されたＮ型の
高濃度不純物領域をドレイン領域とする静電誘導
型のトランジスタとして形成され、前記光起電力
アレイの各ダイオードは、島状に分離されたＮ型
の導電性を有する低濃度不純物単結晶層の表面に
カソード領域となる部分を除いてアノード領域と
なるＰ型導電性領域を形成し、カソード領域は前
記低濃度不純物単結晶層の下面及び側面に形成し
たＮ型の高濃度不純物領域を用いて形成され、前
記静電誘導型のトランジスタのドレイン領域に前
記光起電力ダイオードアレイに正電極を接続し、
ソース領域に前記インピーダンス要素となるダイ
オードのアノードを接続し、該ダイオードのカソ
ードを拡散抵抗の一端に接続し、拡散抵抗の他端
を前記静電誘導型のトランジスタのゲート領域に
接続し、この接続点に前記光起電力ダイオードア
レイの負電極を接続するように配線し、前記静電
誘導型トランジスタのドレイン及びソースを出力
用の電極パツドと接続し、前記静電誘導型トラン
ジスタ部及び前記インピーダンス要素部に遮光手
段を設けることを特徴とする特許請求の範囲第７
項記載の固体リレーの製造方法。