JPH023809A - コンピュータ装置 - Google Patents
コンピュータ装置Info
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- JPH023809A JPH023809A JP63151075A JP15107588A JPH023809A JP H023809 A JPH023809 A JP H023809A JP 63151075 A JP63151075 A JP 63151075A JP 15107588 A JP15107588 A JP 15107588A JP H023809 A JPH023809 A JP H023809A
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- cpu
- system clock
- clock
- clock signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のシステムクロックで起動可能なＣＰ
Ｕを有するコンピュータ装置に係り、特にシステムクロ
ック周波数の切り換えを制御するコンピュータ装置に関
するものである。
Ｕを有するコンピュータ装置に係り、特にシステムクロ
ック周波数の切り換えを制御するコンピュータ装置に関
するものである。
昨今のコンピュータ技術の進歩により、１台のコンピュ
ータ装置に複数のシステムクロックで起動可能なＣＰＵ
を搭載させ、各システムクロックに対応するアプリケー
ションソフトウェアを起動して、多様なアプリケーショ
ンソフトウェアに対応できるように構成されている。
ータ装置に複数のシステムクロックで起動可能なＣＰＵ
を搭載させ、各システムクロックに対応するアプリケー
ションソフトウェアを起動して、多様なアプリケーショ
ンソフトウェアに対応できるように構成されている。
ところが、このようなコンピュータ装置において、起動
させるシステムクロックの選択を行うためには、通常は
容易に手を触れにくい位置、例えば本体下部等に設けら
れる切換えスイッチにより行っている。
させるシステムクロックの選択を行うためには、通常は
容易に手を触れにくい位置、例えば本体下部等に設けら
れる切換えスイッチにより行っている。
（発明が解決しようとする課題）
ところが、上記のような切換えスイッチによりＣＰＵに
供給するシステムクロックが一旦指定されたら、プログ
ラム実行中は指定されたシステムクロック固定の状態で
処理を実行しているため、複数のシステムクロックで起
動するＣＰＵが、高速処理可能な状態であっても常に指
定されたシステムクロック周波数に依存して処理実行す
ることとなる。
供給するシステムクロックが一旦指定されたら、プログ
ラム実行中は指定されたシステムクロック固定の状態で
処理を実行しているため、複数のシステムクロックで起
動するＣＰＵが、高速処理可能な状態であっても常に指
定されたシステムクロック周波数に依存して処理実行す
ることとなる。
従って、高周波数システムクロックでＯ５等のシステム
プログラムを実行可能であるにも関わらず、ユーザ指定
に依存したシステムクロックでシステムプログラムを実
行しなければならず、ＣＰＵのスルーブツトが著しく低
速化して、トータル処理効率を著しく低下させてしまう
重大な問題点があった。
プログラムを実行可能であるにも関わらず、ユーザ指定
に依存したシステムクロックでシステムプログラムを実
行しなければならず、ＣＰＵのスルーブツトが著しく低
速化して、トータル処理効率を著しく低下させてしまう
重大な問題点があった。
この発明は、上記の問題点を解決するためになされたも
ので、システムアクセス状態を監視して外部指定周波数
とは独立した所定周波数のシステムクロックをＣＰＵに
優先出力することにより、常にＣＰＵの処理速度を減速
することなく特定のシステムデバイスまたはシステムプ
ログラムを効率よく実行できるコンピュータ装置を得る
ことを目的とする。
ので、システムアクセス状態を監視して外部指定周波数
とは独立した所定周波数のシステムクロックをＣＰＵに
優先出力することにより、常にＣＰＵの処理速度を減速
することなく特定のシステムデバイスまたはシステムプ
ログラムを効率よく実行できるコンピュータ装置を得る
ことを目的とする。
この発明に係るコンピュータ装置は、ＣＰＵが実行する
プログラム種別を判定する判定手段と、この判定手段に
よる判定結果に基づいてクロック指定手段により指定さ
れてＣＰＵに供給されている特定のシステムクロック信
号に優先して所定周波数のシステムクロック信号をＣＰ
Ｕに供給する第１のシステムクロック供給手段とを設け
たものである。
プログラム種別を判定する判定手段と、この判定手段に
よる判定結果に基づいてクロック指定手段により指定さ
れてＣＰＵに供給されている特定のシステムクロック信
号に優先して所定周波数のシステムクロック信号をＣＰ
Ｕに供給する第１のシステムクロック供給手段とを設け
たものである。
また、ＣＰＵから出力される特定のシステムデバイスア
クセス要求を検出する検出手段と、この検出手段による
検出結果に基づいてクロック指定手段により指定されて
ＣＰＵに供給されている特定のシステムクロック信号に
優先して所定周波数のシステムクロック信号をＣＰＵに
供給する第２のシステムクロック供給手段とを設けても
良い。
クセス要求を検出する検出手段と、この検出手段による
検出結果に基づいてクロック指定手段により指定されて
ＣＰＵに供給されている特定のシステムクロック信号に
優先して所定周波数のシステムクロック信号をＣＰＵに
供給する第２のシステムクロック供給手段とを設けても
良い。
この発明においては、判定手段によりＣＰＵが実行する
プログラム種別が判定され、この判定結果に基づいて第
１のシステムクロック供給手段がクロック指定手段によ
り指定されてＣＰＵに供給されている特定のシステムク
ロック信号に優先して所定周波数のシステムクロック信
号をＣＰＵに供給し、所定のプログラムを実行させる。
プログラム種別が判定され、この判定結果に基づいて第
１のシステムクロック供給手段がクロック指定手段によ
り指定されてＣＰＵに供給されている特定のシステムク
ロック信号に優先して所定周波数のシステムクロック信
号をＣＰＵに供給し、所定のプログラムを実行させる。
また、ＣＰＵから出力される特定のシステムデバイスア
クセス要求が検出手段により検出されると、この検出結
果に基づいて第２のシステムクロック供給手段がクロッ
ク指定手段により指定されてＣＰＵに供給されている特
定のシステムクロック信号に優先して所定周波数のシス
テムクロック信号をＣＰＵに供給し、特定のシステムデ
バイスアクセスを開始する。
クセス要求が検出手段により検出されると、この検出結
果に基づいて第２のシステムクロック供給手段がクロッ
ク指定手段により指定されてＣＰＵに供給されている特
定のシステムクロック信号に優先して所定周波数のシス
テムクロック信号をＣＰＵに供給し、特定のシステムデ
バイスアクセスを開始する。
（実施例）
第１図はこの発明の一実施例を示すコンピュータ装置の
一実施例を示す回路ブロック図であり、１はクロック指
定手段となるスイッチで、抵抗器Ｒを介して所定電位が
印加されており、このスイッチ１によりＬ／Ｈの指定信
号（スイッチ設定信号１ａ）がクロック制御回路３に出
力される。２はＣＰＵ制御回路で、複数の周波数で起動
可能なＣＰＵを有しておりシステムバス１３に接続され
るシステムデバイス（ＲＯＭ、ＲＡＭ等）またはアプリ
ケーションデバイス（キーボード、ポインティングデバ
イス等）の入出力を制御する。４はこの発明の判定手段
を兼ねるシステム／ユーザ検出回路で、システムバス１
３の内容をモニタして、現在実行処理中のプログラム種
別（システムプログラム／ユーザプログラム）を判定し
、判定結果をクロック制御回路３に出力する。５はＤＭ
Ａ（ダイレクトメモリアクセス）制御回路で、システム
バス１３に接続されるメモリ媒体へのデータ書込みまた
はメモリ媒体からのデータ読出しをｃｐｕとは独立して
実行する。６はＢ Ｉ ＯＳ （Ｂａｓｉｃ Ｉｎｐｕ
ｔ ０ｕｔｐｕｔ Ｓｙｓｔｅｍ）格納回路で、ＢＩＯ
３プログラムを記憶している。７は主記憶回路で、ＣＰ
Ｕ制御回路２のスタック情報、入出力管理情報等が所定
のアドレスに記憶する。
一実施例を示す回路ブロック図であり、１はクロック指
定手段となるスイッチで、抵抗器Ｒを介して所定電位が
印加されており、このスイッチ１によりＬ／Ｈの指定信
号（スイッチ設定信号１ａ）がクロック制御回路３に出
力される。２はＣＰＵ制御回路で、複数の周波数で起動
可能なＣＰＵを有しておりシステムバス１３に接続され
るシステムデバイス（ＲＯＭ、ＲＡＭ等）またはアプリ
ケーションデバイス（キーボード、ポインティングデバ
イス等）の入出力を制御する。４はこの発明の判定手段
を兼ねるシステム／ユーザ検出回路で、システムバス１
３の内容をモニタして、現在実行処理中のプログラム種
別（システムプログラム／ユーザプログラム）を判定し
、判定結果をクロック制御回路３に出力する。５はＤＭ
Ａ（ダイレクトメモリアクセス）制御回路で、システム
バス１３に接続されるメモリ媒体へのデータ書込みまた
はメモリ媒体からのデータ読出しをｃｐｕとは独立して
実行する。６はＢ Ｉ ＯＳ （Ｂａｓｉｃ Ｉｎｐｕ
ｔ ０ｕｔｐｕｔ Ｓｙｓｔｅｍ）格納回路で、ＢＩＯ
３プログラムを記憶している。７は主記憶回路で、ＣＰ
Ｕ制御回路２のスタック情報、入出力管理情報等が所定
のアドレスに記憶する。
８はＣＲＴ（陰極線管）制御回路で、ＣＲＴ装置１４に
表示する情報をコントロールする。９はＦＤＤ （フロ
ッピーディスクドライブ）制御回路で、フロッピーディ
スク装置１５への書込みアクセスまたは読出しアクセス
を制御する。
表示する情報をコントロールする。９はＦＤＤ （フロ
ッピーディスクドライブ）制御回路で、フロッピーディ
スク装置１５への書込みアクセスまたは読出しアクセス
を制御する。
１０．１１は周辺装置制御回路であり、例えばキーボー
ド、プリンタ等で構成されている。
ド、プリンタ等で構成されている。
１２は周辺装置制御部、１６は各種周辺装置で、例えば
ＦＭ音源ボード等で構成されている。
ＦＭ音源ボード等で構成されている。
第２図は、第１図に示したシステム／ユーザ検出回路４
．クロック制御回路３の構成を説明する詳細回路ブロッ
ク図であり、第１図と同一のものには同じ符号を付しで
ある。
．クロック制御回路３の構成を説明する詳細回路ブロッ
ク図であり、第１図と同一のものには同じ符号を付しで
ある。
この図において、３ａはクロック発生回路で、クロック
ラインＬ１にＣＰＵ高速クロりク信号ＨＣＬＫを常時出
力する。クロックラインＬ１は後段のアンドゲート３ｂ
に接続されており、オアゲート３ｄのオア出力２１この
アンドをとり、アンド出力をオアゲー）−３ｅに出力す
る。また、クロック発生回路３ａはクロックラインＬ２
にＣＰＵ低速クロりク信号ＬＣＬＫを常時出力する。ク
ロックラインＬ２は後段のアンドゲート３ｃに接続され
ており、オアゲート３ｄの出力このアンドをとり、アン
ド出力をオアゲート３ｅに出力する。
ラインＬ１にＣＰＵ高速クロりク信号ＨＣＬＫを常時出
力する。クロックラインＬ１は後段のアンドゲート３ｂ
に接続されており、オアゲート３ｄのオア出力２１この
アンドをとり、アンド出力をオアゲー）−３ｅに出力す
る。また、クロック発生回路３ａはクロックラインＬ２
にＣＰＵ低速クロりク信号ＬＣＬＫを常時出力する。ク
ロックラインＬ２は後段のアンドゲート３ｃに接続され
ており、オアゲート３ｄの出力このアンドをとり、アン
ド出力をオアゲート３ｅに出力する。
３ｆはクロック同期回路で、クロック切換え時に発生す
るノイズを防止し、かつ位相合わせを行って、ＣＰＵ低
速クロりク信号ＬＣＬＫまたはＣＰＵ高速クロりク信号
ＨＣＬＫをＣＰＵクロック２２として出力する。なお、
アンドゲート３ｂとアンドゲート３ｃとは排他的に動作
して、アンドゲート３ｂがＯＮならばアンドゲート３Ｃ
がＯＦＦとなる構成となっている。
るノイズを防止し、かつ位相合わせを行って、ＣＰＵ低
速クロりク信号ＬＣＬＫまたはＣＰＵ高速クロりク信号
ＨＣＬＫをＣＰＵクロック２２として出力する。なお、
アンドゲート３ｂとアンドゲート３ｃとは排他的に動作
して、アンドゲート３ｂがＯＮならばアンドゲート３Ｃ
がＯＦＦとなる構成となっている。
４ａ、４ｂはコンパレータで、アドレスバス１３ａ上の
アドレス情報とラッチ４ｃ、４ｄにラッチしたアドレス
ＡＡとアドレスＢＢとをそれぞれ比較し、すなわちコン
パレータ４ａはアドレスＡＡとアドレスＢＢこの関係が
ＡＡ≦ＢＢとなった場合にロアー出力となるコンパレー
ト出力３１をオアゲート４ｅに出力し、コンパレータ４
ａはアドレスＡＡとアドレスＢＢこの関係がＡＡ≧ＢＢ
となった場合にアッパ出力となるコンパレート出力３２
をオアゲート４ｅに出力する。なお、１３ｂはデータバ
スである。
アドレス情報とラッチ４ｃ、４ｄにラッチしたアドレス
ＡＡとアドレスＢＢとをそれぞれ比較し、すなわちコン
パレータ４ａはアドレスＡＡとアドレスＢＢこの関係が
ＡＡ≦ＢＢとなった場合にロアー出力となるコンパレー
ト出力３１をオアゲート４ｅに出力し、コンパレータ４
ａはアドレスＡＡとアドレスＢＢこの関係がＡＡ≧ＢＢ
となった場合にアッパ出力となるコンパレート出力３２
をオアゲート４ｅに出力する。なお、１３ｂはデータバ
スである。
４ｆはアドレスデコーダで、入力されるライト信号３４
に基づいてアドレスバス１３ａのアドレスを解析し、ラ
ッチ４ｃ、４ｄにデータバス１３ｂのデータを書き込ま
せる。なお、アドレスデコーダ４ｆは入力されるリセッ
ト信号３３によりリセットされる。なお、３５はシステ
ムアクセス信号である。
に基づいてアドレスバス１３ａのアドレスを解析し、ラ
ッチ４ｃ、４ｄにデータバス１３ｂのデータを書き込ま
せる。なお、アドレスデコーダ４ｆは入力されるリセッ
ト信号３３によりリセットされる。なお、３５はシステ
ムアクセス信号である。
次に第３図を参照しながらこの発明によるシステムクロ
ック優先出力制御動作について説明する。
ック優先出力制御動作について説明する。
第３図はこの発明によるシステムクロック優先出力制御
手順の一例を説明するフローチャートである。なお、（
１）〜（９）は各ステップを示す。
手順の一例を説明するフローチャートである。なお、（
１）〜（９）は各ステップを示す。
先ス、システム立ち上げ時にｏＳ（オペレーティングシ
ステム）等のシステムプログラムは、システムのローア
ドレスおよびアッパーアドレスをそれぞれラッチ４ｃお
よびラッチ４ｄに対して書き込む（１）。
ステム）等のシステムプログラムは、システムのローア
ドレスおよびアッパーアドレスをそれぞれラッチ４ｃお
よびラッチ４ｄに対して書き込む（１）。
次いで、オペレータからのコマンド入力を待機状態とな
る（２）。
る（２）。
システムの立ち上げ時より、ラッチ４ｃおよびラッチ４
ｄにデータが書き込まれるまでは、初期リセットのリセ
ット信号３３により、ラッチ４ｃおよびラッチ４ｄがク
リアされているため、コンパレータ４ｂに対しては「０
□」が出力されている。このため、常にアッパー信号と
なるコンパレート出力３２がイネーブルとなる。そこで
、コンパレート出力３２またはコンパレート出力３１が
Ｈレベルかどうかを判定しく３）、ＹＥＳならばこのコ
ンパレート出力３２がオアゲート４ｅを介してシステム
アクセス信号３５としてオアゲート３ｄに出力される（
コンパレート出力イネーブル）（４）。これにより、オ
アゲート３ｄはスイッチ１のスイッチ設定信号１ａの値
に関わらずオア出力２１は「Ｈ」レベルとなる（５）。
ｄにデータが書き込まれるまでは、初期リセットのリセ
ット信号３３により、ラッチ４ｃおよびラッチ４ｄがク
リアされているため、コンパレータ４ｂに対しては「０
□」が出力されている。このため、常にアッパー信号と
なるコンパレート出力３２がイネーブルとなる。そこで
、コンパレート出力３２またはコンパレート出力３１が
Ｈレベルかどうかを判定しく３）、ＹＥＳならばこのコ
ンパレート出力３２がオアゲート４ｅを介してシステム
アクセス信号３５としてオアゲート３ｄに出力される（
コンパレート出力イネーブル）（４）。これにより、オ
アゲート３ｄはスイッチ１のスイッチ設定信号１ａの値
に関わらずオア出力２１は「Ｈ」レベルとなる（５）。
次いで、アンドゲート３ｂがＯＮとなり（６）、ＣＰＵ
高速クロりク信号ＨＣＬＫが選択される（ア）０次いで
、選択されたＣＰＵ高速クロりク信号ＨＣＬＫがオアゲ
ー）−３ｅを介してクロック同期回路３ｆに出力される
（８）、なお、ラッチ４Ｃおよびラッチ４ｄにデータが
書き込まれた後も、システムプログラム実行中は、コン
パレータ４ａによるフンバレート出力３２がＨレベルと
なるので、システムアクセス信号３５がオアゲート３ｄ
に送出され、ＣＰＵ高速クロりク信号ＨＣＬＫがＣＰＵ
に選択出力される。
高速クロりク信号ＨＣＬＫが選択される（ア）０次いで
、選択されたＣＰＵ高速クロりク信号ＨＣＬＫがオアゲ
ー）−３ｅを介してクロック同期回路３ｆに出力される
（８）、なお、ラッチ４Ｃおよびラッチ４ｄにデータが
書き込まれた後も、システムプログラム実行中は、コン
パレータ４ａによるフンバレート出力３２がＨレベルと
なるので、システムアクセス信号３５がオアゲート３ｄ
に送出され、ＣＰＵ高速クロりク信号ＨＣＬＫがＣＰＵ
に選択出力される。
一方、ステップ（３）の判断でＮＯの、場合、すなわち
アプリケーションプログラムが実行されて、コンパレー
タ４ａ、４ｂによる比較結果となるコンパレート出力３
１．３２がＬレベルとなる。従って、アプリケーション
プログラム実行中はシステムアクセス信号３５がＬレベ
ルとなり、スイッチ設定信号１ａが有効となる（９）。
アプリケーションプログラムが実行されて、コンパレー
タ４ａ、４ｂによる比較結果となるコンパレート出力３
１．３２がＬレベルとなる。従って、アプリケーション
プログラム実行中はシステムアクセス信号３５がＬレベ
ルとなり、スイッチ設定信号１ａが有効となる（９）。
このため、スイッチ１がｒｌ（Ｊレベルの場合は、アン
ドゲート３ｂを介してＣＰＵ高速クロりク信号ＨＣＬＫ
がオアゲート３ｅに選択出力される。
ドゲート３ｂを介してＣＰＵ高速クロりク信号ＨＣＬＫ
がオアゲート３ｅに選択出力される。
また、スイッチ１が「Ｌ」レベルの場合は、アンドゲー
ト３ｃを介してＣＰＵ低速クロりク信号ＬＣＬＫがオア
ゲート３ｅに選択出力される。
ト３ｃを介してＣＰＵ低速クロりク信号ＬＣＬＫがオア
ゲート３ｅに選択出力される。
なお、上記実施例においては、システム立ち上げ時にシ
ステムエリアをラッチさせることによりシステムまたは
ユーザエリアを検査しているが、例えばモトローラ社製
の５ａｏｏｏシリーズのようなＣＰＵについては、ＣＰ
Ｕ自身がシステム状態かユーザ状態かをステータスとし
て出力できるため、システムユーザ検出回路４は、第２
図に比べて簡便なゲート回路で構成することが可能とな
る。
ステムエリアをラッチさせることによりシステムまたは
ユーザエリアを検査しているが、例えばモトローラ社製
の５ａｏｏｏシリーズのようなＣＰＵについては、ＣＰ
Ｕ自身がシステム状態かユーザ状態かをステータスとし
て出力できるため、システムユーザ検出回路４は、第２
図に比べて簡便なゲート回路で構成することが可能とな
る。
また、上記実施例においてはＣＰＵ制御回路２が実行す
るプログラム種別に基づいてＣＰυ高速クロりク信号Ｈ
ＣＬＫを優先してＣＰＵ制御回路２に供給する場合につ
いて説明したが、第３図に示すように、特定のシステム
デバイス、例えばＢＩＯ５ＩＯ５格納回路６クセス状態
に基づいてＣＰＵ高速クロりク信号ＨＣＬＫを優先して
ＣＰＵ制御回路２に供給しても良い。以下、第３図およ
び第４図を参照しながらその場合について説明する。
るプログラム種別に基づいてＣＰυ高速クロりク信号Ｈ
ＣＬＫを優先してＣＰＵ制御回路２に供給する場合につ
いて説明したが、第３図に示すように、特定のシステム
デバイス、例えばＢＩＯ５ＩＯ５格納回路６クセス状態
に基づいてＣＰＵ高速クロりク信号ＨＣＬＫを優先して
ＣＰＵ制御回路２に供給しても良い。以下、第３図およ
び第４図を参照しながらその場合について説明する。
第４図はこの発明の他の実施例を示すコンピュータ装置
の構成を説明する回路ブロック図であり、３４１図と同
じものには同じ符号を付しである。４１はＢＩＯＳアク
セス検出回路で、システムバス１３のアドレスバス１３
ａ上のアドレスを解析してＢＩＯＳアクセス有無を検出
する。
の構成を説明する回路ブロック図であり、３４１図と同
じものには同じ符号を付しである。４１はＢＩＯＳアク
セス検出回路で、システムバス１３のアドレスバス１３
ａ上のアドレスを解析してＢＩＯＳアクセス有無を検出
する。
第５図は、第４図に示したＢＩＯＳアクセス検出回路４
１の構成を説明するブロック図であり、第２図と同一の
ものには同じ符号を付しである。
１の構成を説明するブロック図であり、第２図と同一の
ものには同じ符号を付しである。
この図において、４１ａはＢＩＯＳアクセス信号で、Ｂ
ＩＯ３格納回路６およびオアゲート３ｄに出力する。
ＩＯ３格納回路６およびオアゲート３ｄに出力する。
以下、第６図を参照しながらこの発明によるシステムク
ロック優先出力制御動作について説明する。
ロック優先出力制御動作について説明する。
第６図はこの発明による他のシステムクロック優先出力
制御手順の一例を説明するフローチャートである。なお
、（１）〜（１０）は各ステップを示す。
制御手順の一例を説明するフローチャートである。なお
、（１）〜（１０）は各ステップを示す。
ＢＩＯＳアクセス検出回路４１は、常時アドレスバス１
３ａのアドレスをモニタしく１）、アドレス内容がＢＩ
ＯＳ格納回路６へのアクセス要求が発生したかどうかを
判断しく２）、Ｎｏならばさらにスイッチ１のスイッチ
設定信号１ａの値がＨレバルかどうかを判断しく３）、
ＹＥＳならばクロック制御回路３がＣＰＵ高速クロりク
信号ＨＣＬＫをオアゲート３ｅに選択しく４）、ｃｐｕ
高速クロりク信号ＨＣＬＫをＣＰＵ制御回路２に出力す
る（５）。
３ａのアドレスをモニタしく１）、アドレス内容がＢＩ
ＯＳ格納回路６へのアクセス要求が発生したかどうかを
判断しく２）、Ｎｏならばさらにスイッチ１のスイッチ
設定信号１ａの値がＨレバルかどうかを判断しく３）、
ＹＥＳならばクロック制御回路３がＣＰＵ高速クロりク
信号ＨＣＬＫをオアゲート３ｅに選択しく４）、ｃｐｕ
高速クロりク信号ＨＣＬＫをＣＰＵ制御回路２に出力す
る（５）。
一方、ステップ（３）において、ＮＯならばクロック制
御回路３がＣＰＵ低速クロりク信号ＬＣＬＫをオアゲー
ト３ｅに選択しく６）、ＣＰＵ高速クロック信号）ＩＣ
ＬＫをＣＰＵ制御回路２に出力する（７）。
御回路３がＣＰＵ低速クロりク信号ＬＣＬＫをオアゲー
ト３ｅに選択しく６）、ＣＰＵ高速クロック信号）ＩＣ
ＬＫをＣＰＵ制御回路２に出力する（７）。
一方、ステップ（２）の判断でＹＥＳならばＢＩＯＳア
クセス信号４１ａをＢＩＯ３格納回路６およびオアゲー
ト３ｄに出力する（８）。
クセス信号４１ａをＢＩＯ３格納回路６およびオアゲー
ト３ｄに出力する（８）。
これにより、ＢＩＯＳ格納回路６はデータバス１３ｂに
所望の内容が出力される。
所望の内容が出力される。
このため、スイッチ１のスイッチ設定信号１ａの値がＨ
レバルであろうと、Ｌレベルであろうともオア出力２１
が常時Ｈレベルとなり（９）、ＣＰＵ高速クロりク侶号
ＨＣＬＫがオアゲー）−３ｅに優先して出力される（１
０）。
レバルであろうと、Ｌレベルであろうともオア出力２１
が常時Ｈレベルとなり（９）、ＣＰＵ高速クロりク侶号
ＨＣＬＫがオアゲー）−３ｅに優先して出力される（１
０）。
このため、ＢＩＯ３格納回路６のアクセス要求が発生す
る毎に、ＣＰＵ高速クロりク信号ＨＣＬＫが優先してＣ
ＰＵ制御回路２に出力され、ＢＩＯＳ実行を高速化でき
る。
る毎に、ＣＰＵ高速クロりク信号ＨＣＬＫが優先してＣ
ＰＵ制御回路２に出力され、ＢＩＯＳ実行を高速化でき
る。
なお、上記実施例ではＢＩＯＳ格納回路６のアドレス範
囲をハードウェアにより検知してＣＰＵ高速クロりク信
号ＨＣＬＫが優先してＣＰＵ制御回路２に出力する場合
について説明したが、スイッチ１の設定状態をＣＰＵ制
御回路２がソフトウェアにより読み込み、ＢＩＯＳ実行
アドレス先頭部で、ＣＰＵクロックセレクトを制御して
も良い。
囲をハードウェアにより検知してＣＰＵ高速クロりク信
号ＨＣＬＫが優先してＣＰＵ制御回路２に出力する場合
について説明したが、スイッチ１の設定状態をＣＰＵ制
御回路２がソフトウェアにより読み込み、ＢＩＯＳ実行
アドレス先頭部で、ＣＰＵクロックセレクトを制御して
も良い。
また、上記実施例ではＣＰＵ制御回路２に対して２種類
のＣＰＵクロック信号を出力するコンピュータ装置を例
にして説明したが、ＣＰＵ制御回路２に対して２種類以
上ＣＰＵクロック信号を選択出力できるコンビエータ装
置にも、この発明を適用でき、任意のＣＰＵクロック信
号を選択してＣＰｔ１制御回路２に出力することができ
る。
のＣＰＵクロック信号を出力するコンピュータ装置を例
にして説明したが、ＣＰＵ制御回路２に対して２種類以
上ＣＰＵクロック信号を選択出力できるコンビエータ装
置にも、この発明を適用でき、任意のＣＰＵクロック信
号を選択してＣＰｔ１制御回路２に出力することができ
る。
以上説明したように、この発明はＣＰＵが実行するプロ
グラム種別を判定する判定手段と、この判定手段による
判定結果に基づいてクロック指定手段により指定されて
ＣＰＵに供給されている特定のシステムクロック信号に
優先して所定周波数のシステムクロック信号をＣＰＵに
供給する第１のシステムクロック供給手段とを設けたの
で、任意のアプリケーション実行中にシステムプログラ
ムを起動する要求が発生した場合に常時高速処理可能な
システムクロックを優先して出力することができ、アプ
リケーション実行状態からシステムプログラム実行状態
に移行されても、常に最高の処理速度を維持できる。従
って、特にゲームプログラム等の実行速度を保証しつつ
、システムプログラムの高速化が図れ、スルーブツトを
大幅に向上できる。
グラム種別を判定する判定手段と、この判定手段による
判定結果に基づいてクロック指定手段により指定されて
ＣＰＵに供給されている特定のシステムクロック信号に
優先して所定周波数のシステムクロック信号をＣＰＵに
供給する第１のシステムクロック供給手段とを設けたの
で、任意のアプリケーション実行中にシステムプログラ
ムを起動する要求が発生した場合に常時高速処理可能な
システムクロックを優先して出力することができ、アプ
リケーション実行状態からシステムプログラム実行状態
に移行されても、常に最高の処理速度を維持できる。従
って、特にゲームプログラム等の実行速度を保証しつつ
、システムプログラムの高速化が図れ、スルーブツトを
大幅に向上できる。
また、ＣＰＵから出力される特定のシステムデバイスア
クセス要求を検出する検出手段と、この検出手段による
検出結果に基づいてクロック指定手段により指定されて
ＣＰＵに供給されている特定のシステムクロック信号に
優先して所定周波数のシステムクロック信号をＣＰＵに
供給する第２のシステムクロック供給手段とを設けので
、ＢＩＯＳコール等の特定のシステムデバイスアクセス
要求により入出力を制御する場合に、常に優先して高速
処理可能なシステムクロックをＣＰＵに供給できる。従
って、特定のアプリケーション実行により人出力を制御
する場合からＢＩＯＳコール等の特定のシステムデバイ
スアクセス要求により入出力を制御する場合まで含めて
入出力制御動作を保証できる。また、常にシステム状態
に依存したシステムクロックで入出力装置を制御できる
ため、人出カスループツトを大幅に向上できる等の優れ
た効果を奏する。
クセス要求を検出する検出手段と、この検出手段による
検出結果に基づいてクロック指定手段により指定されて
ＣＰＵに供給されている特定のシステムクロック信号に
優先して所定周波数のシステムクロック信号をＣＰＵに
供給する第２のシステムクロック供給手段とを設けので
、ＢＩＯＳコール等の特定のシステムデバイスアクセス
要求により入出力を制御する場合に、常に優先して高速
処理可能なシステムクロックをＣＰＵに供給できる。従
って、特定のアプリケーション実行により人出力を制御
する場合からＢＩＯＳコール等の特定のシステムデバイ
スアクセス要求により入出力を制御する場合まで含めて
入出力制御動作を保証できる。また、常にシステム状態
に依存したシステムクロックで入出力装置を制御できる
ため、人出カスループツトを大幅に向上できる等の優れ
た効果を奏する。
第１図はこの発明の一実施例を示すコンピュータ装置の
一例を示す回路ブロック図、第２図は、第１図に示した
システム／ユーザ検出回路、クロック制御回路の構成を
説明する詳細回路ブロック図、第３図はこの発明による
システムクロック優先出力制御手順の一例を説明するフ
ローチャート、第４図はこの発明の他の実施例を示すコ
ンピュータ装置の構成を説明する回路ブロック図、第５
図は、第４図に示したＢＩＯＳアクセス検出回路の構成
を説明するブロック図、第６図はこの発明による他のシ
ステムクロック優先出力制御手順の一例を説明するフロ
ーチャートである。 図中、１はスイッチ、２はＣＰＵ制御回路、３はクロッ
ク制御回路、４はシステムユーザ検出回路、５はＤＭＡ
制御回路、６はＢＩＯ５格納回路、７は主記憶回路、８
はＣＲＴ制御回路、９はＦＤＤ制御回路、１０．１１は
周辺装置制御回路、 ３はシステムバス、 ４はＣＲＴ装置、 ５はフロッピーディスク装置である。 第 図
一例を示す回路ブロック図、第２図は、第１図に示した
システム／ユーザ検出回路、クロック制御回路の構成を
説明する詳細回路ブロック図、第３図はこの発明による
システムクロック優先出力制御手順の一例を説明するフ
ローチャート、第４図はこの発明の他の実施例を示すコ
ンピュータ装置の構成を説明する回路ブロック図、第５
図は、第４図に示したＢＩＯＳアクセス検出回路の構成
を説明するブロック図、第６図はこの発明による他のシ
ステムクロック優先出力制御手順の一例を説明するフロ
ーチャートである。 図中、１はスイッチ、２はＣＰＵ制御回路、３はクロッ
ク制御回路、４はシステムユーザ検出回路、５はＤＭＡ
制御回路、６はＢＩＯ５格納回路、７は主記憶回路、８
はＣＲＴ制御回路、９はＦＤＤ制御回路、１０．１１は
周辺装置制御回路、 ３はシステムバス、 ４はＣＲＴ装置、 ５はフロッピーディスク装置である。 第 図
Claims (2)
- （１）周波数の異なる複数のシステムクロック信号に基
づいて起動するＣＰＵと、このＣＰＵに対して起動する
システムクロック周波数を指定するクロック指定手段と
を有するコンピュータ装置において、前記ＣＰＵが実行
するプログラム種別を判定する判定手段と、この判定手
段による判定結果に基づいて前記クロック指定手段によ
り指定されて前記ＣＰＵに供給されている特定のシステ
ムクロック信号に優先して所定周波数のシステムクロッ
ク信号を前記ＣＰＵに供給する第１のシステムクロック
供給手段とを具備したことを特徴とするコンピュータ装
置。 - （２）ＣＰＵから出力される特定のシステムデバイスア
クセス要求を検出する検出手段と、この検出手段による
検出結果に基づいて前記クロック指定手段により指定さ
れて前記ＣＰＵに供給されている特定のシステムクロッ
ク信号に優先して所定周波数のシステムクロック信号を
前記ＣＰＵに供給する第２のシステムクロック供給手段
とを具備したことを特徴とするコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151075A JP2718700B2 (ja) | 1988-06-21 | 1988-06-21 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151075A JP2718700B2 (ja) | 1988-06-21 | 1988-06-21 | コンピュータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023809A true JPH023809A (ja) | 1990-01-09 |
| JP2718700B2 JP2718700B2 (ja) | 1998-02-25 |
Family
ID=15510764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151075A Expired - Fee Related JP2718700B2 (ja) | 1988-06-21 | 1988-06-21 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718700B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045828A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | シングルチツプマイコン |
| JPS60150137A (ja) * | 1984-01-13 | 1985-08-07 | Matsushita Electric Works Ltd | マイクロコンピユ−タシステム |
| JPS62151934A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 情報処理装置 |
| JPS62226361A (ja) * | 1986-03-28 | 1987-10-05 | Mitsubishi Electric Corp | マイクロプロセツサシステム |
-
1988
- 1988-06-21 JP JP63151075A patent/JP2718700B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045828A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | シングルチツプマイコン |
| JPS60150137A (ja) * | 1984-01-13 | 1985-08-07 | Matsushita Electric Works Ltd | マイクロコンピユ−タシステム |
| JPS62151934A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 情報処理装置 |
| JPS62226361A (ja) * | 1986-03-28 | 1987-10-05 | Mitsubishi Electric Corp | マイクロプロセツサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2718700B2 (ja) | 1998-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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