JPH023924A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造技術に関し、特に半導体集
積回路を形成する薄膜のドライエツチングに適用して有
効な技術に関するものである。

〔従来の技術〕

近年の高集積、高密度半導体装置の製造工程では、半導
体基板（以下、基板という）上に１μｍ以下の微細な集
積回路パターンを形成できる高精度なリングラフィ技術
が要求されており、ホトレジストマスクを介して薄膜を
エツチングする工程では、マスク寸法からのずれの少な
い垂直形状のエツチングが可能となる反応性イオンエソ
チング（ＲＣａｃｔｉｖｅ　ｔｏｎ　ＥｔｃｈｉＢ　　
以下、ＲＩＥという）方式が主流となっている。

上記ＲＩＥは、プラズマを発生させた処理空間内で基板
にバイアスを印加し、これによって加速されたイオンを
基板に垂直に衝突させて薄膜をエツチングする方式であ
り、イオンｔｌ？’Ｊを受けたレジストの分解生成物や
気相雰囲気中のポリマーが薄膜の側壁に付着する、いわ
ゆる側壁保ｌｉＮ膜反応によって側壁が中性ラジカルに
よりエツチングされるのを防ぐため、マスク寸法からの
ずれの少ない異方性エツチングを実現することができる
。

また、上記ＲＩＥに用いるドライエツチング装置として
は、従来より平行平板形ドライエツチング装置が知られ
ており、近年は、例えば、特開昭６２−１４４２９号公
報に記載されているようなマイクロ波プラズマエツチン
グ装置なども用いられるようになっている。

〔発明が解決しようとする課題〕 本発明者は、下地に急峻な段差部を有する基板上の薄膜
を上記ＲＩＥ方式でエツチング加工する際、下記のよう
な問題が生ずることを見出した。

例えば、ＭＯ５形Ｄ　ＲＡ　Ｍ（Ｄｙｎａｍｉｃ　ｒａ
ｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ＞の製造工程で
は、まず、第５図（ａ）に示すように、基板５０のＳｉ
○２膜５１の表面にポリシリコンなどからなる第一ゲー
ト電極（プレート電極）５２を形成し、第二ゲート５１
０２膜５３と層間Ｓ　ｉ　０２膜５４とを形成した後、
基板５０の表面にポリシリコンなどからなる第二ゲート
電極用薄膜５５を被着する。

ここで、第一ゲート電極５２の端部には、第二ゲート電
極用薄膜５５のステップカバレージを向上させるため、
あらかじめ所定の角度（θ）の傾斜を設けておくのが通
常である。

次に、第５図（ｂ）に示すように、第二ゲート電極用薄
膜５５の所定箇所にホトレジストパターン５６を形成し
、側壁保護膜反応を利用したＲＩＥによって、第二ゲー
ト電極５７を形成する。

このとき、第一ゲート電極５２の段差部では、第５図（
ａ）に示すように、第二ゲート電極用薄膜５５の垂直方
向の膜厚（ｔｌ）が平坦部での膜厚（ｔ２）よりも厚い
（ｔ２　＝　ｔ、／ｃ　ｏ　ｓθ）ため、段差部の傾斜
面に第二ゲート電極用薄膜５５の一部が残ってしまう（
エッチ残り）。

このエッチ残りは、従来、オーバーエツチングによって
除去していたが、ＲＩＥでは、ＳｉＣ２に対するボリン
リコンのエツチング速度比（選択比）が１０程度と小さ
いため、このオーバーエツチングによって、平坦部に露
出した薄い第ニゲ−）Ｓ１０２　膜５３、さらにはその
下層の基板５０までもが削られてしまい（第５図（Ｃ）
）、その結果、基板５０が損傷を受けてしまうという問
題が生じている。

このオーバーエツチングによる下地の損傷は、半導体装
置の微細化に伴って第ニゲ−）Ｓｉｇｈ膜が薄膜化する
につれ、−層深刻な問題となる。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、平坦部と段差部とを有する下地の表面
に被着された薄膜をエツチングして段差部の近傍に薄膜
パターンを形成する際、平坦部の下地をオーバーエツチ
ングすることなく、段差部の薄膜を除去することができ
るエツチング技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本順において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、下地の段差部に傾斜を設けた後、基板の表面
に薄膜を堆積し、次いで、上記薄膜の表面にホトレジス
トパターンを形成した後、前記薄膜の側壁にはポリマー
が被着するが、前記段差部にはポリマーが被着しない条
件で、前記薄膜を前記下地の平坦部が露出するまでエツ
チングし、次いで、上記下地に対する選択比の高いラジ
カル種を用いたプラズマモードの等方性エツチングで上
記段差部の傾斜面に残った薄膜を除去するエツチング方
法である。

〔作用〕

上記した手段によれば、平坦部の下地をオーバ−エッチ
ングすることなく、段差部表面の薄膜を除去することが
できる。

その際、プラズマ形成手段とイオンエネルギーとを独立
に制御できるマイクロ波プラズマエツチング装置を用い
て反応性イオンモードの異方性エツチングとプラズマモ
ードの等方性エツチングとを同一処理空間で連続して行
うことにより、エツチングのスループット向上と基板の
汚染防止とが達成される。

〔実施例〕

第１図（ａ）〜（ｅ）は、本発明の一実施例である半導
体装置の製造方法を示す半導体基板の断面図、第２図は
、本実施例で用いるマイクロ波プラズマエツチング装置
の略正面図、第３図は、下地段差部の傾斜角度とその表
面に堆積されたポリマーの膜厚との関係を示すグラフ図
、第４図は、マイクロ波プラズマエツチング装置の高周
波電力とポリシリコン／５ｉｎ２のエツチング速度比と
の関係を示すグラフ図である。

以下、ＭＯ３形ＤＲＡＭの製造方法に適用された本実施
例を説明する。

まず、ｐ−形ンリコン単結晶基板１の表面にＳｌ○２絶
縁膜２を形成し、ＣＶＤ法を用いてその表面にＳＩ３Ｎ
４膜３を被着した後、ホトレジストマスクを用いたドラ
イエツチングを行って、後にトランジスタが形成される
領域に５１３Ｎ４膜３を残す。次いで、基板１の表面か
らホウ素（Ｂ）イオンを打ち込んでチャネルストッパ領
域４を形成した後、基板１の表面を湿式酸化して素子分
離用のフィールド絶縁膜５を形成する（第１図（ａ））
。

次に、５１３Ｎ４膜３を除去した後、ＣＶＤ法を用いて
基板１の表面にポリシリコンからなる薄膜を被着し、リ
ン（Ｐ）処理によってこのポリシリコン膜を低抵抗化し
た後、ホトレジストマスクを用いたドライエツチングを
行い、キャパシタの第一ゲート電極（プレート電極）６
を形成する。

次に、第一ゲート電極６が被着していない領域の５ｌｏ
２　絶縁膜２をフッ酸−フッ化アンモニウム混合液など
で除去した後、湿式熱酸化法を用いて新たに第ニゲ−）
Ｓｉｎ２膜７を形成し、同時に第一ゲート電極６の表面
に層間ＳｉＯ２膜８を形成する（第１図Ｑ）））。

その際、層間Ｓ　ｉ　０２　膜８で被覆された第一ゲー
ト電極６の段差部Ｓの傾斜角（θ）が７５度以下となる
よう、あらかじめ第一ゲート電極６を形成する際、その
端部に傾斜を設けておく。

次に、ＣＶＤ法を用いて基板１の表面にポリシリコンか
らなる第二ゲート電極用薄膜９を被着し、リン（Ｐ）処
理によってこの第二ゲート電極用薄膜９を低抵抗化した
後、その表面の所定箇所にホトレジストパターン１０を
形成する（第１図（Ｃ））。

次に、上記第二ゲート電極用薄膜９をエツチングするた
めのマイクロ波プラズマエツチング装置３０の構成を第
２図を用いて説明する。

石英からなる透明な放電管３１と、エツチングガスを導
入するためのガス導入管３２と、排気管３３とを備えた
真空処理容器３４の内部中央には、電極を兼ねた試料台
３５が設置され、この試料台３５と上記放電管３１との
間に処理空間Ｔが形成されている。

放電管３１の上方に設置された導波管３６の奥端部には
、プラズマ形成手段の一部を構成するマイクロ波発生器
３７が取り付けられ、このマイクロ波発生器３７で発生
した、例えば、周波数２．４５ＧＨｚのマイクロ波が導
波管３６を経て処理空間Ｔに導入されるようになってい
る。また、導波管３６の外周部において放電管３１の近
傍には、プラズマ形成手段の一部を構成する電磁コイル
３８が設置されている。

試料台３５の外周には、一端が試料台３５の周辺近傍に
位置し、他端が接地された固定電位付与電極３９が取り
付けられている。また、試料台３５の下端には、イオン
エネルギー制御手段である高周波電源４０がマツチング
回路４１を介して接続されている。さらに、導波管３６
の下端部外側には、発光モニタ４２が設置され、エツチ
ングの進行状況が外部から観測できるようになっている
。

上記構成からなるマイクロ波プラズマエツチング装置３
０を用いてエツチングを行うには、真空処理容器３４の
内部を排気した後、ガス導入管３２から所定のエツチン
グガスを導入する一方、マイクロ波発生器３７で発生し
たマイクロ波を処理空間Ｔに導入し、必要に応じて電磁
コイル３８で磁界を発生させる。

すると、処理空間Ｔにプラズマが発生し、エツチングガ
スから解離生成した電気的に中性なフリーラジカルによ
るプラズマモードの等方性エツチングが開始される。ま
た、試料台３５に所定の高周波電力を印加してイオンエ
ネルギーを加速することにより、反応性イオンモードの
異方性エツチングを行うこともできる。

このように、上記マイクロ波プラズマエツチング装置３
０は、プラズマ形成手段とイオンエネルギー制御手段と
を互いに独立に制御することができるため、プラズマモ
ードのエツチングと反応性イオンモードのエツチングと
を同一の真空処理容器３４の内部で連続して行うことが
できる、という従来の平行平板形ドライエツチング装置
にない利点を備えているのが特徴である。

次に、上記マイクロ波プラズマエツチング装置３０を用
いた第二ゲート電極用薄膜９のエツチング工程を説明す
る。

まず、前述した工程（ホトレジストパターン１０の形成
）が完了した基板１を試料台３５に載置し、真空処理容
器３４の内部を排気した後、例えば、六フッ化イオウ（
ＳＦ、）とトリクロロトリフルオロエタン（ｃｚｃＡｓ
Ｆｉ）との混合ガスからなるエツチングガスを真空処理
容器３４の内部に導入する。

次いで、前記した手順に従い、処理空間Ｔにプラズマを
発生させるとともに、試料台３５に高周波電力を印加し
、第二ゲート電極用薄膜９を反応性イオンモードでエツ
チングする。

このときのエツチング条件は、例えば、ＳＦｓ／（Ｓ　
Ｆ、＋Ｃ，Ｃｆ、Ｆ、）　〜０．１〜０．２．高周波電
力＝　０．６〜１．３　Ｗ　／　ｃｉ　、ガス圧＝約Ｉ
Ｐａである。

このエツチング工程では、エツチングガス中のＣｚ（１
’：＋Ｆ＋　から解離生成した炭素（Ｃ）やフッ素（Ｆ
）、あるいはホトレジストの分解生成物である炭素（Ｃ
）などが重合してポリマーが形成され、これが基板１の
表面に堆積する。

その際、基板１の表面の平坦部では、エツチングガスか
ら解離生成したイオンが基板１に対して垂直方向に加速
されるため、堆積したポリマーは、イオンの衝撃によっ
て速やかに除去される。

また、第３図は、第一ゲート電極６の段差部Ｓの傾斜角
（θ）とこの段差部Ｓの表面に堆積されたポリマーの膜
厚との関係を示すグラフ図であるが、この図から明らか
なように、段差部Ｓの傾斜角（θ）が本実施例のように
７５度以下の場合には、堆積したポリマーは、平坦部同
様、イオンのｉ’ｓによって速やかに除去される。

一方、ホトレジストパターン１０の側壁およびその下方
の第二ゲート電極用薄膜９の側壁にはイオンの入射が殆
どないため、堆積したポリマーは側壁保護膜１１として
残る。

その結果、第１図（ｄ）に示すように、平坦部の、第ニ
ゲ−）ＳｉＯ７膜７が露出した時点でエツチングを停止
すると、ホトレジストパターン１０の下方には、その寸
法通りの第二ゲート電極１２が形成されるが、第一ゲー
ト電極６の段差部Ｓでは、第二ゲート電極用薄膜９の垂
直方向の膜厚が平坦部での膜厚よりも厚いため、その傾
斜面に第二ゲート電極用薄膜９の一部が残る。なお、第
二ゲート５１０２　膜７が露出したことは、例えば、エ
ツチングガスから解離生成したＳｉＦラジカルの発光強
度を発光モニタ４２で監視することによって確認するこ
とができる。

次に、試料台３５への高周波電力の印加を停止し、ＳＦ
ｓ　ガス単独で等方性モードのエツチングを行う。

このエツチング工程では、主としてエツチングガス中の
ＳＦｇ　から解離生成したフッ素ラジカルによって等方
性エツチングが進行し、段差部Ｓの傾斜面に残った第二
ゲート電極用薄膜９がエツチングされる（第１図（ｅ）
）。

その際、第二ゲート電極１２は、側壁が側壁保護膜１１
によって保護されているため、サイドエツチングが防止
され、その形状が保たれる。

また、第４図は、３１０２　に対するポリシリコンのエ
ツチング速度比（選択比）と試料台に印加した高周波電
力との関係を示すものであるが、この図から明らかなよ
うに、フッ素ラジカルを主体とするプラズマモード（高
周波電力−〇）のエツチングでは、約２００と非常に高
い選択比が得られるため、段差部Ｓの傾斜面に残った第
二ゲート電極用薄膜９を除去する際、平坦部の第二ゲー
ト５１０２膜７は殆どエツチングされず、従って、基板
１に損傷を与える虞れはない。

以上詳述したように、第一ゲート電極６の段差部Ｓの近
傍に第二ゲート電極１２を形成する際、あらかじめ段差
部Ｓに７５度以下の傾斜角を設け、第二ゲート電極用薄
膜９を反応性イオンモードでエツチングして平坦部の第
二ゲート５１０２膜７を露出させた後、段差部Ｓの傾斜
面に残った第二ゲート電極用薄膜９をフッ素ラジカルを
主体とするプラズマモードでエツチングすることにより
、基板１に損傷を与えることなく、レジスト寸法通りの
第二ゲート電極１２を形成することができる。

また、本実施例では、プラズマ形成手段とイオンエネル
ギーとを独立に制御できるマイクロ波プラズマエツチン
グ装置３０を用いたので、反応性イオンモードのエツチ
ングとプラズマモードのエツチングとを同一の真空処理
容器３４の内部で連続して行うことができ、これにより
、エツチングのスループットが向上するとともに、基板
１の汚染を防止することができる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明した。が、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。

例えば、反応性イオンモードのエツチングを行う際に用
いるエツチングガスは、前記実施例で用いた混合ガスに
限定されるものではなく、ＳＦ。

＋　Ｃ２Ｃｌ　ｔ　Ｆ　２　、　　Ｓ　Ｆ　ｓ　＋　Ｃ
Ｃｊ！　４　、　　Ｎ　Ｆ　）　＋　Ｃ２ＣＬＦ２．Ｎ
Ｆｓ＋ＣＣＬ　など、第二ゲート電極の側壁に保護膜を
形成することができるガス種であれば、いずれを使用し
てもよい。

プラズマイオンモードのエツチングを行う際に用いるエ
ツチングガスも、前記実施例で用いたＳＦ６　に限定さ
れるものではなく、ＮＦ、など、フッ素ガスを効率良く
解離生成することができるガス種であれば、いずれを使
用してもよい。また、これらのガスとＣ２（１’３Ｆ等
の混合ガスでも良い。

その際、第二ゲート電極用薄膜がポリシリコン以外の材
料で構成されている場合は、それに適したエツチングガ
スを選定できることはいうまでもない。

また、プラズマイオンモードのエツチングを行う際、高
周波電力の印加を必ずしも停止する必要はなく、下地の
薄膜材料やその膜厚に応じて最適の電力を印加すればよ
い。

さらに、エツチング装置も前記実施例で用いたマイクロ
波プラズマエツチング装置に限定されるものではなく、
プラズマ中に挿入したグリッドでイオンエネルギーを制
御する方式のエツチング装置など、プラズマ形成手段と
イオンエネルギーとを独立に制御することができる他の
エツチング装置を用いてもよい。

以上の説明では、主として本発明者によってなされた発
明を、その利用分野となったＭＯ３形ＤＲＡＭのゲート
電極形成工程に適用した場合について説明したが、本発
明は、これに限定されるものではなく、下地に平坦部と
段差部とを有する基板上に堆積された薄膜をエツチング
して段差部の近傍に所定の薄膜パターンを形成する工程
を含むすべての半導体！ｌ！造プロセスに適用すること
ができる。

〔発明の効果〕

水頭において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、下地に平坦部と段差部とを有する基板上に堆
積された薄膜をエツチングして所定の薄膜パターンを形
成する際、あらかじめ段差部に７５度以下の傾斜を設け
た後、基板の表面に薄膜を堆積し、次いで、上記薄膜の
表面にホトレジストパターンを形成した後、薄膜の側壁
にポリマーを形成しながら下地の平坦部が露出するまで
異方性エツチングを行い、次いで、下地に対する選択比
の高いラジカル種を用いたプラズマモードの等方性エツ
チングで段差部の傾斜面に残った薄膜を除去することに
より、平坦部の下地をオーバーエツチングすることなく
、かつ、形成された薄膜パターンにサイドエツチングを
生ずることなく、段差部表面の薄膜を除去することがで
きる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の一実施例である半導体
装置の製造方法を示す半導体基板の断面図、第２図は本
実施例で用いるマイクロ波プラズマエツチング装置の略
正面図、 第３図は下地段差部の傾斜角度とその表面に堆積された
ポリマーの膜厚との関係を示すグラフ図、第４図はマイ
クロ波プラズマエツチング装置の高周波電力とポリシリ
コン／Ｓｉ○２のエツチング速度比との関係を示すグラ
フ図、 第５図（ａ）〜（Ｃ）は従来のＭＯ３形Ｄ　ＲＡ　Ｍ　
（７）製造工程を示す半導体基板の断面図である。 １・・・半導体基板、２，５１・・・５１０２絶縁膜、
３・・・５ｉｓＮ＋膜、４・・・チャネルストッパ領域
、５・・・フィールド絶縁膜、６゜５２・・・第一ゲー
ト電極、７．５３・・・第二ゲート５１０２膜、８，５
４・・・層間５Ｉ０２膜、９．５５・・・第二ゲート電
極用薄膜、１０゜５６・・・ホトレジストパターン、１
１・・・側壁保護膜、１２．５７・・・第二ゲート電極
、３０・・・マイクロ波プラズマエツチング装置、３１
・・・放電管、３２・・・ガス導入管、３３・・・排気
管、３４・・・真空処理室、３５・・・試料台（電極）
、３６・・・導波管、３７・・・マイクロ波発生装置、
３８・・・電磁コイル、３９・・・固定電位付与電極、
４０・・・高周波電源、４１・・・マツチング回路、４
２・・・発光モニタ、Ｓ・・・段差部、Ｔ・・・処理空
間。 代理人　弁理士　筒　井　大　和 第１図 （ａ） ・ぺ １０・・・ホトレジストパターン １１・側壁保護膜 １２・・・第二ゲート電極 Ｓ　段差部 （ｂ） 第３ 傾斜角度（θ） 高周波電力 第 図 ６０・・・マイクロ波プラズマエツチング装置３７・・
・マイクロ波発生器（プラズマ形成手段）３８・・・電
磁コイル（プラズマ形成手段）４０・・高周波電源（イ
オンエネルギー制御手段）第 図

Claims (1)

1. 【特許請求の範囲】 １、下地に平坦部と段差部とを有する半導体基板上に堆
   積された薄膜をエッチングして所定の薄膜パターンを形
   成する際、あらかじめ前記段差部に傾斜を設けた後、前
   記半導体基板の表面に薄膜を堆積し、次いで、前記薄膜
   の表面にホトレジストパターンを形成した後、前記薄膜
   の側壁にはポリマーが被着するが、前記段差部にはポリ
   マーが被着しない条件で、前記薄膜を前記下地の平坦部
   が露出するまでエッチングし、次いで、前記下地に対す
   る選択比の高いラジカル種を用いたプラズマモードの等
   方性エッチングで前記段差部の傾斜面に残った薄膜を除
   去することを特徴とする半導体装置の製造方法。 ２、段差部に７５度以下の傾斜を設けることを特徴とす
   る請求項１記載の半導体装置の製造方法。 ３、マイクロ波発生器と処理空間の周囲に配置された磁
   場発生コイルとからなるプラズマ形成手段と、高周波電
   源からなるイオンエネルギー制御手段とを備え、前記プ
   ラズマ形成手段とイオンエネルギー制御手段とが独立に
   制御できるマイクロ波プラズマエッチング装置を用いる
   ことを特徴とする請求項１記載の半導体装置の製造方法
   。