JPH04277677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04277677A JPH04277677A JP3039739A JP3973991A JPH04277677A JP H04277677 A JPH04277677 A JP H04277677A JP 3039739 A JP3039739 A JP 3039739A JP 3973991 A JP3973991 A JP 3973991A JP H04277677 A JPH04277677 A JP H04277677A
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- Japan
- Prior art keywords
- gate electrode
- resist pattern
- conductive layer
- etching
- element formation
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に特性の
異なる複数種類のＭＯＳＦＥＴ（ＭＯＳ構造の電界効果
トランジスタ）を含むＩＣの製造方法に関する。
異なる複数種類のＭＯＳＦＥＴ（ＭＯＳ構造の電界効果
トランジスタ）を含むＩＣの製造方法に関する。
【０００２】近年、半導体ＩＣの高集積化、高機能化に
伴って、同一デバイスへのロジック回路、メモリ回路、
アナログ回路等の混載の要求が増えている。ＭＯＳ型混
載ＩＣにあっては特性の異なる複数種類のＭＯＳ Ｆ
ＥＴを必要とするから、それらのゲート電極は異なる導
電層から異なる工程で形成しなければならない。
伴って、同一デバイスへのロジック回路、メモリ回路、
アナログ回路等の混載の要求が増えている。ＭＯＳ型混
載ＩＣにあっては特性の異なる複数種類のＭＯＳ Ｆ
ＥＴを必要とするから、それらのゲート電極は異なる導
電層から異なる工程で形成しなければならない。
【０００３】
【従来の技術】特性の異なる複数種類のＭＯＳ ＦＥ
Ｔを含むＩＣの従来の製造方法を、図３を参照しながら
説明する。図３（ａ） 〜（ｃ） は従来の製造方法を
工程順に示す模式断面図である。図中、図１と同じもの
には同一の符号を付与した。
Ｔを含むＩＣの従来の製造方法を、図３を参照しながら
説明する。図３（ａ） 〜（ｃ） は従来の製造方法を
工程順に示す模式断面図である。図中、図１と同じもの
には同一の符号を付与した。
【０００４】図３（ａ） は、基板１の第一の素子形成
領域Ａに第一のゲート電極４Ａを形成した後、更に第二
の素子形成領域Ｂに第二のゲート電極６Ｂを形成するた
めに基板１全面に第二の導電層６を形成した状態を示し
ている。
領域Ａに第一のゲート電極４Ａを形成した後、更に第二
の素子形成領域Ｂに第二のゲート電極６Ｂを形成するた
めに基板１全面に第二の導電層６を形成した状態を示し
ている。
【０００５】基板１はＳｉウエハであり、その表面には
、第一及び第二の素子形成領域Ａ及びＢではそれぞれＳ
ｉＯ２からなるゲート酸化膜３Ａ及び３Ｂが、又、素子
分離領域ではＳｉＯ２からなるフィールド酸化膜２が、
それぞれ形成されている。第一のゲート電極４Ａは、基
板１の全面に形成したポリシリコン等からなる第一の導
電膜（図示は省略）を選択エッチングして得たものであ
る。その上面及び側面にはＳｉＯ２からなる絶縁膜５Ａ
が形成されている。第二の導電層６はポリシリコン等か
らなり、例えばＣＶＤ法により形成される。
、第一及び第二の素子形成領域Ａ及びＢではそれぞれＳ
ｉＯ２からなるゲート酸化膜３Ａ及び３Ｂが、又、素子
分離領域ではＳｉＯ２からなるフィールド酸化膜２が、
それぞれ形成されている。第一のゲート電極４Ａは、基
板１の全面に形成したポリシリコン等からなる第一の導
電膜（図示は省略）を選択エッチングして得たものであ
る。その上面及び側面にはＳｉＯ２からなる絶縁膜５Ａ
が形成されている。第二の導電層６はポリシリコン等か
らなり、例えばＣＶＤ法により形成される。
【０００６】この第二の導電層６を選択的にエッチング
して第二の素子形成領域Ｂに第二のゲート電極６Ｂを形
成するには、先ずこの第二の導電層６上にレジスト膜（
図示は省略）を形成し、このレジスト膜を露光、現像し
て所望の第二のゲート電極６Ｂに対応するレジストパタ
ーン７Ｂを得る。次にこのレジストパターン７Ｂをマス
クとして異方性エッチング法（エッチングガスとして例
えばＣＣｌ４を使用）により第二の導電膜６を選択的に
エッチングして第二のゲート電極６Ｂを得る。但しこの
際、第一のゲート電極４Ａの側面に沿って残渣６ａを生
じる。この状態を図３（ｂ） に示す。
して第二の素子形成領域Ｂに第二のゲート電極６Ｂを形
成するには、先ずこの第二の導電層６上にレジスト膜（
図示は省略）を形成し、このレジスト膜を露光、現像し
て所望の第二のゲート電極６Ｂに対応するレジストパタ
ーン７Ｂを得る。次にこのレジストパターン７Ｂをマス
クとして異方性エッチング法（エッチングガスとして例
えばＣＣｌ４を使用）により第二の導電膜６を選択的に
エッチングして第二のゲート電極６Ｂを得る。但しこの
際、第一のゲート電極４Ａの側面に沿って残渣６ａを生
じる。この状態を図３（ｂ） に示す。
【０００７】この残渣６ａは、第二の導電層６のこの位
置に段差があって垂直方向の膜厚が他の位置より大であ
っために取り切れなかったものである。この残渣６ａを
除去するために、レジストパターン７Ｂを除去した後、
再び基板１全面にレジスト膜（図示は省略）を形成し、
このレジスト膜を露光、現像して第二の素子形成領域Ｂ
を覆うレジストパターン８Ｂを得る。次にこのレジスト
パターン８Ｂをマスクとして等方性エッチング（エッチ
ングガスとして例えば ＣＦ４＋Ｏ２を使用）を行う。 この状態を図３（ｃ） に示す。等方性エッチングとす
る理由は、この残渣６ａのみをエッチングするためであ
る（ポリシリコンとＳｉＯ２のエッチング選択比が大き
く取れる） 。その後、レジストパターン８Ｂを除去し
て全工程を完了する。
置に段差があって垂直方向の膜厚が他の位置より大であ
っために取り切れなかったものである。この残渣６ａを
除去するために、レジストパターン７Ｂを除去した後、
再び基板１全面にレジスト膜（図示は省略）を形成し、
このレジスト膜を露光、現像して第二の素子形成領域Ｂ
を覆うレジストパターン８Ｂを得る。次にこのレジスト
パターン８Ｂをマスクとして等方性エッチング（エッチ
ングガスとして例えば ＣＦ４＋Ｏ２を使用）を行う。 この状態を図３（ｃ） に示す。等方性エッチングとす
る理由は、この残渣６ａのみをエッチングするためであ
る（ポリシリコンとＳｉＯ２のエッチング選択比が大き
く取れる） 。その後、レジストパターン８Ｂを除去し
て全工程を完了する。
【０００８】
【発明が解決しようとする課題】ところがこのような従
来の方法で第二のゲート電極６Ｂを形成すると、ゲート
酸化膜３Ａや絶縁膜５Ａは、第二のゲート電極６Ｂをパ
ターニングする際と残渣６ａを除去する際の二度にわた
りエッチングガスに曝されて著しく膜減りする。もとも
とこれらの膜は極めて薄い（例えば ２００Å） から
、場合によっては膜が無くなって下地のシリコンやポリ
シリコン等がエッチングされ、コンタクト不良やジャン
クションリークの原因となる。これを避けるためには厳
しいプロセス条件が必要となる。従来の方法にはこのよ
うな問題があった。
来の方法で第二のゲート電極６Ｂを形成すると、ゲート
酸化膜３Ａや絶縁膜５Ａは、第二のゲート電極６Ｂをパ
ターニングする際と残渣６ａを除去する際の二度にわた
りエッチングガスに曝されて著しく膜減りする。もとも
とこれらの膜は極めて薄い（例えば ２００Å） から
、場合によっては膜が無くなって下地のシリコンやポリ
シリコン等がエッチングされ、コンタクト不良やジャン
クションリークの原因となる。これを避けるためには厳
しいプロセス条件が必要となる。従来の方法にはこのよ
うな問題があった。
【０００９】本発明はこのような問題を解決して、プロ
セス条件を緩和すること、或いは製造歩留りを向上する
ことが出来る半導体装置の製造方法を提供することを目
的とする。
セス条件を緩和すること、或いは製造歩留りを向上する
ことが出来る半導体装置の製造方法を提供することを目
的とする。
【００１０】
【課題を解決するための手段】この目的は、本発明によ
れば、第一の素子形成領域Ａのゲート酸化膜３Ａ上に形
成した第一のゲート電極４Ａの上面及び側面に絶縁膜５
Ａを形成した後、該第一の素子形成領域Ａを含む基板１
全面に第二の導電層６を形成し、該第二の導電層６を選
択的にエッチングして第二の素子形成領域Ｂのゲート酸
化膜３Ｂ上に第二のゲート電極６Ｂを形成する半導体装
置の製造方法において、該第二のゲート電極６Ｂのパタ
ーニングは異方性エッチングにより行い、該第一の素子
形成領域Ａに形成された該第二の導電層６の除去は一回
の等方性または準異方性エッチングにより一括して行う
ことを特徴とする半導体装置の製造方法とすることで、
達成される。
れば、第一の素子形成領域Ａのゲート酸化膜３Ａ上に形
成した第一のゲート電極４Ａの上面及び側面に絶縁膜５
Ａを形成した後、該第一の素子形成領域Ａを含む基板１
全面に第二の導電層６を形成し、該第二の導電層６を選
択的にエッチングして第二の素子形成領域Ｂのゲート酸
化膜３Ｂ上に第二のゲート電極６Ｂを形成する半導体装
置の製造方法において、該第二のゲート電極６Ｂのパタ
ーニングは異方性エッチングにより行い、該第一の素子
形成領域Ａに形成された該第二の導電層６の除去は一回
の等方性または準異方性エッチングにより一括して行う
ことを特徴とする半導体装置の製造方法とすることで、
達成される。
【００１１】
【作用】ゲート電極のパターニングには寸法精度維持の
上からサイドエッチのない異方性エッチングが適してお
り、一方、ゲート電極既設の素子形成領域に後で形成さ
れた導電層の除去には、段差部分でも残渣が残らない等
方性エッチングが適している。
上からサイドエッチのない異方性エッチングが適してお
り、一方、ゲート電極既設の素子形成領域に後で形成さ
れた導電層の除去には、段差部分でも残渣が残らない等
方性エッチングが適している。
【００１２】本発明では、新たにゲート電極をパターニ
ングする際にはゲート電極既設の素子形成領域がレジス
トでマスクされているため、この領域の酸化膜はエッチ
ングガスには曝されない。一方、ゲート電極既設の素子
形成領域の導電層を除去する際には新たにゲート電極を
パターニングした素子形成領域がレジストでマスクされ
ているため、この領域の酸化膜はエッチングガスには曝
されない。即ち、両領域共にエッチングガスに曝される
回数は一回だけである。従って、従来の方法による場合
よりも酸化膜の膜減りは少ない。その結果、プロセス条
件を緩和すること、或いは製造歩留りを向上することが
出来る。
ングする際にはゲート電極既設の素子形成領域がレジス
トでマスクされているため、この領域の酸化膜はエッチ
ングガスには曝されない。一方、ゲート電極既設の素子
形成領域の導電層を除去する際には新たにゲート電極を
パターニングした素子形成領域がレジストでマスクされ
ているため、この領域の酸化膜はエッチングガスには曝
されない。即ち、両領域共にエッチングガスに曝される
回数は一回だけである。従って、従来の方法による場合
よりも酸化膜の膜減りは少ない。その結果、プロセス条
件を緩和すること、或いは製造歩留りを向上することが
出来る。
【００１３】尚、準異方性エッチングは等方性エッチン
グと異方性エッチングとの中間的な性質を有するもので
あり、エッチング選択比は等方性エッチングの場合より
小さいが、本発明では上記のように酸化膜がエッチング
ガスに曝される回数が一回だけであるから、この準異方
性エッチングの適用が可能となる。
グと異方性エッチングとの中間的な性質を有するもので
あり、エッチング選択比は等方性エッチングの場合より
小さいが、本発明では上記のように酸化膜がエッチング
ガスに曝される回数が一回だけであるから、この準異方
性エッチングの適用が可能となる。
【００１４】
【実施例】本発明に基づくＩＣ製造方法の実施例を、図
１及び図２を参照しながら説明する。
１及び図２を参照しながら説明する。
【００１５】図１（ａ） 〜（ｃ） は本発明の第一の
実施例を工程順に示す模式断面図である。図１（ａ）
は基板１の第一の素子形成領域Ａに第一のゲート電極４
Ａを形成した後、更に第二の素子形成領域Ｂに第二のゲ
ート電極６Ｂを形成するために基板１全面に第二の導電
層６を形成した状態を示している（図３（ａ） と同じ
）。
実施例を工程順に示す模式断面図である。図１（ａ）
は基板１の第一の素子形成領域Ａに第一のゲート電極４
Ａを形成した後、更に第二の素子形成領域Ｂに第二のゲ
ート電極６Ｂを形成するために基板１全面に第二の導電
層６を形成した状態を示している（図３（ａ） と同じ
）。
【００１６】基板１はＳｉウエハであり、その表面には
、第一及び第二の素子形成領域Ａ及びＢではそれぞれＳ
ｉＯ２からなるゲート酸化膜３Ａ及び３Ｂ（膜厚は例え
ば ２００Å、 ５００Å）が、又、素子分離領域では
ＳｉＯ２からなるフィールド酸化膜２（膜厚は例えば６
０００Å）が、それぞれ形成されている。第一のゲート
電極４Ａは、基板１の全面に形成したポリシリコン等か
らなる第一の導電膜（図示は省略、膜厚は例えば４００
０Å）を選択エッチングして得たものである。その上面
及び側面にはエッチングのストッパとしてＳｉＯ２から
なる絶縁膜５Ａ（膜厚は例えば ３００Å）が形成され
ている。第二の導電層６はポリシリコン等からなり、例
えばＣＶＤ法により形成される（膜厚は例えば４０００
Å）。
、第一及び第二の素子形成領域Ａ及びＢではそれぞれＳ
ｉＯ２からなるゲート酸化膜３Ａ及び３Ｂ（膜厚は例え
ば ２００Å、 ５００Å）が、又、素子分離領域では
ＳｉＯ２からなるフィールド酸化膜２（膜厚は例えば６
０００Å）が、それぞれ形成されている。第一のゲート
電極４Ａは、基板１の全面に形成したポリシリコン等か
らなる第一の導電膜（図示は省略、膜厚は例えば４００
０Å）を選択エッチングして得たものである。その上面
及び側面にはエッチングのストッパとしてＳｉＯ２から
なる絶縁膜５Ａ（膜厚は例えば ３００Å）が形成され
ている。第二の導電層６はポリシリコン等からなり、例
えばＣＶＤ法により形成される（膜厚は例えば４０００
Å）。
【００１７】この第二の導電層６を選択的にエッチング
して第二の素子形成領域Ｂに第二のゲート電極６Ｂを形
成するには、先ずこの第二の導電層６上にレジスト膜（
図示は省略）を形成し、このレジスト膜を露光、現像し
て、第一の素子形成領域Ａを覆うレジストパターン７Ａ
と所望の第二のゲート電極６Ｂに対応するレジストパタ
ーン７Ｂを得る。次にこのレジストパターン７Ａ及び７
Ｂをマスクとして異方性エッチング法（エッチングガス
として例えばＣＣｌ４を使用）により第二の導電膜６を
選択的にエッチングして中間パターン６ＸＡ と第二の
ゲート電極６Ｂを得る。この状態を図１（ｂ） に示す
。
して第二の素子形成領域Ｂに第二のゲート電極６Ｂを形
成するには、先ずこの第二の導電層６上にレジスト膜（
図示は省略）を形成し、このレジスト膜を露光、現像し
て、第一の素子形成領域Ａを覆うレジストパターン７Ａ
と所望の第二のゲート電極６Ｂに対応するレジストパタ
ーン７Ｂを得る。次にこのレジストパターン７Ａ及び７
Ｂをマスクとして異方性エッチング法（エッチングガス
として例えばＣＣｌ４を使用）により第二の導電膜６を
選択的にエッチングして中間パターン６ＸＡ と第二の
ゲート電極６Ｂを得る。この状態を図１（ｂ） に示す
。
【００１８】次にレジストパターン７Ａ及び７Ｂを除去
した後、再び基板１全面にレジスト膜（図示は省略）を
形成し、このレジスト膜を露光、現像して第二の素子形
成領域Ｂを覆うレジストパターン８Ｂを得る。次にこの
レジストパターン８Ｂをマスクとして等方性エッチング
法（エッチングガスとして例えば ＣＦ４＋Ｏ２を使用
）により中間パターン６ＸＡ を除去する。この状態を
図１（ｃ） に示す。その後、レジストパターン８Ｂを
除去して全工程を完了する。
した後、再び基板１全面にレジスト膜（図示は省略）を
形成し、このレジスト膜を露光、現像して第二の素子形
成領域Ｂを覆うレジストパターン８Ｂを得る。次にこの
レジストパターン８Ｂをマスクとして等方性エッチング
法（エッチングガスとして例えば ＣＦ４＋Ｏ２を使用
）により中間パターン６ＸＡ を除去する。この状態を
図１（ｃ） に示す。その後、レジストパターン８Ｂを
除去して全工程を完了する。
【００１９】図２（ａ） 〜（ｃ） は本発明の第二の
実施例を工程順に示す模式断面図である。図中、図１と
同じものには同一の符号を付与した。図２（ａ） は基
板１の第一の素子形成領域Ａに第一のゲート電極４Ａを
形成した後、更に第二の素子形成領域Ｂに第二のゲート
電極６Ｂを形成するために基板１全面に第二の導電層６
を形成した状態を示している。これは図１（ａ） と同
じであるから詳細説明を省略する。
実施例を工程順に示す模式断面図である。図中、図１と
同じものには同一の符号を付与した。図２（ａ） は基
板１の第一の素子形成領域Ａに第一のゲート電極４Ａを
形成した後、更に第二の素子形成領域Ｂに第二のゲート
電極６Ｂを形成するために基板１全面に第二の導電層６
を形成した状態を示している。これは図１（ａ） と同
じであるから詳細説明を省略する。
【００２０】この第二の導電層６を選択的にエッチング
して第二の素子形成領域Ｂに第二のゲート電極６Ｂを形
成するには、先ずこの第二の導電層６上にレジスト膜（
図示は省略）を形成し、このレジスト膜を露光、現像し
て、第二の素子形成領域Ｂを覆うレジストパターン１７
Ｂ を得る。次にこのレジストパターン１７Ｂ をマス
クとして等方性エッチング法（エッチングガスとして例
えば ＣＦ４＋Ｏ２を使用）により第二の導電膜６を選
択的にエッチングして中間パターン１６ＸＢを得る。こ
の時第一の素子形成領域Ａ上の第二の導電層６は総て除
去される。この状態を図２（ｂ） に示す。
して第二の素子形成領域Ｂに第二のゲート電極６Ｂを形
成するには、先ずこの第二の導電層６上にレジスト膜（
図示は省略）を形成し、このレジスト膜を露光、現像し
て、第二の素子形成領域Ｂを覆うレジストパターン１７
Ｂ を得る。次にこのレジストパターン１７Ｂ をマス
クとして等方性エッチング法（エッチングガスとして例
えば ＣＦ４＋Ｏ２を使用）により第二の導電膜６を選
択的にエッチングして中間パターン１６ＸＢを得る。こ
の時第一の素子形成領域Ａ上の第二の導電層６は総て除
去される。この状態を図２（ｂ） に示す。
【００２１】次にレジストパターン１７Ｂ を除去した
後、再び基板１全面にレジスト膜（図示は省略）を形成
し、このレジスト膜を露光、現像して第一の素子形成領
域Ａを覆うレジストパターン１８Ａ と、中間パターン
ターン１６ＸＢ上には所望の第二のゲート電極６Ｂに対
応するレジストパターン１８Ｂ を得る。次にこのレジ
ストパターン１８Ａ及び１８Ｂ をマスクとして異方性
エッチング法（エッチングガスとして例えばＣＣｌ４を
使用）により第二のゲート電極６Ｂを得る。この状態を
図２（ｃ） に示す。その後、レジストパターン１８Ａ
及び１８Ｂ を除去して全工程を完了する。
後、再び基板１全面にレジスト膜（図示は省略）を形成
し、このレジスト膜を露光、現像して第一の素子形成領
域Ａを覆うレジストパターン１８Ａ と、中間パターン
ターン１６ＸＢ上には所望の第二のゲート電極６Ｂに対
応するレジストパターン１８Ｂ を得る。次にこのレジ
ストパターン１８Ａ及び１８Ｂ をマスクとして異方性
エッチング法（エッチングガスとして例えばＣＣｌ４を
使用）により第二のゲート電極６Ｂを得る。この状態を
図２（ｃ） に示す。その後、レジストパターン１８Ａ
及び１８Ｂ を除去して全工程を完了する。
【００２２】以上、第一の実施例、第二の実施例共に、
第二の素子形成領域Ｂに第二のゲート電極６Ｂを形成す
るために第一の素子形成領域Ａのゲート酸化膜４Ａ、絶
縁膜５Ａがエッチングガスに曝される回数は一回であり
、膜減りは少ない。
第二の素子形成領域Ｂに第二のゲート電極６Ｂを形成す
るために第一の素子形成領域Ａのゲート酸化膜４Ａ、絶
縁膜５Ａがエッチングガスに曝される回数は一回であり
、膜減りは少ない。
【００２３】本発明は以上の実施例に限定されることな
く、更に種々変形して実施することが出来る。例えば、
第一の実施例、第二の実施例共に、等方性エッチングを
準異方性エッチング（エッチングガスとして例えば Ｓ
Ｆ６を使用）に代えても、本発明は有効である。
く、更に種々変形して実施することが出来る。例えば、
第一の実施例、第二の実施例共に、等方性エッチングを
準異方性エッチング（エッチングガスとして例えば Ｓ
Ｆ６を使用）に代えても、本発明は有効である。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
特性の異なる複数種類のＭＯＳ ＦＥＴを含むＩＣの
製造に際して、ゲート電極形成済みのＭＯＳ ＦＥＴ
領域が他のＭＯＳ ＦＥＴ領域でのゲート電極形成の
ためのエッチングにより損傷を受けることが少なく、従
ってプロセス条件を緩和すること、或いは製造歩留りを
向上することが出来る。
特性の異なる複数種類のＭＯＳ ＦＥＴを含むＩＣの
製造に際して、ゲート電極形成済みのＭＯＳ ＦＥＴ
領域が他のＭＯＳ ＦＥＴ領域でのゲート電極形成の
ためのエッチングにより損傷を受けることが少なく、従
ってプロセス条件を緩和すること、或いは製造歩留りを
向上することが出来る。
【図１】 本発明の第一の実施例を工程順に示す模式
断面図である。
断面図である。
【図２】 本発明の第二の実施例を工程順に示す模式
断面図である。
断面図である。
【図３】 従来の製造方法を工程順に示す模式断面図
である。
である。
１ 基板
２ フィールド酸化膜
３Ａ， ３Ｂ ゲート酸化膜
４Ａ 第一のゲート電極
５Ａ 絶縁膜
６ａ 残渣
６Ｂ 第二のゲート電極
６ＸＡ， １６ＸＢ 中間パターン
Claims (3)
- 【請求項１】 第一の素子形成領域（Ａ） のゲート
酸化膜（３Ａ）上に形成した第一のゲート電極（４Ａ）
の上面及び側面に絶縁膜（５Ａ）を形成した後、該第一
の素子形成領域（Ａ） を含む基板（１） 全面に第二
の導電層（６） を形成し、該第二の導電層（６） を
選択的にエッチングして第二の素子形成領域（Ｂ） の
ゲート酸化膜（３Ｂ）上に第二のゲート電極（６Ｂ）を
形成する半導体装置の製造方法において、該第二のゲー
ト電極（６Ｂ）のパターニングは異方性エッチングによ
り行い、該第一の素子形成領域（Ａ） に形成された該
第二の導電層（６） の除去は一回の等方性または準異
方性エッチングにより一括して行うことを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第二の導電層（６） 上に前記第
一の素子形成領域（Ａ） を覆うレジストパターン（７
Ａ）と前記第二のゲート電極（６Ｂ）に対応するレジス
トパターン（７Ｂ）とを形成する工程と、該レジストパ
ターン（７Ａ， ７Ｂ）をマスクとして異方性エッチン
グにより該第二の導電層（６） を選択的に除去して中
間パターン（６ＸＡ） と該第二のゲート電極（６Ｂ）
とを形成する工程と、前記第二の素子形成領域（Ｂ）
を覆うレジストパターン（８Ｂ）を形成する工程と、該
レジストパターン（８Ｂ）をマスクとして等方性または
準異方性エッチングにより該中間パターン（６ＸＡ）
を除去する工程と、をこの順に含むことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第二の導電層（６） 上に前記第
二の素子形成領域（Ｂ） を覆うレジストパターン（１
７Ｂ） を形成する工程と、該レジストパターン（１７
Ｂ） をマスクとして等方性または準異方性エッチング
により該第二の導電層（６） を選択的に除去して中間
パターン（１６ＸＢ）を形成する工程と、前記第一の素
子形成領域（Ａ） を覆うレジストパターン（１８Ａ）
と該中間パターン（１６ＸＢ）上に前記第二のゲート
電極（６Ｂ）に対応するレジストパターン（１８Ｂ）
とを形成する工程と、該レジストパターン（１８Ａ，
１８Ｂ）をマスクとして異方性エッチングにより該中間
パターン（１６ＸＢ）を選択的に除去して該第二のゲー
ト電極（６Ｂ）を形成する工程と、をこの順に含むこと
を特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039739A JP2679424B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039739A JP2679424B2 (ja) | 1991-03-06 | 1991-03-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04277677A true JPH04277677A (ja) | 1992-10-02 |
| JP2679424B2 JP2679424B2 (ja) | 1997-11-19 |
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ID=12561336
Family Applications (1)
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|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2679424B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013103114A1 (de) | 2012-04-02 | 2013-10-02 | Denso Corporation | Kraftstoff-Einspritzsteuerung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633447A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | Ｃｍｏｓ半導体集積回路装置の製造方法 |
| JPH023924A (ja) * | 1988-06-21 | 1990-01-09 | Hitachi Ltd | 半導体装置の製造方法 |
-
1991
- 1991-03-06 JP JP3039739A patent/JP2679424B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633447A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | Ｃｍｏｓ半導体集積回路装置の製造方法 |
| JPH023924A (ja) * | 1988-06-21 | 1990-01-09 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102013103114A1 (de) | 2012-04-02 | 2013-10-02 | Denso Corporation | Kraftstoff-Einspritzsteuerung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679424B2 (ja) | 1997-11-19 |
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