JPH0239253A - バッファメモリのデータ格納制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔（概要〕 バッファメモリを有する情報処理装置に係わり、特に同
一データを広い範囲に書き込む時のデータ格納制御方式
に関し、 所定の範囲以上に同一データを書き込むときの処理を高
速化することを目的とし、 前記同一データ及び前記同一データの書き込まれる範囲
を指定する情報を格納する手段を備え、所定の範囲以上
に同一データを書き込むことを検出したときは、バッフ
ァメモリ上のデータを更新することなく、前記格納する
手段に前記同一データ及びその範囲を指定する情報を書
き込み、前記同一データが書き込まれた範囲からデータ
を読み出すときは、バッファメモリからではなく、前記
格納する手段に格納されている同一データを所定データ
幅に拡張して読み出すことを特徴とするバッファメモリ
のデータ格納制御方式を構成する。

（産業上の利用分野〕 本発明は、バッファメモリを有する情報処理装置に係わ
り、特に同一データを広い範囲に書き込む時のデータ格
納制御方式に関する。

バッファメモリを有する情報処理装置は、データを主メ
モリ装置から読み込むとき、前記データの属する主メモ
リ上のブロックがバッファメモリ上に登録されているか
否かを調べ、登録されていればバッファメモリから前記
データを読み込み、登録されていなければバッファメモ
リ上に前記ブロックを登録し主メモリから前記ブロック
を転送すると共に前記データを読み込む。バッファメモ
リは、主メモリ装置に比べて高速にデータアクセスでき
、頻繁にアクセスされるデータがバッファメモリ上に登
録されていれば、実効的にデータアクセスが高速化でき
る。

〔従来の技術〕

バッファメモリのデータ格納制御方式には大きく分けて
ストアスル一方式とストアイン方式とがある。ストアス
ル一方式はデータを格納すると共に主メモリ上のデータ
も更新する方式であり、ストアイソ方式はバッファメモ
リ上のデータだけを更新し、そのデータの属するバッフ
ァメモリのブロックの登録が取り消されるときはバッフ
ァメモリ上のブロックを主メモリ装置へ転送するもので
ある。

第４図にストアイン方式のバッファメモリの一構成図を
示す。バッファメモリには主メモリのデータがブロック
単位で格納され、バッファディレクトリによりブロック
の登録状況が管理されている。バッファディレクトリは
ブロックのデータを識別するためのタグの集合で、タグ
は有効ビット■、変更ピントＭ、アドレス部ＡＤＲから
構成されている。有効ビット■は、そのタグの属するブ
ロックデータが有効であるか識別するもので、０なら無
効、１ならを効である。変更ビットＭは、バッファメモ
リのデータを更新すると１になる。

ムーブアウト（パ・ソファ、メモリの）゛ロングを主メ
モリに転送すること）が要求されたとき、変更ビットが
０ならバッファメモリの内容が変更されていないのでム
ーブアウトの必要がないが、変更ピントが１なら実際に
ムーブアウトを行う。アドレス部ＡＤＲは、主メモリの
ブロックを識別するものである。

第４図では、主メモリを１２８のグループに分割し、１
つのグループは２２０個のブロックからなる。１ブロツ
クは３２バイトどする。バッファディレクトリのタグは
各グループに対応し１２８個あり、対応するグループか
ら１ブロツクだけが登録できるものとする。バッファヒ
ントの検出は、アドレスレジスタの第２０〜２６ビツト
でタグを選択し、そのタグのアドレス部ＡＤＲとアドレ
スレジスタ２２の第Ｏ〜１９ビットを比較し、一致しか
つ有効ピント■が１なら、バッファヒントとする。

ここで、Ｘ　Ｃ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）命令のオ
ペランドフルオーバーラツプによるゼロクリアについて
、従来の方法を説明する。情報処理において、ＸＣ命令
のオペランドフルオーバーラツプによるゼロクリアやＭ
　Ｖ　ＣＬ　（Ｍｏｖｅ　Ｌｏｎｇ）命令によるパディ
ングなど、同一データを広範囲に渡って書き込むパディ
ング処理が頻繁に発生する。

ＸＣ命令の命令フォーマットは、ＯＰコード、第１及び
第２オペランド、オペランド長から構成される。ＸＣ命
令は第１オペランドと第２オペランドとの排他的論理和
をとり、第１オペランドに書き込む命令である。ＸＣ命
令の大半は、第１オペランドと第２オペランドを一致さ
せて第１オペランドをゼロクリアするのに用いられる。

ゼロデータを所定範囲に書き込むということでは、ＸＣ
命令によるゼロクリアもパディングの一つと考えてよい
。

第５図にＸＣ命令による１ブロツクのゼロクリアについ
てのタイムチャート図を示す。データアクセスのデータ
幅は８バイトであるから、■ブロック３２バイトをゼロ
クリアするには４回のＸＣ命令の演算及びその演算結果
の書き込みが必要である。同図（Ａ）は最もオーツドッ
クスなパイプライン処理による方式で、第１フローで第
１オペランドデータをフェッチし、第２フローで第２オ
ペランドデータをフェッチし、演算及びその演算結果の
書き込みを行う。１デ一タ幅のゼロクリアに２フローを
要するので、１ブロツクのゼロクリアに８フローを要す
ることになる。一方、同図（Ｂ）は処理を高速化するた
めの方式であり、第１及び第２フローはＡの方式と同様
にオペランドの最初の８バイトを演算及び演算結果の書
き込みを行い、同時にオペランドの一致を検出してゼロ
クリアであることが判明すると、第３フロー以下、オペ
ランドの残りの部分に前回演算結果であるゼロデータを
順次書き込んでいく方式である。この方式では１ブロツ
クのゼロクリアを５フローで終了できる。例えば、４ブ
ロツクのゼロクリアでは、Ａの方式が３２フローを要す
るのに比べ、Ｂの方式では１７フローで終了でき、非常
に高速化されている。

上記の説明はバッファメモリにヒツトしたときであり、
ヒントしないときはムーブアウトすべきブロックを主メ
モリへ転送し、ムーブインすべきブロックをバッファメ
モリに転送するため、転送処理が終了するまでパイプラ
イン処理が待ち状態となり、十数サイクルの待ち時間が
できる。ただし、処理を高速化するために、ムーブイン
するブロックが全て書き換えられることが検出されてい
るときは、実際にはムーブインせずタグの登録のみ行う
という方式もある。

〔発明が解決しようとする課題〕

上記で説明したように、従来のＸＣ命令によるゼロクリ
アでは、第５図（Ｂ）に示す方法でも１ブロツクをクリ
アするのに４フローかかり、これが１２８ハイドつまり
４ブロツクのクリアのときは、４ブロツクともバッファ
メモリにヒツトしたときも、１７フローの処理となる。

本発明は、所定の範囲以上に同一データを書き込むとき
の処理を高速化することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は、所定の範囲以上に
同一データを書き込むことを検出する手段と、前記同一
データ及び前記同一データの書き込まれる範囲を指定す
る情報を格納する手段と、前記格納する手段のデータを
所定データ幅に拡張する手段とを備える。

〔作用〕

所定の範囲以上に同一データを書き込むことを検出した
ときは、バッファメモリ上のデータを更新することなく
、前記同一データ及び前記同一データが書き込まれる範
囲を指定する情報を、それぞれのブロックに対応させ所
定の記憶装置上に書き込む。この処理は１回の書き込み
動作で行えるので、従来の数回の書き込み動作が必要だ
った場合に比べ、高速に同一データを書き込むことがで
きる。

バッファメモリからデータを読み出すときで、上記の如
く同一データが書き込まれたアドレスから読み出すとき
は、その範囲のデータはバッファメモリ上から読み出す
のではなくて、所定の記憶装置に格納されている同一デ
ータを必要なデータ長に拡張して使用する。

また、同一データを書き込むことを検出したときで、書
き込みの行われるブロックがバッファメモリ上に登録さ
れていないときは、バッファメモリにブロックの転送を
行わず、アドレスの登録のみ行い、前記同一データと、
前記同一データが書き込まれる範囲を指定する情報を、
それぞれのブロックに対応させ所定の記憶装置−Ｆに書
き込む。

〔実施例〕

第１図に実施例におけるタグのフォーマット、第２図に
一実施例の構成図を示す。

実施例におけるタグのフォーマットは、第１図に示すよ
うに、従来のタグにパディングフラグ部ＰＦ、〜Ｐ７　
　（各ｔビットずつ４ピント）とパディングデータ部Ｐ
Ｄ　（１バイト）を付加させたものである。１ブロツク
をデータ幅である８バイトで４分割し、パディングフラ
グＰＦ、〜ＰＦ。

を対応させ、パディングフラグ部ｌ）Ｆのいずれかのフ
ラグが１のときは、そのフラグに対応するバッファメモ
リ上のデータにタグのパディングデータ部ＰＤと同一の
データが書き込まれているとみなす。

従来例の説明と同様にＸＣ命令のオペランドフルオーバ
ーランプによるゼロクリアの動作を説明する。第１及び
第２オペランドアドレスが任意のブロックの先頭からと
し、オペランド長が１２８ハイドつまり４ブロツクに及
ぶものとする。そのタイムチャート図を第３図に示す。

第１及び第２フローで、オペランドフルオーバーラツプ
のゼロクリアであることを検出し、かつ、オペランド長
が１ブロツク以上に及ぶことを検出する。また、第２フ
ローのＷ２サイクルではパディングフラグＰＦ、〜ＰＦ
、をすべて１にし、パディングデータ部ＰＤに”ｏｏｏ
ｏｏｏｏｏ”を書き込む。以下同様に第３及び第４フロ
ーを行い、第５フローで第４ブロンクのゼロクリアが終
了する。

前記の例を第２図に則して詳細に説明する。第１フロー
のＢ１サイクルで、命令レジスタ２１に命令語が読み込
まれ、命令語のＯＰコードをデコードする。Ａ、サイク
ルでは第１オペランドアドレスを計算し、アドレスレジ
スタ２２にセントする。同時に、ブロックストア検出器
５３は、アドレスレジスタ２２の第２７〜３１ビツトが
０であることにより、オペランドアドレスがブロック境
界であることを検出し、かつオペランド長レジスタ２４
にセットされたオペランド長の値が３２バイト以上であ
ることにより、データの書き込みが１ブロツクに及ぶこ
とを検出し、ブロックストア信号９３を送出する。Ｂ１
サイクルではアドレスレジスタ２２の第０〜１９ピント
とタグ中のアドレス部ＡＤＲを比較し、有効ビットＶと
論理積をとり、バッファヒント信号９４を送出する。同
時に、バッファヒント信号９４が検出されると、−致し
たタグに相当するハンファメモリのデータが読み出され
る。Ｅｌ及びＷｌサイクルは何もしない。

第２フローのＡ２サイクルでは、第２オペランドのアド
レスを計算し、アドレスレジスタ２２にセットする。同
時に、オペランド比較器５１は、第１オペランドアドレ
スレジスタ２５と第２オペランドアドレスレジスタ２６
にセットされたオペランドアドレスの比較を行い、オペ
ランド一致信号９２を送出する。パディング検出器５４
は、ＯＰコード９９とオペランド一致信号９２よりゼロ
データのパディングであることを検出し、パディング信
号９１を送出する。通常、Ｂ１サイクルではアドレスレ
ジスタ２２にセットされているアドレスのデータを読み
出すが、パディングを行うことが検出されているので、
オペランドデータを読み出す必要がなく、Ｅ、サイクル
でも演算は行わない。Ｗ２サイクルでは、フラグ操作器
５５にパディング信号９１、ブロックストア信号９４、
ライト信号９５が入力され、パディングフラグ部ＰＦ０
〜ＰＦ、に１をたてる。このとき、変更ビットＭが０な
ら１を書き込む。また、パディングデータをタグ中のパ
ディングデータ部ＰＤに書き込む。

第３フロー以下、既にオペランド一致が検出されている
ので、ブロックストア信号９４が検出されるあいだ、第
２フローと同様にして、該当するブロックのタグに対し
パディングフラグ及びパディングデータを書き込む。よ
って、第５フローで４ブロツクのゼロクリアが完了する
。従来例で説明した方式では４ブロツクのゼロクリアに
１７フローを要したが、本発明では５フローで行え、極
めて高速に処理できる。

上記の説明は４ブロツクともバッファメモリにヒツトし
たときである。バッファメモリにヒツトしなければ、通
常、そのブロックをバッファメモリに読み込むが、既に
同一データをそのブロックすべてに書き込むことが検出
されているので、そのブロックをムーブインする必要が
なく、そのブロックのアドレスをバッファディレクトリ
に登録し、タグ中のパディングデータ及びパディングフ
ラグを書き込むだけでよい。但し、登録の際、ｌ、−ブ
アウトの必要があるときはムーブアウトに要する時間が
取られる。従来でもムーブインすべきブロックがすべて
書き換えられる場合、実際のムーブイン動作を省略して
更新データのみを書き込む方式があるが、本発明は、こ
の方式でもパディングデータの書き込み動作を更に高速
化することを可能にするものである。

上記実施例では、１ブロツクすべてのパディングが検出
されたときに、パディングフラグ部ＰＦの各フラグの値
に関係なく、すべてのフラグに１をたてると共にパディ
ングデータ部ＰＤにデータを書き込んでいる。よって、
パディング信号９１が得られてもブロックストア信号９
３が得られないときは、従来どおり、バッファメモリに
パディングデータを書き込んでいく。このとき、更新さ
れるデータに対応するパディングフラグが１なら０に書
き換える。また、１ブロツクのパディングを検出するの
ではなく、１ブロツクを４分割した８バイト範囲で検出
してもよい。この場合、パディングの範囲が１ブロツク
に及ばなくても、パディング範囲がパディングフラグで
指定される８バイトの境界なら、１フローの処理で８．
１６．２４ハイドのパディングが行える。

次にバッファメモリからデータを読み出す場合について
説明する。オペランドアドレスがアドレスレジスタ２２
とバッファアドレスレジスタ２３にセットされ、バッフ
ァヒツト信号９４が得られたら、バッファアドレスレジ
スタ２３の第２０〜２６ビツトに対応するブロックのデ
ータが読み出され、データセレクタ６２でバッファアド
レスレジスタ２３の第２７〜３１ビツトに対応する所定
のデータを取り出す。また、データ拡張器６１によりタ
グ中のパディングデータＰＤをデータ幅に拡張し、この
データと前記データを、パディングフラグ部ＰＦ、〜Ｐ
Ｆ、及びバッファアドレスレジスタ２３の第２７〜３１
ビツトに応じ、データ混合器６３で混合し、読み出しデ
ータを作り出す。

最後に本発明によってパディングデータの書き込まれた
ブロックを主メモリヘムーブアウトする場合について説
明する。データの読み出しと同様に、パディングフラグ
が１の範囲はパディングデータをデータ拡張器６１で８
バイトのデータ幅に拡張して送り出し、パディングフラ
グがＯの範囲は通常どおりバッファメモリから読み出す
。

本実施例はストアイン方式のバッファメモリにおいて説
明したが、本発明はストアスル一方式においても利用で
きる。また、本実施例はバノファデルクトリ内のタグの
中にパディングフラグ部ＰＦとパディングデータ部ＰＤ
を設けているが、バッファディレクトリと異なる記憶装
置上に設けてもよい。

〔発明の効果〕

以上説明したように、本発明は、同一データを書き込む
ときの処理速度を高速化できる。とくにゼロクリアや任
意データのパディングでは広範囲に渡る場合が多く、広
範囲に渡って同一データを書き込むとき、極めて高速に
書き込み動作が行える。

【図面の簡単な説明】

第１図は本発明の一実施におけるタグのフォーマットで
あり、 第２図は本発明の一実施例の構成図であり、第３図は本
発明の一実施例におけるゼロクリアの動作説明図であり
、 第４図は従来のバッファメモリの構成図であり、第５図
は従来のゼロクリアの動作説明図である。 図中、 ■・・・バッファディレクトリ ２・・・パンファメモリ ２１　・ ２２　・ ２３　・ ２４　・ ５１　・ ５２　・ ５３　・ ５４　・ ５５　・ ６１　・ ６２　・ ６３　・ ９１　・ ９２　・ ９３　・ ９４　・ ９８　・ ・命令レジスタ ・アドレスレジスタ ・バッファアドレスレジスタ ・オペランド長レジスタ ・オペランド比較器 ・アドレス計算器 ・ブロックストア検出器 ・パディング検出器 ・フラグ操作器 ・パディングデータ拡張器 ・データセレクタ ・データ混合器 ・パディング信号 ・オペランド比較信号 ・ブロックストア信号 ・バッファヒツト信号 ・パディングデータ クク゛　（バッファデイレグトリ） Ｄ３Ａ３１ｈ　Ｅｙ　　Ｗｉ−−−−茅ｔ’グロ！グー
セ゛ａグリフｖｔ　Ａ４　Ｂ４ｆ４Ｎ４−−　−−　　
寥３　フｒＪ！グー七ロクリアＤｓ　Ａｓ　１３ｓ　Ｅ
ｊＷｓ　−−−−？４ブロノクーセログＶ７ＸＣ６’ｖ
令に上４４１−Ｄ、ｔ’ｌ、ｌ、ｌＯフ’ｒ７　＜’Ｆ
ｊＫｌｉ’ｊ’ｌ）早３　口 バー７７７７毛１島積へ日（は未１γ１す矛 図 θｙ　Ａｓ　ＩＪｊｆｓ　Ｗｓ Ｉｔ　／ｉｔ　ｆｂ　Ｅｉ　Ｍｈ １茅７７−？φバイトーゼロクリア

Claims (1)

1. 【特許請求の範囲】 〔１〕主メモリ装置からデータを読み出すとき、そのデ
   ータの属する主メモリ装置のブロックがバッファメモリ
   上に登録されているときは、バッファメモリ上のデータ
   を読み出し、前記ブロックがバッファメモリ上に登録さ
   れていないときは、主メモリ装置からバッファメモリ上
   に前記ブロックを転送して登録を行うと共にデータを読
   み出す情報処理装置において、 所定の範囲以上に同一データを書き込むことを検出する
   手段（５３及び５４）と、 前記同一データ（ＰＤ）及び前記同一データの書き込ま
   れる範囲を指定する情報（ＰＦ）を格納する手段（２）
   と、 前記格納する手段（２）に格納した前記同一データ（Ｐ
   Ｄ）を所定データ幅に拡張する手段（６１）とを備え、 所定の範囲以上に同一データを書き込むことを検出した
   ときは、バッファメモリ上のデータを更新することなく
   、前記格納する手段（２）に前記同一データ（ＰＤ）及
   びその範囲を指定する情報（ＰＦ）を書き込み、 前記同一データが書き込まれた範囲からデータを読み出
   すときは、バッファメモリからではなく、前記格納する
   手段（２）に格納されている同一データ（ＰＤ）を所定
   データ幅に拡張して読み出すことを特徴とするバッファ
   メモリのデ格納制御方式。 〔２〕所定の範囲以上に同一データを書き込むことを検
   出したときで、書き込みの行われるブロックがバッファ
   メモリ上に登録されていないときは、主メモリからバッ
   ファメモリにデータブロックの転送を行わず、アドレス
   の登録のみを行い、前記格納する手段（２）に前記同一
   データ（ＰＤ）及びその範囲を指定する情報（ＰＦ）を
   書き込むことを特徴とする請求項第１記載のバッファメ
   モリのデータ格納制御方式。