JPH0239255A

JPH0239255A - キャッシュメモリ

Info

Publication number: JPH0239255A
Application number: JP63189368A
Authority: JP
Inventors: Akio Miyoshi; 三好　昭夫; Yuki Sotai; 早貸　由紀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-28
Filing date: 1988-07-28
Publication date: 1990-02-08
Also published as: EP0352806A2; EP0352806A3; KR920010999B1; KR900002311A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、キャッシュメモリに係わり、特に高位のマイ
クロコンピュータ等と共に用いられて高速アクセスが要
求されるようなキャッシュメモリに関し、さらにそのよ
うなキャッシュメモリを用いたプロセッサのアクセス制
御装置にも関する。

（従来の技術）キャッシュメモリは、ＣＰＵとメインメモリとの間に設
けられて低速のメインメモリを援助する高速小容量の半
導体メモリである。キャッシュメモリは、データを記憶
するデータ部、記憶されたデータのアドレス・タグを記
憶したアドレス・タグ部、ＣＰＵから与えられるアドレ
スのアドレス・タグをアドレス・タグ部内のアドレス・
タグと照合する比較器、データ部内の各データエリアの
データの有無を示すバリッドピット等を有している。キ
ャッシュメモリは、ＣＰＵから読み出すべきデータのア
ドレスが与えられると、そのアドレス中のアドレス・タ
グとアドレス・タグ部内のアドレス・タグとを比較器に
送って照合し、両者が一致し、かつ、対応するデータエ
リアのバリッドピットが′１″であれば、ヒツト（ＨＩ
Ｔ）信号をＣＰＵに送り返すようになっている。ＣＰＵ
では、ヒツト信号を受けると所望するデータがキャッシ
ュメモリ内に有ると判断して、そのキャッシュ記憶部か
ら読み出されたデータを取込む。

このように、ヒツト信号はデータの読み出しに先立って
キャシュメモリがアクセス可能かどうかをＣＰＵに知ら
せるものである。そのため、ＣＰＵとしては読み出すデ
ータより前にヒツト信号を受ける必要がある。従って、
アドレス指定からＣＰＵへのヒツト信号入力までの動作
には高速性が要求される。

第６図は従来のキャッシュメモリチップを用いたマイク
ロプロセッサ（ＭＰＵ）のアクセス制御装置の構成例を
示す。通常、ＭＰＵＩはメモリだけでなく入出力装置に
もバスを介して接続され、入出力装置をアクセスする際
のレディ信号は、入出力装置の入出力レディ信号発生回
路３にて生成される。この入出力レディ信号発生回路３
からのレディ信号とキャッシュメモリチップ２からのヒ
ツト信号は、ＯＲゲート４を通してＭＰＵＩのレディ入
力に与えられるように構成されている。

（発明が解決しようとする課題）上述のように、アドレス指定からＣＰＵへのヒツト信号
入力までの動作には高速性が要求される。

しかし、第６図のように、キャッンユメモリチソブ２か
ら出力されたヒツト信号をチップ外部のＯＲゲート４を
通してＭＰＵＩに与える構成では、キャッシュメモリチ
ップ２とＯＲゲート４間の配線抵抗及び容量に基づく比
較的大きい時定数のために、ヒツト信号の伝達時間に遅
れが生じる。この遅れを補うには、キャッシュメモリ２
は極めて高速にヒツト信号を出力しなければならない。

しかし、そうした場合でも、特に高速に動作する１６ビ
ツトや３２ビツト以上の高位のＭＰＵは動作不可能とな
る虞がある。

従って、本発明の目的は、キャッシュメモリチップ外に
設けられるゲートを不要とし、それによりヒツト信号の
高速伝達を可能にすることにある。

〔発明の構成〕（課題を解決するための手段）本発明は、記憶したデータのアドレス・タグを記憶した
アドレス・タグ部と、外部から与えられるアドレス中の
アドレス・タグとアドレス・タグ部内のアドレス・タグ
とを照合する比較器と、比較器の出力に基づいて内部ヒ
ツト信号を発生する回路と、内部ヒツト信号と外部から
与えられる外部ヒツト信号との論理和を外部出力する論
理和回路とを同一チップに搭載したキャッシュメモリを
提供するものである。

また、本発明はこのようなキャッシュメモリを用いたア
クセス制御装置を提供する。

（作　用）上記構成のキャッシュメモリを用いる場合、他の入出力
装置等からのレディ信号やヒツト信号を外部ヒツト信号
としてこのキャッシュメモリ内の論理和回路に入力し、
この論理和回路の出力をＣＰＵのレディ入力に与えるこ
とにより、キヤ・ンシュメモリと別チップのゲート回路
が不要となる。

この場合、内部ヒツト信号発生回路と上記論理和回路と
は同一チップ内にあるため、両者間の距離は極めて近接
しており、両者間の配線抵抗及び容量による時定数は無
視し得る程度に小さい。従って、キャッシュメモリ自体
が発する内部ヒツト信号は極めて速＜ＣＰＵに伝達され
る。一方、他の入出力装置等からのレディ信号やヒツト
信号は、それらの機器にとっては外部回路である上記論
理和回路を通ってＣＰＵに送られるため、伝達速度は従
来と同様であるが、高速性を要しないため問題はない。

（実施例）以下、図面を参照して実施例を説明する。

第１図は本発明に係るキャッシュメモリを用いたアクセ
ス制御装置の一実施例を示す。キャッシュメモリチップ
５は、このメモリ自体のヒツト信号である内部ヒツト信
号を発生するための内部ヒツト信号発生回路６を有し、
これと同一の半導体基板にＯＲ回路７が形成されている
。このＯＲ回路７を含めたキャッシュメモリ全体が一つ
のチップ５として構成されている。ＯＲ回路７の一方の
入力は内部ヒツト信号発生回路６の出力に接続されてお
り、もう一方の入力°はチップ５の外部ヒツト入力端子
８に接続され、また出力はチップ５のヒツト出力端子９
に接続されている。

外部ヒツト入力端子８には入出力レディ信号発生回路３
からのレディ信号が入力され、ヒツト出力端子９からの
出力信号はＭＰＵＩのレディ入力に入力されるようにな
っている。また、ＭＰＵ１の出力アドレスはキャッシュ
メモリチップ５及び入出力レディ信号発生回路３の双方
に与えられるようになっている。

第２図はキャッシュメモリチップ５の内部構成を示す。

キャッシュメモリチップ５の内部構成としては、ＯＲ回
路７を含む点を除けば、一般のキャッシュメモリと同一
の構成が採用できるが、この実施例では特願昭６２−３
３２１７７号で提案された構成を採用している。その詳
細は同号明細書に説明されているので、ここでは本発明
に直接関連する部分の説明のみを行う。キャッシュ記憶
部１０は多数のエントリ（横行で示す）を有し、各エン
トリはデータ部１１、バリッド・ビット部１２、アドレ
ス・タグ部１３を有する。データ部１１は各３２ビツト
の複数のデータエリア（以下、ラインという）に分けら
れ、この複数のラインのうち一つがラインセレクタ１４
．１５により選択されて、そこにデータが出入れされる
。複数のラインに対応してバリッドピット部１２には複
数のバリッドビットが設けられている。そして、上記ラ
インの選択に伴って、対応する一つのパリ・ンドビット
がラインセレクタ１６．１７により選択される。各バリ
ッドビットは対応するラインにデータが書込まれた時に
、セック１８により“１“にセットされる。

ＭＰＵＩから与えられるアドレス１９は、アドレス・タ
グ２０、インデックス２１、ライン２２の各部を有して
いる。インデックス２１はエントリを指定するもので、
これを受けてアドレスデコーダ２３がエントリを選択す
る。データの書込みを行う場合には、選択されたエント
リ中のアドレス・タグ部１３にアドレス・タグ２０が書
込まれ、ライン２２により指定されたラインにデータが
書込まれ、そのラインに対応するバリッドビットに“１
′がセットされる。

一方、データを読み出す場合には、選択されたエントリ
のアドレス・タグ部１３からアドレス・タグが読み出さ
れ、読み出されたアドレス・タグとＭＰＵからのアドレ
ス・タグ２０とが比較器２４にて照合される。その結果
が一致の場合、比較器２４は“１”を出力する。また、
ライン２２により指定されたバリッドビットの値がライ
ンセレタク１７により読み出され、この値と比較器２４
の出力とがＡＮＤ回路２５に入力される。両者が共に１
“の時、ＡＮＤ回路２５から内部ヒツト信号を出力され
、この内部ヒツト信号は前述したようにＯＲ回路７の一
方の入力となる。また、この内部ヒツト信号は出力ゲー
ト２６を開き、ラインから読み出されたデータが出力ゲ
ート２６からデータバス上に出力されるようになってい
る。

この実施例では、第２図の構成全体が一つのチップ５と
して構成されているが、これを複数のチップに分割する
こともできる。しかし、その場合、内部ヒツト信号の発
生回路６、つまりバリッドビット部１２、ラインセレク
タ１７、アドレス・タグ部１３、アドレスデコーダ２３
、比較器２４及びＡＮＤ回路２５からなる部分は、ＯＲ
回路７と共に一つのチップとして構成される。

以上のような構成によれば、キャッシュメモリ自体が発
する内部ヒツト信号は同一チップ内のＯＲ回路７を通し
てＭＰＵＩに伝達される。同一チップ５内の各回路間の
配線距離は、異なるチップ間のそれに比較すれば無きに
等しい程度に短く、チップ内での配線抵抗及び容量に起
因する時定数は無視し得る程度に小さい。従って、内部
ヒツト信号は従来に比較して極めて高速にＭＰＵＩに伝
達される。一方、入出力レディ信号発生回路３からのレ
ディ信号はこれとは別チップたるキャッシュメモリチッ
プ５を経由するため、従来と同様の伝達遅れを有するが
、ヒツト信号のような高速性が要求されないため問題と
ならない。

第３図は本発明の第２の実施例を示す。この実施例に係
るキャッシュメモリチップ３０は、第１図の構成に加え
てさらにＡＮＤ回路３１を備えている。このＡＮＤ回路
３１は、一方の入力に内部ヒツト信号が加えられ、他方
の入力はこのチップ３０のイネーブル入力端子３２に接
続されている。

そして、このＡＮＤ回路３１の出力と外部ヒツト信号と
がＯＲ回路４を通してヒツト出力端子９から外部出力さ
れるようになっている。

イネーブル入力端子３２には、アドレスデコーダ３３か
らのチップイネーブル信号が加えられるようになってい
る。

このような構成は複数のキャッシュメモリを用いる場合
に適しており、キャッシュメモリ内で内部ヒツト信号が
成立しても、そのキャッシュメモリにチップイネーブル
信号が入力されない限りそのチップの内部ヒツト信号は
外部出力されない。

第４図は第１又は第２の実施例と同じキャッシュメモリ
チップを用いたアクセス制御装置の第３の実施例を示す
。ＭＰＵ３４には、２つのレディ入力端子３５　．３５
２を有し、そのいずれかの端子にいち早く入力されたレ
ディ　（ヒツト）信号によりレディ　（ヒツト）成立を
認識すると共に、多少遅れても他方の端子にもレディ　
（ヒツト）信号が入ればアクセスされるデータのビット
数を３２ビツトと判断し、端子３５１にしかレディ（ヒ
ツト）信号が入らなければデータビット数は１６ビツト
と判断し、また端子３５□にしか入らなければ８ビツト
と判断するような種類のＭＰＵが使用されている。この
構成例は、そのようなＭ　Ｐ　Ｕ　３４に２つの第１の
実施例に係るキャッシュメモリチップ５□、５２　（又
は第２の実施例に係るチップ３０．３０２）を接続して
、いずれ■ のキャッシュメモリでヒツト成立となってもＭＰＵ３４
では３２ビツトデータと判断するようにしたものである
。

即ち、各キャッシュメモリチップ５１．５２のヒツト出
力端子９□、９２をＭＰＵ３４のレディ入力端子３５□
、３５゜にそれぞれ接続すると共に、相互に一方のチッ
プ５のヒツト出力端子９を他方のチップの外部ヒツト入
力端子８にたすきがけ状に接続している。

このような構成によれば、例えば第１チツプ５、にて内
部ヒツト信号が成立した場合、この信号は第１ヒツト信
号ＨＩＴＩとしていち早くＭＰＵ３４の第１ヒツト入力
端子３５□に入力され、ＭＰＵ３４はヒツト成立を認識
する。これと共に、第１ヒツト信号ＨＩＴＩは第２チツ
プ５２に外部ヒツト信号として入力され、このチップの
ＯＲ回路７゜を経由して第２ヒツト信号ＨＩＴ２として
第２レデイ入力端子３５゜にゃや遅れて入力される。こ
れにより、ＭＰＵ３４は３２とットデータと判断する。

第５図は第１又は第２の実施例と同じキャッシュメモリ
チップを用いたアクセス制御装置の第４の実施例を示す
。これは、キャッシュメモリ５にて内部ヒツト信号が成
立゛しない時に、ＭＰＵＩとしてはメインメモリからデ
ータを読み出すためにメインメモリのレディ信号を必要
とする場合の構成例である。メインメモリレディ信号発
生回路３６はキャッシュメモリチップ５からヒツト信号
が出力されない場合にのみメインメモリのレディ信号を
発生するようになっている。このメインメモリのレディ
信号と入出力レディ信号発生回路３からのレディ信号と
がＯＲ回路３７を通してキャッシュメモリチップ５の外
部ヒツト入力端子８（；加えられる。

この構成によれば、ＭＰＵＩの所望するデータがキャッ
シュメモリチップ５内に有れば内部ヒツト信号が成立す
るのでキャッシュメモリチップ５に対してアクセフが行
われるが、キャッシュメモリチップ５内に所望データが
無ければ内部ヒツト信号が成立しないためメインメモリ
のレディ信号が成立してメインメモリに対しアクセスが
行われる。この場合、メインメモリのレディ信号はＯＲ
回路３７及びキャッシュメモリチップ５を経由するため
伝達が遅れるが、メインメモリのアクセス速度は低速で
あるため問題はない。

ところで、以上説明した実施例ではキャッシュメモリチ
ップの外部ヒツト入力端子は１個であったが、これを２
個以上設けて各外部ヒツト信号と内部ヒツト信号とを多
入力ＯＲ回路を介して外部出力できるようにしたものも
本発明の範囲に含まれることは言うまでもない。このよ
うなキャッシュメモリを用いた場合は、第５図の実施例
はＯＲ回路３７が不要となる。

〔発明の効果〕

以上説明したように、本発明によれば、キャッシュメモ
リのヒツト信号発生回路とこれをプロセッサに与えるた
めの論理和回路とを同一チップに搭載したため、キャッ
シュメモリのヒツト信号は高速にプロセッサに伝達され
、従ってプロセッサは無駄なウェイトが掛からず高速に
動作することができ、またプロセッサの高速化も容易で
ある。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリを用いたアクセ
ス制御装置の第１実施例を示すブロック図、第２図は第
１図の実施例に用いられるキャッシュメモリチップの内
部構成を示すブロック図、第３図は本発明の第２実施例
を示すブロック図、第４図は本発明の第３実施例を示す
ブロック図、第５図は本発明の第４実施例を示すブロッ
ク図、第６図は従来のキャッシュメモリチップを用いた
アクセス制御装置を示すブロック図である。１．３４・・・マイクロプロセッサ（ＭＰＵ）、３・・
・入出力レディ信号発生回路、５，３０・・・キャッシ
ュメモリチップ、６・・・内部ヒツト信号発生回路、７
・・・ＯＲ回路、８・・・外部ヒツト信号入力端子、９
・・・ヒツト信号出力端子、１１・・・データ部、１２
・・・バリッドピット部、１３・・・アドレス・タグ部
、２０・・・アドレス・タグ、２１・・・インデックス
、２３・・・アドレスデコーダ、２４・・・比較器、２
５・・・ＡＮＤ回路、３５・・・レディ入力端子、３６
・・・メインメモリレディ信号発生回路。

Claims

【特許請求の範囲】１、記憶したデータのアドレス・タグを記憶したアドレ
ス・タグ部と、外部から与えられるアドレス中のアドレ
ス・タグを前記アドレス・タグ部内のアドレス・タグと
照合する比較器と、この比較器の出力に基づいて内部ヒ
ット信号を発生する回路と、内部ヒット信号と外部から
与えられる１又は２以上の外部ヒット信号との論理和信
号を外部出力する論理和回路とを同一のチップに搭載し
たキャッシュメモリ。２、前記データを記憶するためのデータ部と前記アドレ
ス・タグ部とを同一のチップに搭載した請求項１記載の
キャッシュメモリ。３、外部からイネーブル信号が与えられた時にのみ前記
内部ヒット信号を前記論理和回路に与えるゲート回路を
備えた請求項１記載のキャッシュメモリ。４、請求項１記載のキャッシュメモリを用いたプロセッ
サのアクセス制御装置であって、入出力レディ信号発生
回路の出力を前記外部ヒット信号としてキャッシュメモ
リに与え、このキャッシュメモリからの前記論理和信号
をプロセッサのレディ入力に与えるようにしたアクセス
制御装置。５、請求項３記載のキャッシュメモリを用いたプロセッ
サのアクセス制御装置であって、入出力レディ信号発生
回路の出力を前記外部ヒット信号としてキャッシュメモ
リに与え、アドレスデコーダからのチップイネーブル信
号を前記イネーブル信号としてキャッシュメモリに与え
、このキャッシュメモリからの前記論理和信号をプロセ
ッサのレディ入力に与えるようにしたアクセス制御装置
。６、複数のキャッシュメモリを備え、前記プロセッサは
複数のレディ入力端子を有し、それらのレディ入力端子
に前記複数のキャッシュメモリからの前記論理和信号を
それぞれ与え、かつ各キャッシュメモリからの前記論理
和信号を前記外部ヒット信号として他のキャッシュメモ
リに与えるようにした請求項４又は５のいずれか記載の
アクセス制御装置。７、キャッシュメモリにて内部ヒット信号が成立しない
ときにメインメモリレディ信号を発生するメインメモリ
レディ発生回路を備え、このメインメモリレディ発生回
路の出力と前記入出力レディ発生回路の出力とを前記外
部ヒット信号としてキャッシュメモリに与えるようにし
た請求項４又は５のいずれか記載のアクセス制御装置。