JPH086857A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】 【目的】 タグメモリのチップ上の面積を減少させたキ
ャッシュメモリの提供。 【構成】 キャッシュメモリにおける、データメモリ７
に記憶された各データに対して、マイクロ・プロセッシ
ング・ユニットからのタグアドレス20ビットの全てを夫
々記憶するためのタグメモリ９を、タグアドレス20ビッ
トの上位17ビットを記憶する17ビットメモリ部9aと、下
位３ビットを記憶する３ビットメモリ部9bとに分割し
て、17ビットメモリ部9aをキャッシュメモリの全エント
リに対して共通に、単数設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、使用したデータを、そ
のアドレスとともに記憶しておき、同アドレスのデータ
が再び必要になった場合は該当するデータが読出される
キャッシュメモリに関するものである。

【０００２】

【従来の技術】情報処理システムは、一般に主記憶装置
より逐次データを読出し制御部へ供給してデータ処理を
実行するが、主記憶装置はアクセス速度が遅く、データ
の処理速度を減速させることになる。そこで、既に使用
したデータを、そのアドレスとともに主記憶装置よりも
高速動作するメモリに記憶しておくことによって、再び
同アドレスのデータが必要になったときには該当するデ
ータを迅速に制御部へ読出すことにより、情報処理シス
テムのデータ処理を高速化することが可能となる。そこ
で、複数のデータと、その夫々のデータのアドレスとを
記憶しておくためにキャッシュメモリが使用されてい
る。

【０００３】図４は一般に使用されている従来のキャッ
シュメモリの要部構成を示すブロック図である。なお、
実際のキャッシュメモリでは、他にも種々の制御回路を
必要とするが、図４では便宜上省略して示している。図
示していないマイクロ・プロセッシング・ユニット（以
下MPU という) における所定データのアドレス１はアド
レス１の中の上位20ビットのタグアドレス1a及びアドレ
ス１の中のタグアドレス1aに続く下位８ビットのエント
リアドレス1bからなる。エントリアドレス1bはエントリ
アドレス1bをキャッシュメモリ中の実際のエントリを指
定する信号に変換するエントリデコーダ２へ入力され
る。

【０００４】20ビットのタグアドレス1aは20ビット×25
6 エントリの記憶容量を有する比較機能付タグメモリ３
へ入力される。エントリアドレスをエントリデコーダ２
でデコードした結果、指定されるエントリ指定信号は１
ビット×256 エントリのバリッドビット４及びデータ書
込み読出し回路６及びタグメモリ３，データメモリ７へ
入力される。比較機能付タグメモリ３において、記憶し
ているタグアドレスと、入力されたタグアドレスとを比
較した比較結果と、バリッドビット４の値とによりヒッ
ト信号生成部５でヒット信号を生成し、ヒット信号生成
部５から出力されるヒット信号HTはヒット信号HTの値に
よりデータの読出しを制御する制御部８へ入力される。

【０００５】データ書込み読出し回路６により 256エン
トリの記憶容量を有するデータメモリ７に対して、デー
タの書込み、読出しをできるようになっている。データ
書込み読出し回路６にはデータメモリ７へ書込むべきデ
ータDT_W が入力され、データメモリ７から読出したデー
タDT_R は制御部８を介して読出されるようになってい
る。

【０００６】次にこのキャッシュメモリの動作を説明す
る。キャッシュメモリへのデータの書込み時には、８ビ
ットのエントリアドレス1bをエントリデコーダ２により
デコードした結果、指定されるエントリに対して、デー
タメモリ７にはデータ書込み読出し回路６を介してデー
タDT_W が書込まれ、タグメモリ３にはタグアドレス1aが
書込まれる。またデータ読出し時にはエントリアドレス
1bをエントリデコーダ２によりデコードした結果、指定
されるエントリに対して、バリッドビット４によるデー
タの有効, 無効の判定及びタグアドレス1aとタグメモリ
３内のデータ、つまり既に使用したデータのタグアドレ
スとの比較を行ない、その比較結果が有効であって、且
つタグアドレス1aが一致すれば、ヒット信号生成部５で
生成されるヒット信号HTがアクティブとなって制御部８
へ与えられて、データ書込み読出し回路６により読出さ
れたデータDT_R が制御部８を介して外部へ読出される。

【０００７】このように従来のキャッシュメモリは、過
去に使用されたデータを記憶しておくためのデータメモ
リ７に対応して、それと同エントリ数のタグアドレス1a
の20ビットを全て記憶するためのタグメモリ３を備えて
いる。

【０００８】

【発明が解決しようとする課題】しかし乍ら、前述した
如くデータメモリ７に記憶された各エントリのデータに
対して、MPU からのタグアドレスの全てを夫々記憶すべ
きタグメモリを備えることは、そのタグメモリの記憶容
量が大幅に大きいものとなり、集積した場合にはチップ
上に比較的大きい面積を占有して、キャッシュメモリの
歩留りを低下させる原因になるという問題がある。本発
明は斯かる問題に鑑み、タグメモリのチップ上の面積を
減少させ、歩留りを向上させ得るキャッシュメモリを提
供することを目的とする。

【０００９】

【課題を解決するための手段】第１発明に係るキャッシ
ュメモリは、タグメモリをタグアドレスｎビットの上位
ａビットを記憶するａビットメモリ部と、下位ｂビット
を記憶するｂビットメモリ部 (ａ＋ｂ＝ｎ、ａ, ｂ, ｎ
は整数) とに分割し、ａビットメモリ部をデータメモリ
の全エントリに対して共通に単数で設ける構成にする。

【００１０】第２発明に係るキャッシュメモリは、タグ
アドレスのｎビットを記憶するための１エントリ分の記
憶容量を有するタグメモリ部と、全エントリ分のデータ
の有効, 無効を判定するバリッドビット部とを備えるタ
グメモリ・ユニットを複数備える構成にする。

【００１１】

【作用】第１発明では、タグアドレスｎビットの上位ａ
ビットを、各エントリに共通するａビットメモリ部に記
憶する。上位ａビットに続く下位ｂビットをエントリに
対応するｂビットメモリ部に記憶する。ａビットメモリ
部及びエントリアドレスで指定されるエントリのｂビッ
トメモリ部に記憶している内容と、タグアドレスとが一
致するとエントリアドレスで指定されるエントリのデー
タメモリから読出したデータが外部へ読出される。これ
により、タグメモリのチップ上の面積が減少し、キャッ
シュメモリの歩留りが向上する。

【００１２】第２発明では、タグアドレスｎビットを、
タグメモリ・ユニット内の１エントリ分の記憶容量を有
するタグメモリ部に記憶する。バリッドビットにより各
エントリのデータの有効, 無効を判定する。タグメモリ
部に記憶している内容とタグアドレスとが一致し、エン
トリのデータを有効と判定すると、エントリアドレスで
指定されるエントリのデータメモリから読出したデータ
が外部へ読出される。タグメモリ・ユニットの数を、デ
ータメモリのエントリ数より十分に少なくする。これに
より、タグメモリのチップ上の面積が減少し、キャッシ
ュメモリの歩留りが向上する。

【００１３】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るキャッシュメモリの要部の
構成を示すブロック図である。図示していないMPU にお
ける所定データのアドレス１は、アドレス１の中の上位
20ビットのタグアドレス1a及びアドレス１の中のタグア
ドレス1aに続く８ビットのエントリアドレス1bとからな
る。エントリアドレス1bはエントリアドレス1bをキャッ
シュメモリ中の実際のエントリを指定する信号に変換す
るエントリデコーダ２へ入力される。20ビットのタグア
ドレスは比較機能付タグメモリ９へ入力される。タグメ
モリ９はタグアドレス1aの20ビットのうちの例えば上位
17ビットが入力される17ビットメモリ部9aと、上位17ビ
ットに続く下位３ビットが入力される３ビットメモリ部
9bとからなっている。17ビットメモリ部9aは、後述する
データメモリ７の 256エントリの全エントリに対して共
通化して単数で設けられている。

【００１４】３ビットメモリ部9bはデータメモリ７の 2
56エントリの各エントリに対応して設けられている。タ
グメモリ９にはデータメモリ７の全エントリのデータの
有効, 無効を判定するバリッドビット４が設けられてお
り、またタグメモリ９によってタグアドレス1aと、タグ
メモリの内容とを比較した比較結果と、バリッドビット
４の判定結果とによりヒット信号HTを生成するヒット信
号生成部５が設けられている。ヒット信号生成部５から
出力されるヒット信号HTは、ヒット信号HTに応じてデー
タの出力を制御する制御部８へ入力される。

【００１５】データ書込み読出し回路６には、データメ
モリ７のエントリアドレスで指定されるエントリに対し
て書込むデータDT_W が入力され、データメモリ７のエン
トリアドレスで指定されるエントリに対して、データ書
込み読出し回路６により読出されたデータDT_R は制御部
８を介して外部へ読出されるようになっている。なお、
実際のキャッシュメモリでは、これら以外に種々の制御
回路を有するが、ここでは便宜上省略している。

【００１６】次にこのように構成したキャッシュメモリ
の動作を説明する。いま、キャッシュメモリへのデータ
書込み時に、有効なデータがデータメモリ７に記憶され
ていない場合には、８ビットのエントリアドレス1bをエ
ントリデコーダ２でデコードした結果、指定されるエン
トリに対して、データメモリ７にはデータ書込み読出し
回路６を介してデータDT_W が、またタグメモリ９の３ビ
ットメモリ部9bにはタグアドレス1aの下位３ビットが夫
々書込まれる。更にデータメモリ７の全エントリに共通
する17ビットメモリ9aには、タグアドレス1aの上位17ビ
ットが書込まれる。

【００１７】しかし、キャッシュメモリへのデータ書込
み時に、有効なデータがデータメモリ７に既に記憶され
ている場合には、タグアドレス1aの上位17ビットと、17
ビットメモリ部9aの内容との比較を行って、その比較結
果が一致している場合には、８ビットのエントリアドレ
ス1bをエントリデコーダ２でデコードした結果、指定さ
れるエントリに対して、データメモリ７にはデータ書込
み読出し回路６を介してデータDT_W が、３ビットメモリ
部9bにはタグアドレス1aの下位３ビットが、夫々書込ま
れる。

【００１８】しかし乍ら、タグアドレス1aの上位17ビッ
トと、17ビットメモリ部9aの内容との比較結果が不一致
であった場合には、データメモリ７に対してデータの書
込みを一切行わず、データはキャッシングされない。

【００１９】また、キャッシュメモリからのデータの読
出し時には、エントリアドレス1bをエントリデコーダ２
でデコードした結果、指定されるエントリに対して、バ
リッドビット４によるデータの有効, 無効の判定及びタ
グアドレス1aの下位３ビットと、３ビットメモリ部9bの
内容との比較を行ない、更にタグアドレス1aの上位17ビ
ットと、17ビットメモリ部9aの内容との比較を行ない、
データの判定結果が有効であり、かつ両比較結果が一致
すればヒット信号生成部５からヒット信号HTが出力され
て、データ書込み読出し回路６を介して読出されたデー
タDT_R が制御部８を介して外部へ読出される。

【００２０】このように図１に示したキャッシュメモリ
は、タグメモリ９を17ビットメモリ部9aと、３ビットメ
モリ部9bとに分割した構成にするとともに、17ビットメ
モリ部9aを、データメモリ７の全エントリに対して共通
に単数で設けたので、タグメモリ９のチップ上の面積を
減少させ得、その結果、キャッシュメモリの歩留りを向
上させることができる。

【００２１】このようにしてキャッシュメモリは、タグ
メモリ９の17ビットメモリ部9aには、最初にキャッシン
グされたデータのタグアドレス1aの上位17ビットが記憶
され、以後、データのタグアドレス1aの上位17ビットが
一致するデータだけがキャッシング可能になる。そのた
めデータメモリ７内の全てのデータが無効となるような
状態が生じない限りは、タグメモリ９の17ビットメモリ
部9aの内容は、最初にキャッシングしたデータのタグア
ドレスの上位17ビットで固定されることにより、以後こ
の17ビットが一致した場合のみ、データをキャッシング
することになる。

【００２２】また、キャッシュメモリは、その原理が通
常のプログラムでは、ある時点でアクセスされたデータ
は、近い将来再びアクセスされる可能性が高いという時
間的局所性と、アクセスされたデータの近傍のデータが
アクセスされる可能性が高いという空間的局所性を有す
ることを利用している。この空間的局所性によれば、通
常のプログラム実行では、次にアクセスされるデータの
アドレスは比較的近いアドレスであるから、現在アクセ
スされているデータのアドレスと、アドレスの下位数ビ
ットのみが異なるだけで、アドレスの上位が共通である
場合の割合が多い。それ故、タグアドレスの例えば上位
17ビットを固定しても殆ど支障が生じない。

【００２３】しかし、下位アドレスが０…０、１…１の
ように上位アドレスも変化する近傍のデータに関して
は、キャッシングが不可能な場合の割合が多くなり、問
題となる場合があり得る。このような問題は、図２に示
すキャッシュメモリの構成にすることにより解消でき
る。

【００２４】図２は本発明に係るキャッシュメモリの他
の実施例の構成を示すブロック図である。アドレス１の
上位20ビットのタグアドレス1aは比較機能付タグメモリ
10へ入力される。このタグメモリ10は20ビットのタグア
ドレスの上位17ビットが入力される複数の17ビットメモ
リ部10a …10a と、下位３ビットが入力される複数の３
ビットメモリ部10b …10b とに分割されている。

【００２５】17ビットメモリ部10a …10a 夫々は、デー
タメモリ７の全エントリの一部である複数のエントリに
対して共通化されている。３ビットメモリ部10b …10b
夫々は、データメモリ７の各エントリに対して設けられ
ており、図１の17ビットメモリ部9aと同じである。17ビ
ットメモリ部10a …10a 及び３ビットメモリ部10b …10
b は、夫々に該当するタグアドレスの一部を記憶するよ
うになっている。それ以外の構成は図１に示したキャッ
シュメモリの構成と同様となっており、同一構成部分に
は同一符号を付している。

【００２６】次にこのキャッシュメモリの動作を説明す
る。キャッシュメモリへのデータ書込み時に、８ビット
のエントリアドレス1bをエントリデコーダ２でデコード
した結果、指定されるエントリに対して、対応する17ビ
ットメモリ部10a において、17ビットメモリ部10a が共
通化されているエントリ内に有効なデータが記憶されて
いない場合、又はタグアドレス1aの上位17ビットと、17
ビットメモリ部10a の内容とが一致した場合には、デー
タメモリ７にはデータ書込み読出し回路６を介してデー
タが、３ビットメモリ部10b にはタグアドレス1aの下位
３ビットが、夫々書込まれる。

【００２７】更に全エントリの一部である複数のエント
リに対して共通化された17ビットメモリ部10a に対して
も、タグアドレス1aの上位17ビットが書込まれる。ただ
し、後者のタグアドレス1aの上位17ビットと、17ビット
メモリ部10a の内容とが一致した場合には、必ずしもタ
グアドレス1aの上位17ビットを、17ビットメモリ部10a
に書込む必要はない。

【００２８】また、反対にキャッシュメモリへのデータ
書込み時に、８ビットのエントリアドレス1bをエントリ
デコーダ２でデコードした結果、指定されるエントリに
対して、対応する17ビットメモリ部10a において、タグ
アドレス1aの上位17ビットと、17ビットメモリ部10a の
内容とが一致せず、且つ17ビットメモリ部10a が共通化
されているエントリ内に有効なデータが存在している場
合には、データメモリに対しては書込みを一切行わず、
データはキャッシングされない。

【００２９】また、キャッシュメモリからのデータ読出
し時には、エントリアドレス1bをエントリデコーダ２で
デコードした結果、指定されるエントリに対して、対応
するバリッドビット４によるデータの有効, 無効の判定
及びタグアドレス1aの下位３ビットと、３ビットメモリ
部10b の内容との比較を行ない、更に、タグアドレス1a
の上位17ビットと、17ビットメモリ部10a の内容との比
較を行ない、その判定結果が有効であり、且つ両比較結
果が一致すれば、ヒット信号生成部５からヒット信号HT
が出力されて、データ書込み読出し回路６を介してデー
タメモリ７から読出されたデータDT_R が制御部８を通じ
て外部へ読出される。

【００３０】このようにして図２に示すキャッシュメモ
リは、比較機能付タグメモリ10を17ビットメモリ部10a
…10a と、３ビットメモリ部10b …10b とに分割した構
成とし、更に17ビットメモリ部10a をデータメモリ７の
全エントリの一部である複数エントリに対して共通とす
ることでタグメモリのチップ上の面積を減少させ得、タ
グメモリのチップ上の面積が小さいキャッシュメモリを
実現できる。またタグアドレス1aの上位17ビットが異な
るアドレスを有するデータであってもキャッシングが可
能になる。

【００３１】図３は本発明に係るキャッシュメモリの更
に他の実施例の構成を示すブロック図である。アドレス
１の上位20ビットのタグアドレス1aは、複数の比較機能
付タグメモリ・ユニット12a,12b …12m へ入力される。
タグメモリ・ユニット12a(12b …12m)は、タグアドレス
1aの20ビットを記憶する比較機能付タグメモリ11a(11b
…11m)と、データメモリ７の全エントリ分のデータの有
効, 無効を判定するバリッドビット4a (4b…4m) と、タ
グアドレス1aとタグメモリ11a(11b …11m)の内容との比
較結果と、エントリアドレス1bで指定したエントリのバ
リッドビット4a(4b…4m) の値とによりヒット信号HTを
生成するヒット信号生成部5a (5b…5m)とにより構成さ
れている。ヒット信号生成部5a,5b …5mから出力される
ヒット信号HTは、最終的なヒット信号を制御するヒット
信号制御部13へ入力され、ヒット信号制御部13から出力
されるヒット信号HTは制御部８へ入力される。それ以外
の構成は図１に示したキャッシュメモリの構成と同様と
なっており、同一構成部分には同一符号を付している。

【００３２】次にこのキャッシュメモリの動作を説明す
る。キャッシュメモリへのデータ書込み時に、全てのエ
ントリに有効なデータが記憶されていない場合には、所
定のタグメモリ・ユニットのタグメモリに対し、20ビッ
トのタグアドレス1aを書込み、エントリアドレス1bで指
定されるエントリのバリッドビットを有効の状態にセッ
トし、データメモリ７のエントリアドレスで指定される
エントリにデータを書込む。

【００３３】また、データメモリ７内に既にデータが記
憶されており、タグメモリに記憶されている内容と、書
込むデータのタグアドレス1aとが一致した場合には、そ
のタグメモリ・ユニットのバリッドビットを有効の状態
にセットし、データメモリ７のエントリアドレスで指定
されるエントリにデータを書込む。更にデータメモリ７
内に既にデータが記憶されており、タグメモリに記憶さ
れている内容と、書込むデータのタグアドレス1aとが一
致せず、且つ全エントリに対してバリッドビットが有効
ではないタグメモリ・ユニットが存在する場合には、そ
のタグメモリ・ユニットに対して20ビットのタグアドレ
ス1aを、20ビットのタグメモリに書込み、エントリアド
レスで指定されるエントリのバリッドビットを有効の状
態にセットして、データメモリ７のエントリアドレスで
指定されるエントリにデータを書込む。

【００３４】しかし乍ら、データの書込み時に、前述し
たようにデータメモリ７内の全てのエントリにデータが
記憶されていない場合、またはデータメモリ７内に既に
データが記憶されており、そのタグメモリに記憶されて
いる内容と、書込むデータのタグアドレスとが一致した
場合、あるいはデータメモリ７内に既にデータが記憶さ
れており、そのタグメモリに記憶されている内容と、書
込むデータのタグアドレス1aとが一致せず、かつ全エン
トリに対してバリッドビットが有効ではないタグメモリ
・ユニットが存在する場合のいずれの条件も満たされな
い場合には、データメモリに対するデータの書込みを一
切行わず、データはキャッシングされない。

【００３５】また、キャッシュメモリからのデータの読
出し時には、エントリアドレス1bをエントリデコーダ２
でデコードした結果、指定されるエントリに対して、各
タグメモリ・ユニット12a,12b …12m のバリッドビット
によるデータの有効, 無効の判定及びタグアドレス1aと
タグメモリの内容との比較を行ない、判定結果が有効で
あり、且つタグアドレスが一致すれば、ヒット信号生成
部からヒット信号HTが出力される。そして、全てのタグ
メモリ・ユニット12a,12b …12m からのヒット信号HTを
用いて、ヒット信号制御部13から最終的なヒット信号HT
が出力されれば、データ書込み読出し回路６を介して読
出された所定のエントリのデータDT_R が制御部８を通じ
て外部へ読出される。

【００３６】このように図３に示したキャッシュメモリ
においては、MPU からのタグアドレスｎビットを記憶す
るための一つのタグメモリと、全エントリ分のデータの
有効, 無効を判定するバリッドビットとからなるタグメ
モリ・ユニットを複数備えることによって、データメモ
リのエントリ数より少ないタグメモリを用いて従来のキ
ャッシュメモリと同様の機能を、タグメモリのチップ上
の面積を減少させて実現できる。その結果、キャッシュ
メモリの歩留りを向上させることができる。

【００３７】本実施例では、タグメモリ及びデータメモ
リを夫々単数設けた場合について説明したが、単数に限
定されるものではない。即ち、タグメモリ及びデータメ
モリ等を組合せて１ウエイとし、複数ウエイを有するセ
ットアソシアティブ構成としても同様の効果が得られ
る。また、本実施例では、タグメモリを17ビットメモリ
部と、３ビットメモリ部とに分割しているが、それは単
なる例示であり、それに何ら限定するものではない。

【００３８】

【発明の効果】以上詳述したように、第１発明のキャッ
シュメモリは、データメモリに記憶された各データに対
してMPU からのタグアドレスｎビットの全てを夫々記憶
するタグメモリを、タグアドレスの上位ａビットを記憶
するａビットメモリ部と、下位ｂビットを記憶する下位
ｂビットメモリ部とに分割した構成にし、ａビットメモ
リ部をデータメモリの全エントリに対して共通化し単数
で設けたので、タグメモリのチップ上の面積を減少させ
たキャッシュメモリを実現できて、その結果、キャッシ
ュメモリの歩留りを向上させることができる。

【００３９】第２発明のキャッシュメモリは、タグアド
レスｎビットを記憶するための一つのタグメモリと、デ
ータメモリの全エントリ分のデータの有効, 無効を判定
するバリッドビットとからなるタグメモリ・ユニットを
複数備えたので、タグアドレスｎビットが一致すれば、
所定のエントリに対してデータのキャッシングが可能と
なり、データメモリのエントリ数以下の数のタグメモリ
を用いることができてタグメモリのチップ上の面積を減
少させたキャッシュメモリを実現でき、その結果、キャ
ッシュメモリの歩留りを向上させることができる。

【図面の簡単な説明】

【図１】 本発明に係るキャッシュメモリの要部の構成
を示すブロック図である。

【図２】 本発明に係るキャッシュメモリの要部の他の
実施例の構成を示すブロック図である。

【図３】 本発明に係るキャッシュメモリの要部の更に
他の実施例の構成を示すブロック図である。

【図４】 従来のキャッシュメモリの要部の構成を示す
ブロック図である。

【符号の説明】

２ エントリデコーダ、４ バリッドビット、4a,4b 〜
4m バリッドビット、５ ヒット信号生成部、７ デ
ータメモリ、９ タグメモリ、9a 17ビットメモリ部、
9b ３ビットメモリ部、10 タグメモリ、10a,10a …
17ビットメモリ部、10b,10b … ３ビットメモリ部、11
a,11b 〜11m 20ビットメモリ部、12a,12b 〜12m タ
グメモリ・ユニット。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 使用したデータを、そのアドレスの一部
   であるエントリアドレスによって指定されるエントリに
   対して、データメモリに記憶するとともに一部であるｎ
   ビットのタグアドレスをタグメモリに記憶して、後に、
   アドレスで指定されるエントリに対して該タグメモリが
   記憶しているタグアドレスと同タグアドレスがタグメモ
   リへ入力された場合に、データメモリからのデータが読
   出されるキャッシュメモリにおいて、 前記タグメモリを、タグアドレスｎビットの上位ａビッ
   トを記憶するａビットメモリ部と、下位ｂビットを記憶
   するｂビットメモリ部とに（ａ＋ｂ＝ｎ、ａ，ｂ，ｃは
   整数）分割されており、前記ａビットメモリ部を、デー
   タメモリの全エントリに対して共通に単数で設けてある
   ことを特徴とするキャッシュメモリ。
2. 【請求項２】 ａビットメモリ部を、データメモリの全
   エントリの一部である複数エントリに対して共通に設け
   てある請求項１記載のキャッシュメモリ。
3. 【請求項３】 使用したデータをデータメモリに記憶す
   るとともに、記憶したデータのｎビットのタグアドレス
   をタグメモリに記憶して、該タグメモリが記憶している
   タグアドレスと同タグアドレスがタグメモリへ入力され
   た場合に、データメモリからのデータが読出されるキャ
   ッシュメモリにおいて、 前記タグアドレスのｎビットを記憶するタグメモリと、
   データメモリの全エントリ分のデータの有効，無効を判
   定するバリッドビットとを有するタグメモリ・ユニット
   を複数備えていることを特徴とするキャッシュメモリ。