JPH023964A - 半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法 - Google Patents

半導体装置においてポリシリコンゲートとポリシリコンエミッタとを同時に形成する方法

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JPH023964A JP1008734A JP873489A JPH023964A JP H023964 A JPH023964 A JP H023964A JP 1008734 A JP1008734 A JP 1008734A JP 873489 A JP873489 A JP 873489A JP H023964 A JPH023964 A JP H023964A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 筑秀分更 本発明は半導体装置に関するものであって、更に詳細に
は、同一のシリコン基板上にバイポーラ及び金属−酸化
物一半導体（ＭＯＳ）装置を同時的に形成する技術に関
するものである。
灸來肢虚 バイポーラ装置及びＭＯＳ装置を製造する方法は公知で
ある。通常、バイポーラ装置とＭＯＳ装置とは構造的に
異なるので、バイポーラ装置はＭＯＳ装置とは別個に製
造される。バイポーラ装置及びＭＯＳ装置の両方を使用
する回路は、個別的なチップを使用して構成せねばなら
ないことを意味しており、そのことは製品の寸法を大型
化させ且つコストを上昇させることとなる。
バイポーラ装置とＭＯＳ装置とを結合する場合には、装
置を製造する為の一体化したアプローチが考案されねば
ならない。然し乍ら、１つのタイプの装置に使用される
製造技術を適用すると、通常、別のタイプの装置の性能
を劣化させることとなる。例えば、バイポーラトランジ
スタにおけるシリコン基板への電気的コンタクトを形成
する一般的な方法においては、基板の表面上に付着した
ポリシリコン層を使用する。該シリコン基板への電気的
コンタクトは、このポリシリコン層を介して行われる。
その結果得られる構成体は、「埋込コンタクト」と呼称
される。然し乍ら、ポリシリコン／シリコン界面層は、
装置を介しての直列抵抗を増加させる。このことは、バ
イポーラ装置においてはそれほど重要ではない。何故な
らば、バイポーラ装置のベースはそれを介して流れる電
流が小さいからであり、又バイポーラ装置は本来的に高
い抵抗を持っているからである。然し乍ら、ＭＯＳ装置
におけるソース及びドレインは、電流の全てを担持し、
従って直列抵抗が増加すると、装置の性能を著しく影響
される。直列抵抗は、コンタクト区域を増加させること
によって改善させることが可能であるが、その結果歩留
は減少する。
最後に、ＭＯＳ装置において使用される薄いゲート酸化
物層は、バイポーラ製造方法に露呈される場合には、汚
染されたり機械的損傷を受けたりすることがある。
旦−煎 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、単一の製造プロセス
を使用して同時的にバイポーラ装置及びＭＯＳ装置を製
造する改良した方法及びその結果得られる半導体装置を
提供することを目的とする。
遭−コ甚 本発明による方法においては、ＭＯＳ装置の性能に著し
い影響を与えることなしに埋込コンタクトを使用するこ
とを可能としており、且つ装置の性能又は一体性を阻害
することなしにＭＯＳ装置において非常に薄いゲート酸
化膜層を使用することが可能である。
本発明の１実施例においては、シリコン基板をバイポー
ラ領域とＭＯＳ領域とに分割している。
次いで、薄いゲート酸化物層を該シリコン基板上に熱的
に成長させる。薄いポリシリコン層をゲート酸化物層上
に付着させて、爾後の処理の期間中ゲート酸化物層を保
護し、次いで薄いポリシリコン層及びゲート酸化物層の
両方を、エミッタを形成すべきバイポーラ領域から除去
する。ゲート酸化物層の一体性を維持する為に、ポリシ
リコンエッチ期間中に使用されるホトレジストマスクは
ゲート酸化物エッチの期間中に保持され、且つ該ゲート
酸化物は緩衝酸化物エッチ溶液中でエッチされる。次い
で、厚いポリシリコン層を該シリコン基板のバイポーラ
領域及びＭＯＳ領域上に付着し、且つ該基板を、夫々、
バイポーラ装置及びＭＯＳ装置のエミッタ及びゲートを
形成する為にマスクする。エミッタ及びゲー１へ位置を
マスクした後に、夫々のエミッタ及びゲートを形成する
為に該ポリシリコンを該バイポーラ領域及びＭＯＳ領域
から同時的にエッチする。エミッタを形成すべき区域上
のポリシリコンはＭＯＳ領域上のポリシリコンよりも一
層薄いので、エミッタを囲繞するシリコン基板はエミッ
タ島状部を形成する為にエッチする。所望により、バイ
ポーラ装置のベース及びコレクタ及びＭＯＳ装置のソー
ス及びドレイン用の区域を、これらの領域への埋込コン
タクトを設ける為のポリシリコンのエツチングの期間中
に選択的にマスクする。
去１Ｍ 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第１図は、従来の方法に従って予備的な処理を行った後
のシリコン基板４を示している。例えば、シリコン基板
４は処理されて、バイポーラ領域８と、ＮＭＯＳ領域１
２と、ＰＭＯＳ領域１６とが形成されている。バイポー
ラ領域８は、ＮＰＮトランジスタを形成する為に使用す
ることが意図されており、一方ＮＭＯＳ領域１２は、Ｎ
チャンネルＭＯＳ装置を形成する為に使用することが意
図されており、且つＰＭＯＳ領域１６は、Ｐチャンネル
ＭＯＳ装置を形成する為に使用することが意図されてい
る。
シリコン基板４は、Ｐ導電型物質から形成されている。
従って、バイポーラ領域８及びＰＭＯＳ領域１６は、そ
の中に、夫々砒素ドープＮ十埋込層２０及び２４が形成
されている。Ｎ十埋込Ｍ２０及び２４は、例えば、米国
特許筒３，６４８゜１２５号（発明者Ｄｏｕｇｌａｓ　
Ｌ、　Ｐｅ１ｔｚｅｒ）に開示されているプロセスによ
って形成することが可能である。Ｎ十埋込層２０及び２
４の上方にはＮウェル２８及び３２が夫々形成されてお
り、それは、公知の技術によって基板４内に例えば燐等
の適宜のＮ型不純物を拡散させることによって形成され
る。Ｎ十埋込層２０及び２４は１通常、約１×１０２０
原子数／ｃｃの不純物濃度を有しており、約１ミクロン
の厚さであり、一方Ｎウェル２８及び３２は、通常、約
Ｉ　Ｘ　１０１Ｇ原子数／ｃｃの不純物濃度を持ってお
り且つ約０．８ミクロンの厚さを持っている。
基板４の上には、二酸化シリン層３６及び窒化シリコン
層４０が設けられている。二酸化シリコン層３６は、好
適には、３０分の間約９００℃の温度で好適には蒸気で
あるが酸素か又は蒸気の雰囲気中に基板４を位置させる
ことによって基板４の表面上に熱的に成長させる。二酸
化シリコン層３６は、約３５０人乃至４．５０人、好適
には４００人、の範囲内の厚さを持っている。窒化シリ
コン層４ｏは、ＣＶＤによって二酸化シリコン層３６の
上に付着させることが可能である。窒化シリコン層４０
は、約１５００人乃至１７００人、好適には１６００人
、の範囲内の厚さを有している。
最後に、全面コーティング、好適にはスピニング法によ
って、約１．５ミクロンの厚さへホトレジスト［４４を
窒化シリコン層４０上に付着させる。ホトレジスト層４
４をパターン露光に露呈させ、従って該ホトレジストを
現像することにより、第２図に示される如きホトレジス
ト層４４の部分を発生させる。これらのホトレジスト層
４４の残存部分は、マスクとして機能し、ホトレジスト
層４４の残存部分によって保護されていない区域内の窒
化シリコンからなる層４０のエツチングを行うことを可
能としている。このエツチングは、好適には、例えばＳ
Ｆｌ、等のプラズマを使用するドライエッチである。こ
れにより、第２図に示した構成体が得られる。
窒化シリコン層４０をエッチした後に、ホトレジスト層
４４の残存部分を、例えば、溶媒又は酸素プラズマによ
って除去し、且つ半凹設分離酸化物（ＳＲＯＸ）領域４
８．５２．５６がドライ酸素又は蒸気の存在下において
熱酸化により形成される。好適には、５ＲＯＸ領域４８
．５２．５６は、９００℃の温度で蒸気中において熱酸
化によって、約５０００人乃至約６０００人、好適には
５５００人の厚さに形成する。その結果、バイポーラ領
域８は、５ＲＯＸ領域５２によってＮＭＯＳ領域１２か
ら電気的に分離されており、且つＮＭＯＳ領域１２は、
５ＲＯＸ領域５６によって２ＭＯＳ領域１６から電気的
に分離されている６ＳＲＯＸ領域４８は、バイポーラ領
域８をコレクタ領域６４とベース／エミッタ領域６８と
に分離する。
５ＲＯＸ領域４８．５２．５６を形成した後、窒化シリ
コン層４ｏ及び二酸化シリコン層３６の残存部分を除去
して第４図に示した構成体を得る。
窒化シリコン層４０の部分は、オルト燐酸内でのウェッ
トエツチングによって除去することが可能であり、且つ
二酸化シリコン層３６は弗化水素酸内でのウェットエツ
チングによって除去することが可能である。
第５図に示した如く１次のステップは基板４の露出した
表面上に二酸化シリコンの薄い層７０を形成することで
ある。二酸化シリコン層７０は。
好適には、二酸化シリコンＭ３６と同一の態様で成長さ
れ、且つそれは約１５０人乃至３００人、好適には１７
０人、の範囲内の厚さを有している。
この範囲は、爾後の処理の期間中に、汚染及び機械的損
傷を回避する為に臨界的なものであることが経験的に判
明した。次に、薄い多結晶シリコン層７２を、二酸化シ
リコン層７０及び５ＲＯＸ領域４８．５２．５６上にブ
ランケットコーティング即ち全面コーティングとして付
着させる。多結晶シリコン層７２はＣＶＤによって付着
され、且つそれは約５００人乃至１０００人、好適には
７００人、の範囲内の厚さを有している。この厚さの多
結晶シリコン層７２は、爾後の処理において二酸化シリ
コン７０を保護する為には臨界的なものであることが経
験的に判明した。
次に、第６図に示した如く、ホトレジストＭ７６を、ホ
トレジスト層４４と同一の態様で多結晶シリコン層７２
上にブランケットコーティングとして付着させる。ホト
レジスト層７６を付着し且つ現像した後に、開口８ｏを
ベース／エミッタ領域６８上方及びシリコン基板への埋
込コンタクトを所望する領域の上方に形成する。この様
な二つの領域が示されている。ホトレジスト層７６の残
存部分がマスクとして機能し、多結晶シリコン層７２の
露出部分はドライエッチによって除去される。ドライエ
ッチは、例えばＳＦ、等のプラズマによって行うことが
可能である。次いで、酸化物層７０の露出部分をＰ型不
純物、好適にはボロン、でイオン注入し、その場合に４
０ＫｅＶのエネルギを使用して約Ｉ　Ｘ　１０１ｓ原子
数／ｃｃの濃度に注入させる。このＰ型注入物は、バイ
ポーラ領域８のＮウェル２８内に初期的なベース領域８
４を形成し、且つＰＭＯＳ領域１６内にソースコンタク
ト領域８５を形成する。一方、Ｐ型注入物は、ＮＭＯＳ
領域１２内の露出領域下側のＰ型基板上に与える影響を
無視可能なものである。
次いで、第７図に示した如く、ホトレジスト層７６をマ
スクとして維持しながら、ゲート酸化物層７０の露出部
分を緩衝酸化物エッチによって除去する。次いで、ホト
レジスト層７６を除去し。
且つ比較的厚い多結晶シリコン層７４を、多結晶シリコ
ン層７２の残存部分及びシリコン基板４の露出区域上に
ＣＶＤによってブランケットコーティングとして付着さ
せる。多結晶シリコン層７４は、多結晶シリコン層７２
よりも実質的に一層厚く、且つ好適には約２２００人乃
至２８００人。
好適には２５００人、の範囲内の厚さを有している。次
いで、ホトレジスト層７７を付着し且つ現像して、エミ
ッタを形成すべきベース／エミッタ領域６８上方及びＮ
ＭＯＳ領域１２上方に開口８８を形成する。次いで、多
結晶シリコン層７２及び７４をイオン注入によってドー
プしてそれらの固有抵抗を低下させる。好適には、例え
ば砒素の如きＮ型不純物を使用し、且つ該イオンを８０
ＫｅＶ（７）１ネルギで約Ｉ×１０１ｓ乃至Ｉ　Ｘ　１
０１″原子数／ｃｃの濃度へ注入させる。これは、露出
したポリシリコン層の導電度を導体として機能すべく可
及的に高いものとするためである。ホトレジスト層７７
の残存部分を除去し、且つ次いで、該構成体を約９００
℃乃至９５０℃の温度で窒素雰囲気中において約３０分
間アニールさせる。これにより、拡散によって初期的ベ
ース領域８４及びＰ＋領域８５を拡大させ且つＮ十領域
９２を形成する。
次いで、第８図に示した如く、ポリシリコン層７４上に
ホトレジスト層９６を付着させる。ホトレジスト層９６
を現像して、バイポーラ装置のエミッタを形成する領域
１００、ＮＭＯＳ装置のゲートを形成する領域１０４．
ＰＭＯＳ装置のゲートを形成する領域１０６、及び例え
ば５ＲＯＸ領域５２等のシリコン基板への埋込コンタク
トを形成すべきポリシリコン層７４の領域上方を除いて
、ポリシリコン層７４の全ての区域を露出させる。
次いで、ポリシリコン層７４の露出部分を、ポリシリコ
ンの露出部分が除去される迄、例えばＳＦ、等のプラズ
マによってエッチする。ポリシリコンの幾つかの区域は
、ポリシリコン層７２及び７４を有しており、一方ポリ
シリコンの他の区域はポリシリコン層７４のみを有して
いるので、ゲート酸化物層７０によって保護されていな
い基板４の部分は、ポリシリコン層７２のものに略等し
い深さへエッチされる。これは、ベース／エミッタ領域
６８において発生し且つエミッタ島状部１０８を形成す
る。従って、ＮＭＯＳ及びＰＭＯＳゲー１−を形成する
領域１０４及び１０６内のポリシリコン層７２及び７４
の厚さは、ポリシリコン層７４及び領域１００内のエミ
ッタ島状部１０８の深さと同一である。
次いで、第９図に示した如く、ホトレジスト層９６を除
去し、且つバイポーラ領域８のコレクタ領域６４及びＮ
ＭＯＳ領域１２を除いて基板４上全てにホトレジスト層
１１０を付着させる。次いで、軽度にドープしたドレイ
ン（ＬＤＤ）注入を、約Ｉ　Ｘ　１０”乃至１×１０１
４原子数／ｃｃの濃度へ、４０ＫｅＶの注入エネルギで
露出領域上に燐イオンを使用して行う。
次いで、第１０図に示した如く、ホトレジスト層１１０
を除去し且つホトレジスト層１１４を基板４上に付着さ
せる。次いで、ホトレジスト層１１４を現像して、ベー
ス／エミッタ領域６８及びＰＭＯＳ領域１６上方に開口
１１８を形成する。
次いで、Ｐ型ＬＤＤ注入を行うが、好適には、約Ｉ　Ｘ
　１０”乃至Ｉ　Ｘ　１０”ｍ子数／　ｃ　ｃ、好適に
は５　Ｘ　１０１３原子数／ｃｃ、の濃度Ａ、　５０　
Ｋ　ｅ　Ｖの注入エネルギで二弗化ボロンを使用して形
成する。
その後に、ホトレジスト層１１４を除去する。
次いで、第１１図に示した如く、約１５００人乃至は４
０００人、好適には２０００人、の範囲内の厚さへ基板
４の全表面上にＣＶＤによって適合性二酸化シリコン層
を付着させる。次いで、二酸化シリコン層１２２を、約
１５００人９００℃で加熱することによってＬＴＯ高密
度化操作に露呈させる。
次いで、第１２図に示した如く、二酸化シリコン層１２
２を、好適にはＨｅ　’　Ｃ２Ｆ５　’　ＣＨＦ３を有
するプラズマ中で非等方性エッチへ露呈させて、スペー
サ１２６．１２８．１３０．１３２．１３４．１３６．
１３７．１３８．１３９．１４０．１４１．１４２を形
成する。
第１３図に示した次のステップにおいて、ホトレジスト
マスク１１０と同様のホトレジストマスク１４４を付着
し且つ現像してコレクタ領域６４及びＮＭＯＳ領域１２
を露出させる。次いで、Ｎ型イオン注入を約５　Ｘ　Ｉ
　Ｏ１ｓ原子数／ｃｃの濃度へ１００ＫｅＶの注入エネ
ルギで好適には砒素を使用して行ってＮＭＯＳ装置のソ
ース及びドレイン領域とバイポーラ装置のコレクタとを
形成する。
その後に、基板４を約３０分間９００℃の温度でアニー
ルしてバイポーラ領域８内にＮ＋コレクタ１４５を形成
すると共にＮＭＯＳ領域１２内にＮ＋ソース１４６（こ
れはＮ十領域９２と合流する）及びＮ＋ドレイン１４７
を形成する。
同様に、第１４図に示した如く、ホトレジスト層１５０
を付着し且つ現像してＰＭＯＳ領域１６上方に開口１５
４を形成し、次いで約３　Ｘ　１０１５原子数／ｃｃの
濃度へ５０ＫｅＶの注入エネルギで二弗化ボロンを使用
してＰ型イオン注入を実施してＰＭＯＳ装置のソース及
びドレインを形成する。
次いで、第１５図に示した如く、ホトレジスト層１５０
を除去し、且つ、約Ｉ　Ｘ　１０”原子数／ｃｃの濃度
へ５０ＫｅＶでの注入エネルギでＢＦ、を使用して最終
的なブランケット（全面）のマスクされることのないＰ
型注入を行ってバイポーラ装置の外因的ベースを形成す
る。次いで、基板４を約４０分間９００℃の温度でアニ
ールして、バイポーラ領域８内にベース１５５（これは
領域８４と合流する）を形成すると共に、ＰＭＯＳ領域
１６内にＰ＋ソース１５６（これはＰ十領域８５と合流
する）及びＰ＋ドレイン１５７を形成する。
最後に、第１６図に示した如く、露出したシリコン及び
ポリシリコン領域は、公知の技術を使用して、シリサイ
ド化させて、シリサイド層１７３を形成する。基板４を
１例えばＬＴ○等の公知の技術を使用して付着した酸化
物からなる平坦化層１７４で被覆する。次いで、平坦化
層１７４をエッチして、これ又公知の技術を使用して導
電性領域へメタルコンタクト１７８を形成する。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。例えば、本技
術を使用してバイポーラ装置のない単一のＭＯＳ装置を
製造することが可能であり、且つ形成されるバイポーラ
装置のベース、コレクタ、エミッタ、及び形成されるＭ
ＯＳ装置のソース、ドレイン、ゲートは、所望により、
埋込コンタクトで選択的に電気的にコンタクトさせるこ
とが可能である。
尚、本発明は、その実施上、以下の画成の１つ又はそれ
以上を有することが可能なものである。
（１）半導体装置においてポリシリコンゲートとポリシ
リコンエミッタとを同時的に形成する方法において、シ
リコン基板のエミッタ領域及びゲート領域上に薄いゲー
ト酸化物層を成長させ、前記ゲート酸化物層上に薄いポ
リシリコン層を付着させ、前記シリコン基板のエミッタ
領域から薄いポリシリコン層を除去し、前記シリコン基
板のエミッタ領域からゲート酸化物層を除去し、前記シ
リコン基板のエミッタ領域及びゲート領域上に厚いポリ
シリコン層を付着し、夫々エミッタ及びゲー１へを形成
する為に前記エミッタ領域及びゲート領域をマスクし、
夫々エミッタ及びゲートを形成する為に前記エミッタ領
域及びゲート領域から前記ポリシリコンを同時的にエツ
チングする、上記各ステップを有することを特徴とする
方法。
（２）上記第（１）項において、前記ポリシリコン層除
去ステップが、前記薄いポリシリコン層上にブランケッ
トコーティングとしてホトレジスト層を付着し、前記エ
ミッタ領域」二方のボッ１２９３ン層の一部を露出させ
る為に前記ホトレジスト層内に開口を形成する為にホト
レジスト層を現像し、前記エミッタ領域上方のゲート酸
化物層の部分を露出させる為に前記ポリシリコン層の露
出部分をエツチングする、各ステップを有することを特
徴とする特許 （３）上記第（２）項において、前記ゲート酸化物層除
去ステップが、前記ホトレジスト層を維持し、ｒｉｍ酸
化物エツチング溶液中で前記ゲート酸化物層の露出部分
をエツチングする。上記各ステップを有することを特徴
とする方法。
（４）上記第（３）項において、前記ゲート酸化物成長
ステップが、前記シリコン基板のエミッタ領域及びゲー
ト領域上に二酸化シリコン層を成長させるステップを有
しており、前記二酸化シリコンが約１５０人乃至約３０
０人の範囲内の厚さを有していることを特徴とする方法
。
（５）上記第（４）項において、前記ポリシリコン層付
着ステップが、約５００人乃至約１０００人の厚さへポ
リシリコン層を付着させるステップを有していることを
特徴とする方法。
（６）上記第（５）項において、更に、前記シリコン基
板上にブランケットコーティングとして適合性酸化物層
を付着し、前記バイポーラ層及び前記ＭＯＳ領域から前
記適合性層を非等方的にエツチングする。各ステップを
有することを特徴とする方法。
（７）　　半導体装置においてポリシリコンエミッタと
ポリシリコンゲートとを同時的に形成する方法において
、バイポーラ装置用のシリコン基板内にバイポーラ領域
を形成し、前記バイポーラ領域はコレクタ領域と呼称さ
れる第１領域と前記第領域から第１フィールド酸化物領
域によって離隔されている第２領域とを有しており、前
記シリコン基板内にＭＯＳ装置用のＭＯＳ領域を形成し
、前記ＭＯＳ領域は第２フィールド酸化物領域によって
前記バイポーラ領域から離隔されており、前記ＭＯＳ領
域上及び前記バイポーラ領域上に薄いゲート酸化物層を
形成し、前記バイポーラ領域上及び前記ＭＯＳ領域上に
薄いポリシリコン層を形成し、前記第２領域から前記薄
いポリシリコン層を除去し、前記第２領域から前記薄い
ゲート酸化物層を除去し、前記バイポーラ領域上及び前
記ＭＯＳ領域上に厚いポリシリコン層を付着させ、エミ
ッタ形成用に前記第２領域の一部をマスクし、前記バイ
ポーラ領域及びＭＯＳ領域のマスクした部分以外のバイ
ポーラ領域及びＭＯＳ領域から前記ポリシリコンを同時
的にエツチングし、前記コレクタ領域から前記薄いゲー
ト酸化物層を除去し、前記コレクタ領域及び前記ＭＯＳ
領域を第１導電型ヘドープし、前記第２領域を前記コレ
クタ領域の導電型と反対の導電型ヘドープし、前記バイ
ポーラ領域上及び前記ＭＯＳ領域上に適合性酸化物層を
付着し、前記バイポーラ領域及び前記ＭＯＳ領域から前
記適合性層を非等方的にエツチングする、上記各ステッ
プを有することを特徴とする方法。
（８）上記第（７）項において、前記ポリシリコン層除
去ステップが、前記薄いポリシリコン層上にブランケッ
トコーティングとしてホトレジスト層を付着し、前記エ
ミッタ領域上方の前記ポリシリコン層の部分を露出する
為に前記ホトレジス１へ層内に開口を形成する為に前記
ホトレジスト層を現像し、前記エミッタ領域上方の前記
ゲート酸化物層の部分を露出する為に前記ポリシリコン
層の露出部分をエツチングする、各ステップを有するこ
とを特徴とする方法。
（９）上記第（８）項におｔ）で、前記ゲート酸化物層
除去ステップが、前記ホトレジスト層を維持し、緩衝酸
化物エツチング溶液中で前記ゲート酸化物層の露出部分
をエツチングする、各ステップを有することを特徴とす
る方法。
（１０）上記第（９）項において、前記ゲート酸化物成
長ステップが、前記シリコン基板のエミッタ領域及びゲ
ート領域上に二酸化シリコン層を成長させるステップを
有しており、前記二酸化シリコンが約１５０人乃至約３
００人の範囲内の厚さを有していることを特徴とする方
法。
（１１）　　上記第（１０）項において、前記ポリシリ
コン層付着ステップが、約５００人乃至約１０００人の
厚さへポリシリコン層を付着するステップを有している
ことを特徴とする方法。
（１２）　　単一シリコン基板内に形成された半導体装
置において、バイポーラトランジスタとＭＯＳトランジ
スタとが設けられており、前記バイポーラトランジスタ
は、第１導電型を持った半導体物質から形成されるコレ
クタと、前記コレクタ領域へ電気的に結合されており且
つ前記コレクタ領域を形成する半導体物質の導電型と反
対の導電型を持った半導体物質から形成されているベー
ス領域と、エミッタを形成する為に前記ベース領域と電
気的にコンタクトしており且つ前記コレクタ領域を形成
する半導体物質と同一の導電型を持った不純物でドープ
されている多結晶シリコン層と、を有しており、前記Ｍ
ＯＳトランジスタは、第１導電型を持った半導体物質か
ら形成されるソース領域と、前記ソース領域を形成する
半導体物質と同一の導電型を持った半導体物質から形成
されており且つ前記ソース領域から離隔されているドレ
イン領域と、前記ソース領域及びゲート領域との間に前
記シリコン基板上に付着させた薄いゲート酸化物層と、
ゲート電極を形成する為に前記ゲート酸化物層上に付着
されており且つ前記ソース領域及びドレイン領域を形成
する半導体物質の導電型と反対の導電型を持った不純物
でドープされている多結晶シリコン層と、を有している
ことを特徴とする半導体装置。
（１３）上記第（１２）項において、前記ゲート酸化物
層は約１５０人乃至約３００人の範囲内の厚さを有して
いることを特徴とする装置。
（１４）上記第（１３）項において、前記エミッタを形
成する前記ポリシリコン層は、約２２００人乃至約２８
００人の範囲内の厚さを有していることを特徴とする装
置。
（１５）上記第（１４）項において、前記多結晶シリコ
ン層は約２７００人乃至約３８００人の範囲内の厚さを
有していることを特徴とする装置。
【図面の簡単な説明】
第１図乃至第１６図は、本発明に従って合体したバイポ
ーラ／ＣＭＯＳ装置を製造する方法の各ステップにおけ
る状態を示した各概略断面図、である。 （符号の説明） ４：シリコン基板 ８：バイポーラ領域 １２：ＮＭＯＳ領域 １６：ＰＭＯＳ領域 ３６二二酸化シリコン層 ４０：窒化シリコン層 ４４：ホトレジスト層 ４８．５２，５６：凹設分離酸化物領域６４：コレクタ
領域 ６８二ベース／エミツタ領域 ７０：二酸化シリコン層 ７２：薄い多結晶シリコン層 ７６：ホトレジスト層 ８０：開口 １１０．１１４：ホトレジスト層 ’１４４：ホトレジストマスク １７３：シリサイド層 １７４：平坦化層

Claims (1)

  1. 【特許請求の範囲】 １、半導体装置においてポリシリコンゲートとポリシリ
    コンエミッタとを同時的に形成する方法において、シリ
    コン基板のエミッタ領域及びゲート領域上に薄いゲート
    酸化物層を成長させ、前記ゲート酸化物層上に薄いポリ
    シリコン層を付着させ、前記シリコン基板のエミッタ領
    域から薄いポリシリコン層を除去し、前記シリコン基板
    のエミッタ領域からゲート酸化物層を除去し、前記シリ
    コン基板のエミッタ領域及びゲート領域上に厚いポリシ
    リコン層を付着し、夫々エミッタ及びゲートを形成する
    為に前記エミッタ領域及びゲート領域をマスクし、夫々
    エミッタ及びゲートを形成する為に前記エミッタ領域及
    びゲート領域から前記ポリシリコンを同時的にエッチン
    グする、上記各ステップを有することを特徴とする方法
    。 ２、半導体装置においてポリシリコンエミッタとポリシ
    リコンゲートとを同時的に形成する方法において、バイ
    ポーラ装置用のシリコン基板内にバイポーラ領域を形成
    し、前記バイポーラ領域はコレクタ領域と呼称される第
    １領域と前記第１領域から第１フィールド酸化物領域に
    よって離隔されている第２領域とを有しており、前記シ
    リコン基板内にＭＯＳ装置用のＭＯＳ領域を形成し、前
    記ＭＯＳ領域は第２フィールド酸化物領域によって前記
    バイポーラ領域から離隔されており、前記ＭＯＳ領域上
    及び前記バイポーラ領域上に薄いゲート酸化物層を形成
    し、前記バイポーラ領域上及び前記ＭＯＳ領域上に薄い
    ポリシリコン層を形成し、前記第２領域から前記薄いポ
    リシリコン層を除去し、前記第２領域から前記薄いゲー
    ト酸化物層を除去し、前記バイポーラ領域上及び前記Ｍ
    ＯＳ領域上に厚いポリシリコン層を付着させ、エミッタ
    形成用に前記第２領域の一部をマスクし、前記バイポー
    ラ領域及びＭＯＳ領域のマスクした部分以外のバイポー
    ラ領域及びＭＯＳ領域から前記ポリシリコンを同時的に
    エッチングし、前記コレクタ領域から前記薄いゲート酸
    化物層を除去し、前記コレクタ領域及び前記ＭＯＳ領域
    を第１導電型へドープし、前記第２領域を前記コレクタ
    領域の導電型と反対の導電型へドープし、前記バイポー
    ラ領域上及び前記ＭＯＳ領域上に適合性酸化物層を付着
    し、前記バイポーラ領域及び前記ＭＯＳ領域から前記適
    合性層を非等方的にエッチングする、上記各ステップを
    有することを特徴とする方法。 ３、単一シリコン基板内に形成された半導体装置におい
    て、バイポーラトランジスタとＭＯＳトランジスタとが
    設けられており、前記バイポーラトランジスタは、第１
    導電型を持った半導体物質から形成されるコレクタと、
    前記コレクタ領域へ電気的に結合されており且つ前記コ
    レクタ領域を形成する半導体物質の導電型と反対の導電
    型を持った半導体物質から形成されているベース領域と
    、エミッタを形成する為に前記ベース領域と電気的にコ
    ンタクトしており且つ前記コレクタ領域を形成する半導
    体物質と同一の導電型を持った不純物でドープされてい
    る多結晶シリコン層と、を有しており、前記ＭＯＳトラ
    ンジスタは、第１導電型を持った半導体物質から形成さ
    れるソース領域と、前記ソース領域を形成する半導体物
    質と同一の導電型を持った半導体物質から形成されてお
    り且つ前記ソース領域から離隔されているドレイン領域
    と、前記ソース領域及びゲート領域との間に前記シリコ
    ン基板上に付着させた薄いゲート酸化物層と、ゲート電
    極を形成する為に前記ゲート酸化物層上に付着されてお
    り且つ前記ソース領域及びドレイン領域を形成する半導
    体物質の導電型と反対の導電型を持った不純物でドープ
    されている多結晶シリコン層と、を有していることを特
    徴とする半導体装置。
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