JPH024013B2 - - Google Patents
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- Publication number
- JPH024013B2 JPH024013B2 JP19812681A JP19812681A JPH024013B2 JP H024013 B2 JPH024013 B2 JP H024013B2 JP 19812681 A JP19812681 A JP 19812681A JP 19812681 A JP19812681 A JP 19812681A JP H024013 B2 JPH024013 B2 JP H024013B2
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- JP
- Japan
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- program
- identification code
- program identification
- counter
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はプログラムシーケンス制御方式に関
し、詳しくは、複数の独立したプログラムを同一
の処理装置で時分割（タイムスライス）に動作さ
せる場合の該プログラムの実行順序を制御する方
式に関するものである。
し、詳しくは、複数の独立したプログラムを同一
の処理装置で時分割（タイムスライス）に動作さ
せる場合の該プログラムの実行順序を制御する方
式に関するものである。
複数の独立したプログラムを同一の処理装置の
制御下で時分割に動作させるという試みは、比較
的小型の低速の周辺装置群を制御したり、同時に
処理すべき並列のタスクが多数存在するような場
合には、有効な手段として取り入れられることが
多くなつてきている。これは、(i)独立なプログラ
ミングができるため、プログラム作成工数が比較
的小さくすることができる。(ii)プログラム等が共
通化できるものが多く、メモリの節約ができる、
(iii)ハードウエア量も独立プログラム分だけのプロ
セツサを作るより小さくなる等の利点があるから
で、処理能力さえ満足できれば、経済的に短期間
でシステムが作成できることによる。
制御下で時分割に動作させるという試みは、比較
的小型の低速の周辺装置群を制御したり、同時に
処理すべき並列のタスクが多数存在するような場
合には、有効な手段として取り入れられることが
多くなつてきている。これは、(i)独立なプログラ
ミングができるため、プログラム作成工数が比較
的小さくすることができる。(ii)プログラム等が共
通化できるものが多く、メモリの節約ができる、
(iii)ハードウエア量も独立プログラム分だけのプロ
セツサを作るより小さくなる等の利点があるから
で、処理能力さえ満足できれば、経済的に短期間
でシステムが作成できることによる。
しかるに、全てのプログラムを同一処理装置で
実行するため、各プログラムを一様に時分割制御
したのでは、一時的に多くの処理を必要とするプ
ログラムに対しては時間の割り当てを十分満すこ
とができず、処理の限界がおとずれる。そこで、
各プログラムに対するタイムスライスの割合をダ
イナミツクに変更する方式が考えられ、一部では
実施もされているが、従来の方式には、 (i) 結線論理が複雑で、ハードウエアの量が増加
する。
実行するため、各プログラムを一様に時分割制御
したのでは、一時的に多くの処理を必要とするプ
ログラムに対しては時間の割り当てを十分満すこ
とができず、処理の限界がおとずれる。そこで、
各プログラムに対するタイムスライスの割合をダ
イナミツクに変更する方式が考えられ、一部では
実施もされているが、従来の方式には、 (i) 結線論理が複雑で、ハードウエアの量が増加
する。
(ii) 動作形態の異なるシステムに対する融通性が
小さい。
小さい。
(iii) ハードウエアの制限、例えば先取りや遅延等
のために発生するシーケンス上の制約を考慮す
るのが困難である。
のために発生するシーケンス上の制約を考慮す
るのが困難である。
等の欠点を有している。
本発明の目的は上記従来の欠点を軽減すること
にあり、少ないハードウエアで、制御に融通性を
持たせるとともに、ハードウエアの制限事項を容
易に盛り込めるようにしたプログラムシーケンス
制御方式を堤供することにある。
にあり、少ないハードウエアで、制御に融通性を
持たせるとともに、ハードウエアの制限事項を容
易に盛り込めるようにしたプログラムシーケンス
制御方式を堤供することにある。
さて、近年、メモリの集積度の向上には目をみ
はるものがあり、アドレス方向には10ビツト以上
のものは安価かつ容易に入手できるようになつて
きた。本発明は、このようなメモリを用い、各タ
イムスライス対応に種々の組合せプログラム識別
コードを該メモリ内に予め書き込んでおき、この
メモリのアドレスとして、各命令サイクル毎に更
新される２進カウンタと、タイムスライスの実行
割当ての変更要求信号、例えば各レベルのプログ
ラムのビジイ信号とを用いて、該メモリから所望
プログラム識別コードを読み出し、このプログラ
ム識別コードで次の命令サイクルで実行するプロ
グラムを決定することを特徴とするものである。
はるものがあり、アドレス方向には10ビツト以上
のものは安価かつ容易に入手できるようになつて
きた。本発明は、このようなメモリを用い、各タ
イムスライス対応に種々の組合せプログラム識別
コードを該メモリ内に予め書き込んでおき、この
メモリのアドレスとして、各命令サイクル毎に更
新される２進カウンタと、タイムスライスの実行
割当ての変更要求信号、例えば各レベルのプログ
ラムのビジイ信号とを用いて、該メモリから所望
プログラム識別コードを読み出し、このプログラ
ム識別コードで次の命令サイクルで実行するプロ
グラムを決定することを特徴とするものである。
次に本発明の一実施例につき図面を用いて詳細
に説明する。
に説明する。
第１図は処理装置内の命令読出し部に関するブ
ロツク図である。第１図において、１がプログラ
ム識別コード作成回路であり、ここで各命令サイ
クルごとに次に実行すべきプログラムの識別コー
ドが作成されて命令アドレスレジスタ群２に与え
られる。命令アドレスレジスタ群２は複数のプロ
グラムと１対１に対応した複数の命令アドレスレ
ジスタからなり、各命令アドレスレジスタには、
当該プログラムの次に実行すべき命令のアドレス
（命令アドレス）が格納されている。上記プログ
ラム識別コードにより命令アドレスレジスタ群２
の内の、そのプログラム識別コードで示されるプ
ログラムに対応する命令アドレスレジスタが選択
され、その命令アドレスが読み出されて制御記憶
装置４のアドレスレジスタ３にラツチされる。こ
のアドレスレジスタ３の内容により制御気憶装置
４から命令が読み出されて命令レジスタ５にラツ
チされ、その命令が実行される。同時に、命令レ
ジスタ５の次命令アドレス部の内容が命令アドレ
スレジスタ群２内の、上記選択された命令アドレ
スレジスタに登録される。次に、プログラム識別
コード作成回路１からは次に実行すべきプログラ
ムの識別コードが出力されて、上述の動作が繰り
返えされる。
ロツク図である。第１図において、１がプログラ
ム識別コード作成回路であり、ここで各命令サイ
クルごとに次に実行すべきプログラムの識別コー
ドが作成されて命令アドレスレジスタ群２に与え
られる。命令アドレスレジスタ群２は複数のプロ
グラムと１対１に対応した複数の命令アドレスレ
ジスタからなり、各命令アドレスレジスタには、
当該プログラムの次に実行すべき命令のアドレス
（命令アドレス）が格納されている。上記プログ
ラム識別コードにより命令アドレスレジスタ群２
の内の、そのプログラム識別コードで示されるプ
ログラムに対応する命令アドレスレジスタが選択
され、その命令アドレスが読み出されて制御記憶
装置４のアドレスレジスタ３にラツチされる。こ
のアドレスレジスタ３の内容により制御気憶装置
４から命令が読み出されて命令レジスタ５にラツ
チされ、その命令が実行される。同時に、命令レ
ジスタ５の次命令アドレス部の内容が命令アドレ
スレジスタ群２内の、上記選択された命令アドレ
スレジスタに登録される。次に、プログラム識別
コード作成回路１からは次に実行すべきプログラ
ムの識別コードが出力されて、上述の動作が繰り
返えされる。
本発明は第１図におけるがプログラム識別コー
ド作成回路１に適用されるものである。
ド作成回路１に適用されるものである。
第２図は本発明を適用したプログラム識別コー
ド作成回路の一実施例で、４つの独立したプログ
ラムＡ、Ｂ、Ｃ、Ｄが寺分割に動作しているとし
た場合の例である。第２図において、１０1〜１
０4は各プログラムＡ、Ｂ、Ｃ、Ｄのビジイフリ
ツプフロツプで、その出力（ビジイ信号）１１を
タイムスライスの実行割当ての変更要求信号に用
いる。これらのビジイフリツプフロツプ１０1〜
１０4はシステムの母線に結合されたり、結線論
理によつてセツト・リセツトできるように設計さ
れている。１３は４ビツトの２進カウンタで、１
命令サイクル中に１回発生するカウント信号１２
により順次更新される。１５はメモリ素子で、ビ
ジイフリツプフロツプ１０1〜１０4の出力１１と
２進カウンタ１３の出力をアドレスとして、次の
命令サイクルで実行されるべきプログラムの識別
コードを読み出し、プログラム識別コードレジス
タ１６にラツチする。該レジスタ１６の出力が第
１図の命令アドレスレジスタ群２に与えられ、該
プログラム識別コードで示されるプログラムの命
令アドレスレジスタの選択に用いられるのであ
る。
ド作成回路の一実施例で、４つの独立したプログ
ラムＡ、Ｂ、Ｃ、Ｄが寺分割に動作しているとし
た場合の例である。第２図において、１０1〜１
０4は各プログラムＡ、Ｂ、Ｃ、Ｄのビジイフリ
ツプフロツプで、その出力（ビジイ信号）１１を
タイムスライスの実行割当ての変更要求信号に用
いる。これらのビジイフリツプフロツプ１０1〜
１０4はシステムの母線に結合されたり、結線論
理によつてセツト・リセツトできるように設計さ
れている。１３は４ビツトの２進カウンタで、１
命令サイクル中に１回発生するカウント信号１２
により順次更新される。１５はメモリ素子で、ビ
ジイフリツプフロツプ１０1〜１０4の出力１１と
２進カウンタ１３の出力をアドレスとして、次の
命令サイクルで実行されるべきプログラムの識別
コードを読み出し、プログラム識別コードレジス
タ１６にラツチする。該レジスタ１６の出力が第
１図の命令アドレスレジスタ群２に与えられ、該
プログラム識別コードで示されるプログラムの命
令アドレスレジスタの選択に用いられるのであ
る。
第３図はメモリ素子１５中に記憶する内容の一
例を示したものである。例えば全てのビジイフリ
ツプフロツプ１０1〜１０4が“０”の時は、カウ
ンタ１３のカウント値０，１，２，…Ｄ，Ｅ，Ｆ
に対して、プログラムがＡ→Ｂ→Ｃ→Ｄ→Ａ→Ｂ
→…というように均等に実行できるように、各プ
ログラムの識別コードをメモリ素子１５に書き込
んでおく。又、例えばプログラムＤがビジイで、
フリツプフロツプ１０4が“１”であるときは、
Ａ→Ｄ→Ｂ→Ｄ→Ｃ→Ｄ→…のように、充分な頻
度でプログラムＤが実行できるように該当プログ
ラムの識別コードを書き込んでおく。即ち、各プ
ログラムのビジイ状態に対応させて、システムの
要求する能力を満たせるように、プログラム識別
コードをメモリ素子１５に書き込んでおく。
例を示したものである。例えば全てのビジイフリ
ツプフロツプ１０1〜１０4が“０”の時は、カウ
ンタ１３のカウント値０，１，２，…Ｄ，Ｅ，Ｆ
に対して、プログラムがＡ→Ｂ→Ｃ→Ｄ→Ａ→Ｂ
→…というように均等に実行できるように、各プ
ログラムの識別コードをメモリ素子１５に書き込
んでおく。又、例えばプログラムＤがビジイで、
フリツプフロツプ１０4が“１”であるときは、
Ａ→Ｄ→Ｂ→Ｄ→Ｃ→Ｄ→…のように、充分な頻
度でプログラムＤが実行できるように該当プログ
ラムの識別コードを書き込んでおく。即ち、各プ
ログラムのビジイ状態に対応させて、システムの
要求する能力を満たせるように、プログラム識別
コードをメモリ素子１５に書き込んでおく。
実際の実行に移つた場合、メモリ素子１５は２
値カウンタ１３の値で順次、次に実行すべきプロ
グラム識別信号を出力するが、この時、ビジイフ
リツプフロツプ１０1〜１０4の状態で、それらの
シーケンスは修飾を受けたと同様に機能し、負荷
の重いプログラムに対しては充分な頻度で処理が
実行されることになる。
値カウンタ１３の値で順次、次に実行すべきプロ
グラム識別信号を出力するが、この時、ビジイフ
リツプフロツプ１０1〜１０4の状態で、それらの
シーケンスは修飾を受けたと同様に機能し、負荷
の重いプログラムに対しては充分な頻度で処理が
実行されることになる。
以上述べた如き構成であるので、本発明にあつ
ては、次の如き効果を得ることができる。
ては、次の如き効果を得ることができる。
１ メモリ素子の集積度は近年非常に高くなつて
おり、他の周辺のICも、プログラム本数が８
〜16程度では数個のICで実現でき、ハードウ
エアの増加量が小さい。
おり、他の周辺のICも、プログラム本数が８
〜16程度では数個のICで実現でき、ハードウ
エアの増加量が小さい。
２ メモリの内容を書き替えることにより、種種
のシステムに適合させることが可能である。
のシステムに適合させることが可能である。
３ メモリの内容のプログラミングで、ハードウ
エアの制限を織り込むことができる。（例えば、
同一プログラムを２サイクル以上続けてはいけ
ないというような制限） ４ プログラムビジイフリツプフロツプ等の
ON／OFFのみで実行頻度が変化するので、プ
ログラムの制御が簡単である。
エアの制限を織り込むことができる。（例えば、
同一プログラムを２サイクル以上続けてはいけ
ないというような制限） ４ プログラムビジイフリツプフロツプ等の
ON／OFFのみで実行頻度が変化するので、プ
ログラムの制御が簡単である。
第１図は処理装置内の命令読出し部に関するブ
ロツク図、第２図は第１図のプログラム識別コー
ド作成回路の構成図で、本発明の一実施例を示す
図、第３図は第２図のメモリ素子に記憶する内容
の一例を示す図である。 １０1〜１０4…プログラムビジイフリツプフロ
ツプ、１３…２進カウンタ、１５…メモリ素子、
１６…プログラム識別コードレジスタ。
ロツク図、第２図は第１図のプログラム識別コー
ド作成回路の構成図で、本発明の一実施例を示す
図、第３図は第２図のメモリ素子に記憶する内容
の一例を示す図である。 １０1〜１０4…プログラムビジイフリツプフロ
ツプ、１３…２進カウンタ、１５…メモリ素子、
１６…プログラム識別コードレジスタ。
Claims (1)
- １ 複数の独立したプログラムを時分割に動作さ
せる情報処理装置において、プログラムの実行割
当てが異なる複数組のプログラム識別コード列を
予め記憶したメモリ素子と、プログラムの実行割
当ての変更要求信号を発する回路と、１命令サイ
クル毎に歩進されるカウンタとを設け、前記変更
要求信号で前記メモリ素子中の複数組のプログラ
ム識別コード列の一つを選択し、前記カウンタが
歩進される毎に、前記選択されたプログラム識別
コード列の各プログラム識別コードを順次読出
し、該プログラム識別コードにより次の命令サイ
クルで実行されるべきプログラムを指定すること
を特徴とするプログラムシーケンス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19812681A JPS5899847A (ja) | 1981-12-09 | 1981-12-09 | プログラムシ−ケンス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19812681A JPS5899847A (ja) | 1981-12-09 | 1981-12-09 | プログラムシ−ケンス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5899847A JPS5899847A (ja) | 1983-06-14 |
| JPH024013B2 true JPH024013B2 (ja) | 1990-01-25 |
Family
ID=16385878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19812681A Granted JPS5899847A (ja) | 1981-12-09 | 1981-12-09 | プログラムシ−ケンス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899847A (ja) |
-
1981
- 1981-12-09 JP JP19812681A patent/JPS5899847A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5899847A (ja) | 1983-06-14 |
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