JPH0240195A

JPH0240195A - 内部降圧回路

Info

Publication number: JPH0240195A
Application number: JP63191547A
Authority: JP
Inventors: Fumio Miyaji; 宮司　文雄; Yukio Aoki; 幸夫青木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1990-02-08
Anticipated expiration: 2013-05-28
Also published as: JP2759969B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばスタティックメモリを低電圧で動作
させる場合に用いる降圧電圧を形成する〔発明の概要〕この発明は、基準電圧発生回路と内部電圧制御回路とに
より電源電圧を降圧した電圧を形成し、スタティックメ
モリに供給するようにした内部降圧回路において、スタ
ティックメモリが保持状態のときには、基準電圧発生回
路と内部電圧制御回路とをオフ状態に設定するとともに
、基準電圧発生回路と内部電圧制御回路とからなる回路
よりもその消費電力が小さい降圧手段を用いてデータ保
持電圧を得るようにすることにより、例えばスタティッ
クメモリを低電圧で動作させる場合に、消費電力の低減
を図ることができるようにしたものである。

〔従来の技術〕

スタティックＲＡＭの設計ルールは、メモリ容量の大容
量化に伴って微細化され、近年では例えば０．５μｍの
設計ルールでメモリパターンを構成していくことが進め
られている。このような微細化された設計ルールでスタ
ティックＲＡＭを構成シていくと、ゲート酸化膜が薄く
なることがら、十分な耐圧を得ることが難しくなってく
る。そこで、電源電圧を低く設定し、信頼性の向上を図
ることが考えられる。

ところで、外部の電源電圧は、通常５Ｖに設定されてい
て、種々のデバイスは、５■の電源電圧で動作するよう
に設計されている。したがって、このように低い電圧で
スタティックＲＡＭを動作させるようにするためには、
その内部に電源電圧を降圧した電圧を発生させる内部降
圧回路が必要になる。

このような内部降圧回路は、第４図に示すように構成で
きる。

すなわち、第４図において、５１は基準電圧発生回路、
５２は内部電圧制御回路である。電源ライン５５と接地
ライン５７との間に、基準電圧発生回路５１と内部電圧
制御回路５２とが設けられる。電源ライン５５から電源
端子５３が導出される。接地ライン５５から、接地端子
５８が導出される。電源端子５３に電源電圧Ｖｎｎ（５
Ｖ）が供給され、この電源電圧ＶＤＤが基準電圧発生回
路５１に供給される。基準電圧発生回路５１で、この電
源端子５３に供給される電源電圧ＶＤＤから基準電圧Ｖ
□１が形成される。この基準電圧Ｖ　ｒｅｆが内部電圧
制御回路５２に供給される。内部電圧制御回路５２でこ
の基準電圧Ｖ　ｒｅｆを基に電源電圧ｖａｎが制御され
、内部降圧電圧ＶＩＮＴ　　（例えば３■〜４Ｖ）が形
成される。この内部降圧電圧ＶＩＮ、が内部電源ライン
５６を介して出力端子５４から出力される。この内部降
圧電圧ＶＩＮＴにより、スタティックＲＡＭが駆動され
る。

〔発明が解決しようとする課題〕

上述のように、基準電圧発生回路５１と内部電圧制御回
路５２とを設け、基準電圧発生回路５１からの基準電圧
Ｖ　ｒｌｌｆにより内部電圧制御回路５２を制御して内
部降圧電圧ＶＩＮＴを形成するようにした場合、基準電
圧発生回路５１及び内部制御回路５２が常に動作状態に
なる。このため、消費電力が大きくなるという問題が生
じる。消費電力の節約のために、内部電圧制御回路５２
の負荷を状態に応じて変化させることが考えられるが、
このようにした場合にも、基本的に基準電圧発生回路５
１と内部電圧制御回路５２が常に動作状態であるため、
消費電力の低減には限界がある。

したがって、この発明の目的は、消費電力の低減を図れ
る内部降圧回路を提供することにある。

Ｃ課題を解決するための手段〕この発明は、基準電圧発生回路１と内部電圧制御回路２
とにより電源電圧■。、を降圧した内部降圧電圧■ＩＮ
１を形成し、スタティックメモリに供給するようにした
内部降圧回路において、スタティックメモリが保持状態
のときには、基準電圧発生回路１と内部電圧制御回路２
とをオフ状態に設定するとともに、基準電圧発生回路１
と内部電圧制御回路２とからなる回路よりもその消費電
力が小さい降圧手段Ｍ４１を用いてデータ保持電圧を得
るようにしたことを特徴とする内部降圧回路である。

〔作用〕

基準電圧発生回路１と内部電圧制御回路２により、電源
電圧■、。（例えば５Ｖ）を降圧した内部降圧電圧ＶＩ
Ｎ□　（例えば３〜４Ｖ）が得られる。

スタティックＲＡＭが動作状態にある時には、このよう
にして形成された内部降圧電圧ＶＩＮＹがスタテックＲ
ＡＭに供給される。スタティックＲＡＭがスタンバイ状
態の時には、基準電圧発生回路１及び内部電圧制御回路
２の動作が停止され、ＭＯＳトランジスタＭ４１により
データ保持電圧が維持される。このように、スタンバイ
状態では基準電圧発生回路１及び内部電圧制御回路２の
動作を停止させることにより、消費電力の低減がはかれ
る。

〔実施例〕

この発明の実施例について以下の順序に従って説明する
。

ａ、基本構成り、具体構成り１．基準電圧発生回路ｂ２．内部電圧制御回路ｂ３．降圧回路及び電源検出回路ａ、基本構成この発明は、スタティックＲＡＭを電源電圧■ＤＤ　（
例えば５Ｖ）より低い降圧電圧ＶＩＮア　（例えば３〜
４Ｖ）で動作させる場合の内部降圧回路に用いられる。

第１図は、この発明の基本構成を示すものである。第１
図において、１は基準電圧発生回路、２は内部電圧制御
回路である。電源ライン１１と接地ライン１３との間に
、基準電圧発生回路１及び内部電圧制御回路２が設けら
れる。基準電圧制御回路１及び内部電圧制御回路２の動
作は、それぞれＭＯＳ）ランジスタＭ１９及びＭＯＳ）
ランジスタＭ２６により制御される。電源ライン１１が
ら電源端子３が導出される。接地ライン１３がら接地端
子５が導出される。

この基準電圧発生回路１と内部電圧制御回路２により、
電源電圧■、を降圧した内部降圧電圧■ＩＮＴが得られ
る。この内部電圧制御回路２で形成された内部降圧電圧
ＶＩＮＴがＭＯＳ）ランジスタＭ３１及びＭ３２からな
るトランスミッションゲートを介され、内部電源ライン
１２を通じて出方端子４から出力される。

この発明の一実施例では、スタティックＲＡＭが動作状
態にある時のみ基準電圧発生回路１及び内部電圧制御回
路２を動作させ、スタティックＲＡＭがスタンバイ状態
の時には、基準電圧発生回路１及び内部電圧制御回路２
の動作を停止させるようにしている。これにより、消費
電力の低減がはかれる。スタティックＲＡＭが動作状態
にあるかスタンバイ状態にあるかは、例えば、チップイ
ネーブル信号ＣＥから検出される。

すなわち、端子７はチップイネーブル信号ＣＥの入力端
子である。例えば、チップイネーブル信号ＣＥがｒＨ，
の時にはスタティックＲＡＭは動作状態になり、チップ
イネーブル信号ＣＥが「Ｌ」の時にはスタティックＲＡ
Ｍはスタンバイ状態になる。

このチップイネーブル信号ＣＥがＭＯＳ）ランジスタＭ
１９、Ｍ２６、及び、ＭＯＳ）ランジスタＭ３１、Ｍ３
２からなるトランスミッションゲートに供給される。

スタティックＲＡＭが動作状態となるチップイネーブル
信号ＣＥが例えばｒＨ，の時には、ＭＯＳトランジスタ
Ｍ１９、Ｍ２６、及び、ＭＯＳトランジスタＭ３１、Ｍ
３２からなるトランスミッションゲートはオンする。こ
のため、基準電圧発生回路１及び内部電圧制御回路２が
動作状態となる。基準電圧発生回路１及び内部電圧制御
回路２が動作状態の時には、基準電圧発生回路１で電源
電圧ＶＤＤから基準電圧Ｖ　ｒｍｆが形成され、この基
準電圧Ｖ　ｒｅｆが内部電圧制御回路２に供給され、内
部電圧制御回路２でこの基準電圧Ｖ、。を基に電源電圧
■ＤＤが制御される。これにより、基準電圧Ｖ　ｒｌｌ
ｆに基づく内部降圧電圧ＶＩＮアが形成される。このよ
うにして形成された内部降圧電圧ＶＩＮ丁がＭＯＳ）ラ
ンジスタＭ３１及びＭ３２からなるトランスミッション
ゲートを介され、内、都電源ライン１２を通じて出力端
子４から出力される。

スタティックＲＡＭがスタンバイ状態となるチップイネ
ーブル信号ＣＥがｒ［、Ｊの時には、ＭＯＳトランジス
タＭ１９、Ｍ２６、及び、ＭＯ３Ｉ−ランジスタＭ３１
、Ｍ３２からなるトランスミッションゲートはオフされ
る。このため、基準電圧発生回路１及び内部電圧制御回
路２の動作が停止される。この時、内部電圧制御回路２
から内部降圧電圧ＶＩＮアが出力されなくなるので、メ
モリセルにデータ保持電圧を与える必要がある。このデ
ータ保持電圧を維持するために、ＭＯＳ）ランジスタＭ
４１からなる降圧回路が設けられる。これにより、内部
電圧制御回路２及び基準電圧制御回路１の動作が停止さ
れても、データ保持電圧が確保される。

また、電源電圧が降下した場合にも所定レベルのデータ
保持電圧が確保できるように、電源ライン１１と接地ラ
イン１３との間に電圧検出回路１５が設けられ、この電
圧検出回路１５で電源電圧ＶＤＤのレベルが検出される
。これに応じてＭＯＳトランジスタＭ５１が制御され、
電源電圧■、。の低下が補償される。この電圧検出回路
１５は、ＭＯＳ）ランジスタＭ７５により、チップイネ
ーブル信号ＣＥが「Ｌ」になるスタイバイ状態でのみ動
作状態になるようにされている。

ｂ、具体構成り１．基準電圧発生回路第２図は、この発明の一実施例の具体構成を示すもので
ある。

電源電圧■、から基準電圧Ｖ　ｒｅｆを形成する基準電
圧発生回路１は、第２図に示すように、ＰチャネルＭＯ
３）ランジスタＭｌｌ及びＮチャネルＭＯＳ）ランジス
タＭ１２〜Ｍ１４、ＮチャネルＭＯ３Ｉ−ランジスタＭ
１５〜Ｍ１８から構成される。

すなわち、第２図に示す基準電圧発生回路１において、
ＰチャネルＭＯＳトランジスタＭｌｌのウェルとそのソ
ースが互いに接続される。ＮチャネルＭＯＳ）ランジス
タＭ１２〜Ｍ１４のそれぞれにおいて、そのウェルとそ
のドレインとが互いに接続される。電源ライン１１と基
準電圧発生回路１の動作を制御するＮチャネルＭＯＳ）
ランジスタＭ１９のドレインとの間に、このようにその
ウェルとそのソースが互いに接続されているＰチャネル
ＭＯ３）ランジスタＭｌｌ及びそのウェルとそのドレイ
ンとが互いに接続されているＮチャネルＭＯＳ）ランジ
スタＭ１２〜Ｍ１４の直列接続が接続される。Ｐチャネ
ルＭＯ３）ランジスタＭｌｌとＮチャネルＭＯＳトラン
ジスタＭ１２の接続点から基準電圧Ｖ　ｒｅｆの出力端
子が導出される。ＮチャネルＭＯ３Ｉ−ランジスタＭ１
９のソースは、接地ライン１３に接続される。Ｎチャネ
ルＭＯＳ）ランジスタ１９のゲートがチップイネーブル
信号の入力端子７に接続される。

また、ＮチャネルＭＯＳ）ランジスタＭ１５〜Ｍ１Ｂの
それぞれにおいて、そのウェルとそのソースが互いに接
続される。これとともに、ＮチャネルＭＯＳ）ランジス
タＭ１５〜Ｍ１８のそれぞれにおいて、そのゲートとそ
のドレインとが互いに接続される。電源ライン１１とＮ
チャネルＭＯＳトランジスタＭ１９のドレインとの間に
、このようにそのウェルとソース及びそのゲートとドレ
インとが互いに接続されているＮチャネルＭＯＳトラン
ジスタＭ１５〜Ｍ１Ｂの直列接続が接続される。

ＮチャネルＭＯＳ）ランジスタＭＩ６とＮチャネルＭＯ
３Ｉ−ランジスタＭ１７との接続点がＰチャネルＭＯ３
）ランジスタＭｌｌのゲートに接続される。また、Ｎチ
ャネルＭＯＳトランジスタＭ１７とＮチャネルＭＯＳ）
ランジスタＭ１８との接続点がＮチャネルＭＯＳ）ラン
ジスタＭ１２〜Ｍ１４のゲートに接続される。

この基準電圧発生回路１は、端子７からのチップイネー
ブル信号ＣＥにより、その動作が制御される。すなわち
、チップイネーブル信号ＣＥがｒｌ（Ｊになると、Ｎチ
ャネルＭＯＳ）ランジスタＭ１９がオンし、基準電圧発
生回路１が動作状態となる。チップイネーブル信号ＣＥ
が「Ｌ」になると、ＮチャネルＭＯＳ）ランジスタＭ１
９がオフとなり、基準電圧発生回路１の動作が停止され
る。

この基準電圧発生回路１が動作状態のとき、電源端子３
に供給される電源電圧ｖＤＤの変化に対するＰチャネル
ＭＯ３Ｉ−ランジスタＭｌｌとＮチャネルＭＯＳトラン
ジスタＭ１２の接続点から得られる基準電圧Ｖ　ｒ　ｅ
　ｆの変化特性を求めると、第３図に示すような特性が
得られる。すなわち、ＰチャネルＭＯ３）ランジスタＭ
ｌｌと、３個のＮチャネルＭＯ３Ｉ−ランジスタＭ１２
〜Ｍ１４が直列接続されている。これら３個のＮチャネ
ルＭＯＳトランジスタＭ１２〜Ｍ１４のそれぞれのウェ
ルとソース拡散領域との接合によりダイオードが形成さ
れる。したがって、電源電圧ｖｎｏを徐々に上昇してい
くと、基準電圧Ｖ　ｒｌｌｆが徐々に上昇していき、こ
のダイオードのスレショルド電圧を■Ｆとすると、略々
３Ｖ、で基準電圧Ｖ　ｒｅｆが一定となる。このように
、この基準電圧発生回路１では、電源電圧の変動にかか
わらず一定の基準電圧ｙ　ｒｅ、を得ることができる。

また、この基準電圧発生回路１は、温度変動の影響を余
り受けないことが確認されている。すなわち、第３図に
おいて、Ｔ１は２５度での特性を示し、Ｔ２は１゛２５
度での特性を示し、Ｔ３は一１０度での特性を示してい
る。第３図に示す特性から明らかなように、温度条件が
変わっても、その特性は著しく変化しない。

ｂ２．内部電圧制御回路内部電圧制御回路２は、基準電圧Ｖ　ｒＱｆを基にして
電源電圧ＶＤＤを制御し、内部降圧電圧ＶＩＮＴを形成
するものである。この内部電圧制御回路２は、Ｐチャネ
ルＭＯＳトランジスタＭ２１及びＭ２２と、Ｎチャネル
ＭＯＳトランジスタＭ２３及びＭ２４と、ＰチャネルＭ
Ｏ３Ｉ−ランジスタＭ２５とから構成されている。

すなわち、ＰチャネルＭＯ３）ランジスタＭ２１及びＭ
２２の互いのソースが共通接続され、この接続点が電源
ライン１１に接続される。ＰチャネルＭＯＳトランジス
タＭ２１のドレインがＮチャネルＭＯ３）ランジスタＭ
２３のドレインに接続される。ＰチャネルＭＯ３）ラン
ジスタＭ２２のドレインがＮチャネルＭＯ３）ランジス
タＭ２４のドレインに接続される。ＮチャネルＭＯ３）
ランジスタＭ２３のゲートとＮチャネルＭＯ３）ランジ
スタＭ２４のゲートが共通接続され、ＮチャネルＭＯ３
）ランジスタＭ２４のゲートとそのドレインが共通接続
され、ＮチャネルＭＯ３）ランジスタＭ２３及びＭ２４
とによりカレントミラー回路が構成される。Ｎチャネル
ＭＯＳトランジスタＭ２３及びＮチャネルＭＯ５）ラン
ジスタ２４のソースが内部電圧制御回路２４の動作を制
御するＮチャネルＭＯＳトランジスタＭ２６のドレイン
に接続される。ＮチャネルＭＯ５）ランジスタＭ２６の
ソースが接地ライン１３に接続される。

ＮチャネルＭＯ３）ランジスタＭ２６のゲートがチップ
イネーブル信号ＣＥの入力端子７に接続される。

ＰチャネルＭＯ３）ランジスタＭ２１のゲートが基準電
圧Ｖ　ｒＧｆの出力端子であるＰチャネルＭＯ３）ラン
ジスタＭｌｌとＮチャネルＭＯ３）ランジスタＭ１２と
の接続点に接続される。ＮチャネルＭＯ３）ランジスタ
２２のゲートと電源ライン１１との間にＰチャネルＭＯ
３）ランジスタＭ２５が設けられ、ＮチャネルＭＯ３）
ランジスタＭ２２のゲートから内部降圧電圧■１Ｎアの
出力端子が導出される。ＰチャネルＭＯ３）ランジスタ
Ｍ２５のゲートがＰチャネルＭＯ３Ｉ−ランジスタＭ２
１のドレインとＮチャネルＭＯ３）ランジスタＭ２３の
ドレインとの接続点に接続される。

この内部電圧制御回路２は、端子７からのチップイネー
ブル信号ＣＥにより、その動作が制御される。すなわち
、チップイネーブル信号ＣＥがｒ　ＨＪになると、Ｎチ
ャネルＭＯ３Ｉ−ランジスタＭ２６がオンし、内部電圧
制御回路２が動作状態となる。チップイネーブル信号Ｃ
Ｅが「Ｌ」になると、ＮチャネルＭＯ３）ランジスタＭ
２６がオフとなり、内部電圧制御回路２の動作が停止さ
れる。

この第２図に示す内部電圧制御回路２において、Ｐチャ
ネルＭＯ３）ランジスタＭ２１とＰチャネルＭＯ３）ラ
ンジスタＭ２２とは差動回路を構成している。そして、
ＰチャネルＭＯ３Ｉ−ランジスタＭ２１とＮチャネルＭ
Ｏ３）ランジスタＭ２３の接続点からの出力は、Ｐチャ
ネルＭＯＳトランジスタＭ２５を介してＰチャネルＭＯ
３）ランジスタＭ２２に帰還される。したがって、Ｐチ
ャネルＭＯ３）ランジスタＭ２１のゲーＩ・に印加され
る電圧とＰチャネルＭＯＳトランジスタＭ２２のゲート
に印加される電圧とが等しくなるように、ＰチャネルＭ
ＯＳトランジスタＭ２５が制御される。ＰチャネルＭＯ
３）ランジスタＭ２１のゲートには基準電圧Ｖ　ｒｅｆ
が印加されているので、ＰチャネルＭＯ３）ランジスタ
２２のゲート電圧は基準電圧Ｖ　ｒｅｆと等しくなるよ
うに制御され、ＰチャネルＭＯＳトランジスタＭ２５の
ソースとＮチャネルＭＯＳトランジスタＭ２２のゲート
との接続点から、基準電圧Ｖ　ｒｌｌｆと等しい電圧の
内部降圧電圧ＶＩＮＴを得ることができる。

ｂ３．降圧回路及び電圧検出回路内部電圧制御回路２で形成された内部降圧電圧ＶＩＮア
は、ＮチャネルＭＯ３）ランジスタＭ３１及びＰチャネ
ルＭＯ３）ランジスタＭ３２からなるトランスミッショ
ンゲートを介され、内部電源ライン１２を通じて内部降
圧電圧の出力端子４から出力される。ＮチャネルＭＯ３
）ランジスタＭ３１のゲートには、端子７からのチップ
イネーブル信号ＣＥが供給され、ＰチャネルＭＯ３）ラ
ンジスタＭ３２のゲートには、インバータ■１により、
端子７からのチップイネーブル信号ＣＥが反転されて供
給される。したがって、チップイネーブル信号ＣＥがｒ
）（Ｊの時には、ＮチャネルＭＯＳトランジスタＭ３１
及びＰチャネルＭＯ３＋−ランジスタＭ３２からなるト
ランスミッションゲートがオンし、内部電圧制御回路２
で形成された内部降圧電圧ＶＩＮＴが内部降圧電圧の出
力端子４から出力される。チップイネーブル信号ＣＥが
「Ｌ」の時には、ＮチャネルＭＯ３）ランジスタＭ３１
及びＰチャネルＭＯ３）ランジスタＭ３２からなるトラ
ンスミッションゲートがオフする。

このように、この一実施例では、チップイネーブル信号
ＣＥがｒ）（ｊの時には出力端子４がら内部降圧電圧Ｖ
ＩＮＴが出力されるが、チップイネーブル信号ＣＥが「
Ｌ」の時には、内部電圧制御回路２で形成れさる内部降
圧電圧ＶＩＮＴが内部降下電圧の出力端子４から出力さ
れない。

この時、メモリセルのデータ保持電圧を維持するために
、電源ライン１１と内部電源ライン１２との間に、Ｎチ
ャネルＭＯ３Ｉ−ランジスタＭ４２及びとＰチャネルＭ
Ｏ３）ランジスタＭ４３からなるトランスミ・ンション
ゲートを介して、そのドレインとそのゲートとが共通接
続され、そのウェルとそのソースとが共通接続されたＮ
チャネルＭＯ３）ランジスタＭ４１が設けられる。Ｎチ
ャネルＭＯ３）ランジスタＭ４２のゲート及びＰチャネ
ルＭＯＳトランジスタＭ４３のゲートには、インバータ
■１を介して反転されたチップイネーブル信号ＣＥが供
給される。

ＮチャネルＭＯ３）ランジスタＭ４２とＰチャネルＭＯ
３）ランジスタＭ４３からなるトランスミッションゲー
トは、チップイネーブル信号ＣＥにかかわらず、常にオ
ンしている。チップイネーブル信号ＣＥが「Ｌ」で、内
部電圧制御回路２で形成れさる内部降圧電圧ＶＩＮＴが
内部電源ライン１２を通じて内部降下電圧の出力端子４
から出力されなくなる時には、ＮチャネルＭＯ３）ラン
ジスタＭ４１によるデータ保持電圧が内部電源ライン１
２を介してメモリセルに印加され、データ保持電圧が確
保される。

なお、ＮチャネルＭＯ３）ランジスタＭ４１は、サイズ
が小さく、消費電力は非常に小さい。また、内部電圧制
御回路２で形成される内部降圧電圧ＶＩＮＴが出力端子
４から出力されている時には、このＮチャネルＭＯ３）
ランジスタＭ４１からなる降圧回路は無視できる。

二〇ＮチャネルＭＯ３）ランジスタＭ４１からなる降圧
回路で形成されるデータ保持電圧は、電源電圧ＶＤＤの
変動の影響により降下し、データ保持電圧を確保できな
くなることが考えられる。そこで、電源電圧■ゎ、の変
動を検出する電圧検出回路１５が設けられる。そして、
この電圧検出回路１５の出力によりＰチャネルＭＯ３）
ランジスタＭ５１を制御し、データ保持電圧の低下を補
償するようにしている。

電圧検出回路１５は、電源電圧ＶＤＤのレベルを検出す
るためのＮチャネルＭＯ３）ランジスタＭ６１及びＭ６
２と、ＮチャネルＭＯ３）ランジスタＭ６１及びＭ６２
のゲートに与える電圧を形成するＮチャネルＭＯ３）ラ
ンジスタＭ６３〜Ｍ６６と、インバータ１１１〜１１４
をそれぞれ構成しているＰチャネルＭＯＳトランジスタ
Ｍ６フ及びＮチャネルＭＯＳトランジスタＭ６Ｂ、Ｐチ
ャネルＭＯ３）ランジスタＭ６９及びＮチャネルＭＯＳ
トランジスタＭフ０、ＰチャネルＭＯＳトランジスタＭ
フ１及びＮチャネルＭＯ３）ランジスタＭ７２、Ｐチャ
ネルＭＯ３）ランジスタＭ７３及びＮチャネルＭＯ３）
ランジスタＭ７４とから構成される。

すなわち、ＮチャネルＭＯＳトランジスタＭ６１及びＭ
Ｂ２のそれぞれにおいて、そのウェルとそのドレインと
が互いに接続される。電源ライン１１と電圧検出回路１
５の動作を制御するＮチャネルＭＯ３）ランジスタＭ７
５０ドレインとの間に、このようにそのウェルとそのド
レインとが互いに接続されているＮチャネルＭＯ３Ｉ−
ランジスタＭ６１とＭＢ２の直列接続が接続される。

また、ＮチャネルＭＯ３）ランジスタＭ６３〜Ｍ６６の
それぞれにおいて、そのウェルとそのソースが互いに接
続される。これとともに、ＮチャネルＭＯ３）ランジス
タＭ６３〜Ｍ６６のそれぞれにおいて、そのゲートとそ
のドレインとが互いに接続される。電源ライン１１とＮ
チャネルＭＯＳトランジスタＭ７５のドレインとの間に
、このようにそのウェルとソース及びそのゲートとドレ
インとが互いに接続されているＮチャネルＭＯＳトラン
ジスタＭ６３〜Ｍ６６の直列接続が接続される。

ＮチャネルＭＯ３）ランジスタＭ６５とＮチャネルＭＯ
３）ランジスタＭ６６との接続点がＮチャネルＭＯ３）
ランジスタＭ６１及びＭＢ２のゲートに接続される。

ＰチャネルＭＯ３Ｉ−ランジスタＭ６７のドレインとＮ
チャネルＭＯＳトランジスタＭ６Ｂのドレインとが互い
に接続され、ＰチャネルＭＯ３）ランジスタＭ６７のソ
ースが電源ライン１１に接続され、ＮチャネルＭＯ３）
ランジスタＭ６８のソースがＮチャネルＭＯ３）ランジ
スタＭ７５のドレインに接続され、ＰチャネルＭＯ３Ｉ
−ランジスタＭ６７及びＮチャネルＭＯ３Ｉ−ランジス
タＭ６８によりインバータＩｌｌが構成される。インバ
ータ１１１の入力端子であるＰチャネルＭＯＳトランジ
スタＭ６７のゲート及びＮチャネルＭＯＳトランジスタ
Ｍ６Ｂのゲートと、ＮチャネルＭＯＳトランジスタＭ６
１とＮチャネルＭＯ３）ランジスタＭ６２との接続点と
が接続される。インバ−タ■１の出力端子であるＰチャ
ネルＭＯＳトランジスタＭ６７のドレインとＮチャネル
ＭＯ３）ランジスタＭ６Ｂとの接続点がインバータ１１
２の入力端子であるＰチャネルＭＯ３）ランジスタＭ６
９のゲート及びＮチャネルＭＯ３Ｉ−ランジスタＭ７０
のゲートに接続点に接続される。

ＰチャネルＭＯＳトランジスタＭ６９のドレインとＮチ
ャネルＭＯ３）ランジスタＭ７０のドレインとが互いに
接続され、ＰチャネルＭＯ３）ランジスタＭ６９のソー
スが電源ライン１１に接続され、ＮチャネルＭＯ３Ｉ−
ランジスタＭ７０のソースがＮチャネルＭＯ３）ランジ
スタＭ７５のドレイに接続され、ＰチャネルＭＯ３）ラ
ンジスタＭ６９及びＮチャネルＭＯ３）ランジスタＭ７
０によりインバータ１１２が構成される。インノ〈−タ
１１２の出力端子であるＰチャネルＭＯ３）ランジスタ
Ｍ６９のドレインとＮチャネルＭＯ３）ランジスタＭ７
０のドレインとの接続点が、インバータ１１３の入力端
子であるＰチャネルＭＯＳトランジスタＭ７１のゲート
及びＮチャネルＭ０ＳトランジスタＭ７２のゲートに接
続される。

ＰチャネルＭＯＳトランジスタＭ７１のドレインとＮチ
ャネルＭＯ３）ランジスタＭ７２のドレインとが互いに
接続され、ＰチャネルＭＯ３）ランジスタＭ７１のソー
スが電源ライン１１に接続され、ＮチャネルＭＯ３）ラ
ンジスタＭ７２のソースがＮチャネルＭＯ３Ｉ−ランジ
スタＭ７５のドレインに接続され、ＰチャネルＭＯ３）
ランジスタフ１及びＮチャネルＭＯ３）ランジスタＭ７
２によりインバータ１１３が構成される。インバータ１
１３の出力端子であるＰチャネルＭＯ３）ランジスタＭ
７１のドレインとＮチャネルＭＯ３）ランジスタＭ７２
のドレインとの接続点が、インバータ１１４の入力端子
であるＰチャネルＭＯＳトランジスタＭ７３のゲート及
びＮチャネルＭＯＳトランジスタＭ７４のゲートに接続
される。

ＰチャネルＭＯ３）ランジスタＭ７３のドレインとＮチ
ャネルＭＯ３）ランジスタＭ７４のドレインとが互いに
接続され、Ｐチ中ネルＭｏｓ＋、ＡンジスタＭ７３のソ
ースが電源ライン１１に接続され、ＮチャネルＭＯ３Ｉ
−ランジスタＭ７４のソースがＮチャネルＭＯ３）ラン
ジスタＭ７５のドレインに接続され、ＰチャネルＭＯ３
）ランジスタフ３及びＮチャネルＭＯ３Ｉ−ランジスタ
Ｍ７４によりインバータ１１４が構成される。

インバータ１１４の出力端子であるＮチャネルＭＯ３）
ランジスタＭ７３とＮチャネルＭＯＳトランジスタＭ７
４との接続点が、ＰチャネルＭ○ＳトランジスタＭ５１
のゲートに接続される。ＰチャネルＭＯ３＋−ランジス
タＭ５１は、電源ライン１１と内部電源ライン１２との
間に設けられる。

また、電源ライン１１と、ＮチャネルＭＯ３）ランジス
タＭ７３とＮチャネルＭＯ３）ランジスタＭ７４との接
続点の間に、ＰチャネルＭＯ３）ランジスタＭ７６が設
けられる。このＰチャネルＭＯＳトランジスタＭ７６の
ゲートがインバータ１１の出力端子に接続される。

スタティックＲＡＭが動作状態となるチップイネーブル
信号ＣＥが「Ｈ」の時には、インバータ■１の出力が「
Ｌ」になるので、ＮチャネルＭＯＳトランジスタＭ７５
がオフし、ＰチャネルＭＯＳトランジスタＭ７６はオン
する。このため、電圧検出回路１５の動作が停止される
とともに、ＰチャネルＭＯＳトランジスタＭ７６がオン
するので、ＰチャネルＭＯ３）ランジスタＭ５１がオフ
される。

スタティックＲＡＭがスタンバイ状態となるチップイネ
ーブル信号ＣＥが「Ｌ」の時には、インバ′−夕１１１
の出力がｒＨ，になるので、ＮチャネルＭＯ３Ｉ−ラン
ジスタＭ７５がオンし、ＰチャネルＭＯ３）ランジスタ
Ｍ７６がオフし、電圧検出回路１５が動作状態になる。

電圧検出回路１５が動作状態の時には、電源電圧■９．
の電圧の変化に対応して、ＰチャネルＭＯＳトランジス
タＭ６１とＮチャネルＭＯ３）ランジスタＭ６２との接
続点の電圧が変化し、ＰチャネルＭＯ３）ランジスタＭ
６１とＮチャネルＭＯＳトランジスタＭ６２との接続点
から電源電圧■、Ｄのレベル力検出される。この検出レ
ベルがインバータ１１１〜１１４を介してＰチャネルＭ
Ｏ３トランジスタＭ５１のゲートに供給される。これに
より、電源電圧■。Ｄが低下した場合に、データ保持電
圧が補償される。

すなわち、電源電圧■ＤＤのレベルが所定値以上の時に
は、ＰチャネルＭＯ３Ｉ−ランジスタＭ６１とＮチャネ
ルＭＯＳトランジスタＭ６２との接続点での検出電圧は
所定値以上なので、インバータ１１１の出力が「Ｌ」に
なり、インバータ１１２の出力が「Ｈ」になり、インハ
゛−夕１１３の出力が「Ｌ」になり、インバータ１１４
の出力が「Ｈ」になる。したがって、ＰチャネルＭＯ，
Ｓ）ランジスタＭ５１がオフしている。

電源電圧ｖａｎが所定値以下になると、ＰチャネルＭＯ
ＳトランジスタＭ６１とＮチャネルＭＯＳトランジスタ
Ｍ６２との接続点での検出電圧は所定値以下になり、イ
ンバータＩｌｌの出力が「Ｈ」になり、インバータ１１
２の出力が「Ｌ」になり、インバータ１１３の出力がｒ
Ｈ，になり、インバータ１１４の出力が「ＬＪになる。

したがって、ＰチャネルＭＯ３）ランジスタＭ５１がオ
ンする。ＰチャネルＭＯ３Ｉ−ランジスタＭ５１がオン
すると、電源ライン１１と内部電源ライン１２とが接続
され、内部降圧電圧ＶＩＮＴの出力端子４から出力され
る電圧が引き上げられる。

〔発明の効果〕

この発明によれば、スタティックＲＡＭが動作状態にあ
る時には、基準電圧発生回路１及び内部電圧制御回路２
を動作させて形成された内部降下電圧■ＩＮＴがスタテ
ックＲＡＭに供給される。スタティックＲＡＭがスタン
バイ状態の時には、基準電圧発生回路１及び内部電圧制
御回路２の動作が停止され、ＭＯＳトランジスタＭ４１
によりデータ保持電圧が確保される。このように、スタ
ンバイ状態の時には基準電圧発生回路１及び内部電圧制
御回路２の動作を停止させることにより、消費電力の低
減をはかることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の具体構成を示す接続図、第３図はこの発明の一
実施例の説明に用いるグラフ、第４図は従来の内部電圧
発生回路の説明に用いるブロック図である。図面における主要な符号の説明。１：基準電圧発生回路、２：内部電圧制御回路。３：電源端子、４：内部降下電圧の出力端子。５：接地端子、７：チップイネーブル信号の入力端子。代理人　　　弁理士　杉　浦　正　知 ■

Claims

【特許請求の範囲】基準電圧発生回路と内部電圧制御回路とにより電源電圧
を降圧した内部降圧電圧を形成し、スタティックメモリ
に供給するようにした内部降圧回路において、上記スタティックメモリが保持状態のときには、上記基
準電圧発生回路と上記内部電圧制御回路とをオフ状態に
設定するとともに、上記基準電圧発生回路と上記内部電
圧制御回路とからなる回路よりもその消費電力が小さい
降圧手段を用いてデータ保持電圧を得るようにしたこと
を特徴とする内部降圧回路。