JPH024070A - 通信データ行先制御方式 - Google Patents
通信データ行先制御方式Info
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- JPH024070A JPH024070A JP63151257A JP15125788A JPH024070A JP H024070 A JPH024070 A JP H024070A JP 63151257 A JP63151257 A JP 63151257A JP 15125788 A JP15125788 A JP 15125788A JP H024070 A JPH024070 A JP H024070A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
通信データの行先を制御する方式に関し、正確なタイミ
ングで行先制御すると共に、各入力信号のタイムスロッ
ト毎のデータについても行先制御をすることを可能にす
ることを目的とし、各フレーム内のタイムスロットに割
り当てられたデータを有する入力データ信号を、行先制
御データに基いてセレクタを介して行先制御する通信デ
ータ行先制御方式であって、各タイムスロット毎の行先
制御データを保持するバッファレジスタユニットと、該
バッファレジスタユニットに保持された全タイムスロッ
トの行先制御データをデータ書込信号に基いて同時的に
保持する制御レジスタユニットと、前記入力データ信号
のフレームおよび前記タイムスロットに同期した制御デ
ータ出力信号を出力するタイミング制御回路とを有し、
前記制御レジスタユニットで保持された行先制御データ
が該タイミング制御回路からのタイムスロットに同期し
た制御データ出力信号に応答して前記セレクタに印加さ
れ、前記入力データ信号内の各タイムスロットのデータ
が前記セレクタに印加された前記制御レジスタユニット
で保持された行先制御データに基いて行先制御されるよ
うに構成する。
ングで行先制御すると共に、各入力信号のタイムスロッ
ト毎のデータについても行先制御をすることを可能にす
ることを目的とし、各フレーム内のタイムスロットに割
り当てられたデータを有する入力データ信号を、行先制
御データに基いてセレクタを介して行先制御する通信デ
ータ行先制御方式であって、各タイムスロット毎の行先
制御データを保持するバッファレジスタユニットと、該
バッファレジスタユニットに保持された全タイムスロッ
トの行先制御データをデータ書込信号に基いて同時的に
保持する制御レジスタユニットと、前記入力データ信号
のフレームおよび前記タイムスロットに同期した制御デ
ータ出力信号を出力するタイミング制御回路とを有し、
前記制御レジスタユニットで保持された行先制御データ
が該タイミング制御回路からのタイムスロットに同期し
た制御データ出力信号に応答して前記セレクタに印加さ
れ、前記入力データ信号内の各タイムスロットのデータ
が前記セレクタに印加された前記制御レジスタユニット
で保持された行先制御データに基いて行先制御されるよ
うに構成する。
本発明は、通信システムにおける通信データの行先制御
方式に関するものであり、特に、各タイムスロット毎の
データを正確なタイミングで行先制御する通信データ行
先制御方式に関する。
方式に関するものであり、特に、各タイムスロット毎の
データを正確なタイミングで行先制御する通信データ行
先制御方式に関する。
本発明の通信データ行先制御方式は、広帯域ｌ５ＤＮ等
の高速データ伝送を行う通信システムにおける行先制御
に好適に用いられる。
の高速データ伝送を行う通信システムにおける行先制御
に好適に用いられる。
第８図に通信制御装置内において２種の入力信号Ｄ Ｔ
ｒ ＋ 、Ｄ Ｔ ｒ ２をセレクタ１を介して行先
制御する回路を示す。入力信号ＤＴｒ＋ 、Ｄ’ｒｒ□
はそれぞれ、第９図（ａ） （ｂ）に図示の如く、各フ
レームごと３タイムスロツトにデータが設定されている
。
ｒ ＋ 、Ｄ Ｔ ｒ ２をセレクタ１を介して行先
制御する回路を示す。入力信号ＤＴｒ＋ 、Ｄ’ｒｒ□
はそれぞれ、第９図（ａ） （ｂ）に図示の如く、各フ
レームごと３タイムスロツトにデータが設定されている
。
第８図の回路は、第９図（Ｃ） （（］）に図示の如く
、フレーム毎、行先出力データＤＴＯＵＴとして、第２
の入力信号、第１の入力信号、第２の入力信号がそれぞ
れ出力されるように、行先制御データＤ Ａ ＴＣＴＩ
、 Ｄ Ａ ＴＣＴ２をそれぞれ一旦記憶し、その８力
をセレクタ１に出力するレジスタ３１’ 、 ３２’か
ら成る制御レジスタユニット３′が設けられている。
、フレーム毎、行先出力データＤＴＯＵＴとして、第２
の入力信号、第１の入力信号、第２の入力信号がそれぞ
れ出力されるように、行先制御データＤ Ａ ＴＣＴＩ
、 Ｄ Ａ ＴＣＴ２をそれぞれ一旦記憶し、その８力
をセレクタ１に出力するレジスタ３１’ 、 ３２’か
ら成る制御レジスタユニット３′が設けられている。
これにより、行先制御データＤＡＴＣＴＩ。
Ｄ Ａ ＴＣＴ２に基いて出力データＤＴＯＬＩＴがセ
レクタ１から出力される。
レクタ１から出力される。
行先制御データＤ Ａ ＴＣＴＩ、 Ｄ Ａ ＴＣＴ□
の出力を各フレーム内のタイムスロット毎に行えば、各
タイムスロット毎に入力信号を行先制御することができ
る。
の出力を各フレーム内のタイムスロット毎に行えば、各
タイムスロット毎に入力信号を行先制御することができ
る。
行先制御データの制御レジスタユニットへの書込は、通
常、通信制御装置内のコンピュータがデータの発信元と
発信先（送信先）とを検出して行っており、書込と書込
との間は他の制御処理を行なっている。
常、通信制御装置内のコンピュータがデータの発信元と
発信先（送信先）とを検出して行っており、書込と書込
との間は他の制御処理を行なっている。
この場合、行先制御データの書込みおよび制御レジスタ
ユニットからの出力タイミングと、セレクタ１への入力
信号の印加タイミングにタイミング差が生じると、第９
図（Ｃ） （ｄ）に図示の如く、フレーム１において第
２の入力信号、２＋１’ ２１２２１３、フレーム２に
おいて第１の入力信号２２．。
ユニットからの出力タイミングと、セレクタ１への入力
信号の印加タイミングにタイミング差が生じると、第９
図（Ｃ） （ｄ）に図示の如く、フレーム１において第
２の入力信号、２＋１’ ２１２２１３、フレーム２に
おいて第１の入力信号２２．。
２２□、２□３、フレーム３において第２の入力信号２
３＋’ ２３２’ ２３’３が出力されるべきであるが
、実際は、フレーム１において１１１ ’ ２１２ ’
２ ＋３、フレーム２において２゜、・１゜２１１２
３、フレーム３において１３□、１３□、２３３が出力
されるようになる。
３＋’ ２３２’ ２３’３が出力されるべきであるが
、実際は、フレーム１において１１１ ’ ２１２ ’
２ ＋３、フレーム２において２゜、・１゜２１１２
３、フレーム３において１３□、１３□、２３３が出力
されるようになる。
特に、広帯域ｌ５ＤＮなどのように入力信号が高速にな
ると、行先制御データの書込みおよび出力タイミングと
入力信号の印加タイミング、すなわち入力信号の各フレ
ーム信号の印加タイミングとのタイミング差が大きくな
り、正確な行先制御ができなくなるという問題がある。
ると、行先制御データの書込みおよび出力タイミングと
入力信号の印加タイミング、すなわち入力信号の各フレ
ーム信号の印加タイミングとのタイミング差が大きくな
り、正確な行先制御ができなくなるという問題がある。
また広帯域ｌ５ＯＮなどにおいては、フレーム内の各ス
ロットデータについても行先制御することが要望されて
いるが、この場合、上記タイミング差があってはならず
、第８図の回路ではか＼る要望を実現することはできな
い。
ロットデータについても行先制御することが要望されて
いるが、この場合、上記タイミング差があってはならず
、第８図の回路ではか＼る要望を実現することはできな
い。
以上の問題に鑑み、本発明は、フレーム毎は勿論、各タ
イムスロット毎のデータについても正確に行先制御が可
能な通信データ行先制御方式を実現することを目的とす
る。
イムスロット毎のデータについても正確に行先制御が可
能な通信データ行先制御方式を実現することを目的とす
る。
本発明の通信データ行先制御方式は、第１図にその原理
ブロック図を示すように、入力データ信号ＤＴ、１〜Ｄ
Ｔ、ｒ−を行先制御するために選択出力するセレクタ１
と、各タイムスロット毎の行先制御データＤＡＴＣＮＴ
を一旦保持するバッファレジスタユニット４と、該バッ
ファレジスタユニットに保持された行先制御データＤＡ
ＴＣ）１丁をデータ書込信号ＤＡＴｗｉにもとづいて同
時的に保持する制御レジスフユニット３を有する。更に
本発明の通信データ行先制御方式は、入力データ信号の
タイムスロットに同期した制御データ出力信号ＣＤ０Ｕ
Ｔを制御レジスタユニット３に出力し、制御レジスタユ
ニット３からセレクタ１にタイムスロットに同期して対
応するタイムスロットの行先制御データを印加するよう
にした、タイミング制御回路２を有する。
ブロック図を示すように、入力データ信号ＤＴ、１〜Ｄ
Ｔ、ｒ−を行先制御するために選択出力するセレクタ１
と、各タイムスロット毎の行先制御データＤＡＴＣＮＴ
を一旦保持するバッファレジスタユニット４と、該バッ
ファレジスタユニットに保持された行先制御データＤＡ
ＴＣ）１丁をデータ書込信号ＤＡＴｗｉにもとづいて同
時的に保持する制御レジスフユニット３を有する。更に
本発明の通信データ行先制御方式は、入力データ信号の
タイムスロットに同期した制御データ出力信号ＣＤ０Ｕ
Ｔを制御レジスタユニット３に出力し、制御レジスタユ
ニット３からセレクタ１にタイムスロットに同期して対
応するタイムスロットの行先制御データを印加するよう
にした、タイミング制御回路２を有する。
第１図は一般的に、ｍ系列の入力データ信号Ｄ Ｔ Ｉ
Ｉ〜Ｄ Ｔ Ｉ−がセレクタ１に入力され、ｎ系列の
出力データ信号ＤＴｏ＋〜Ｄ Ｔ、、、として行先制御
する場合について示している。第１図の回路は、例えば
、１系列の入力データＤ Ｔ ｒ ＋から複数系列の出
力データ信号ＤＴｏＩ−ＤＴ。、、として行先制御する
場合、逆に、複数系列の入力データＤ Ｔ Ｉ＋〜Ｄ
Ｔ ＋−から１系列の出力データ信号ＤＴ。、として行
先制御する場合、および、これらの間の任意の組合せに
ついて適用可能である。
Ｉ〜Ｄ Ｔ Ｉ−がセレクタ１に入力され、ｎ系列の
出力データ信号ＤＴｏ＋〜Ｄ Ｔ、、、として行先制御
する場合について示している。第１図の回路は、例えば
、１系列の入力データＤ Ｔ ｒ ＋から複数系列の出
力データ信号ＤＴｏＩ−ＤＴ。、、として行先制御する
場合、逆に、複数系列の入力データＤ Ｔ Ｉ＋〜Ｄ
Ｔ ＋−から１系列の出力データ信号ＤＴ。、として行
先制御する場合、および、これらの間の任意の組合せに
ついて適用可能である。
第２図（ａ）〜（ｆ）を参照して、フレームごとのデー
タについて行先制御する場合について述べる。
タについて行先制御する場合について述べる。
尚、説明を簡単にするため、セレクタ１に２系列の入力
データ信号ＤＴ＋＋ ５ＤＴ＋□が入力され、それぞれ
が各フレーム内に３スロツトのデータを有しており、行
先制御される出力データＤＴｏｕｔが１系列である場合
について述べる。
データ信号ＤＴ＋＋ ５ＤＴ＋□が入力され、それぞれ
が各フレーム内に３スロツトのデータを有しており、行
先制御される出力データＤＴｏｕｔが１系列である場合
について述べる。
行先制御データＤＡＴｃＮｔ （第２図（Ｃ））がバ
ッファレジスタユニット４に印加されて、保持される。
ッファレジスタユニット４に印加されて、保持される。
行先制御データＤＡＴＣＭＴは各タイムスロット毎の行
先制御を指示するため、３種のデータから成るが、それ
ぞれ第２の入力データ信号の各タイムスロットを示す、
２０．２□、２３のデータである。行先制御データＤＡ
ＴＣ）ＩＴは、第２図（Ｃ）に実線で図示の如く、間欠
的にバッファレジスタユニット４に印加されてもよく、
破線で図示の如く連続的にバッファレジスタユニット４
に印加されてもよい。バッファレジスタユニット４内に
一旦保持された行先制御データＤＡＴｃＮｙは、行先制
御データＤＡＴＣＮＴの最後のものがバッファレジスタ
ユニット４に保持された後出力されるデータ書込信号Ｄ
ＡＴＷＲにより一括して制御レジスタユニット３に書込
れる（第２図（ｄ））。一方、タイミング制御回路２は
フレーム信号ＦＬＭに基いてフレーム内のタイムスロッ
トに同期した制御データ出力信号ＣＤ０ＵＴを制御レジ
スタユニット３に印加しく第２図（ｅ））、制御レジス
タユニット３に書込れた行先制御データＤＡＴＣＮＴを
タイムスロットに対応させて順次セレクタ１に出力させ
る。
先制御を指示するため、３種のデータから成るが、それ
ぞれ第２の入力データ信号の各タイムスロットを示す、
２０．２□、２３のデータである。行先制御データＤＡ
ＴＣ）ＩＴは、第２図（Ｃ）に実線で図示の如く、間欠
的にバッファレジスタユニット４に印加されてもよく、
破線で図示の如く連続的にバッファレジスタユニット４
に印加されてもよい。バッファレジスタユニット４内に
一旦保持された行先制御データＤＡＴｃＮｙは、行先制
御データＤＡＴＣＮＴの最後のものがバッファレジスタ
ユニット４に保持された後出力されるデータ書込信号Ｄ
ＡＴＷＲにより一括して制御レジスタユニット３に書込
れる（第２図（ｄ））。一方、タイミング制御回路２は
フレーム信号ＦＬＭに基いてフレーム内のタイムスロッ
トに同期した制御データ出力信号ＣＤ０ＵＴを制御レジ
スタユニット３に印加しく第２図（ｅ））、制御レジス
タユニット３に書込れた行先制御データＤＡＴＣＮＴを
タイムスロットに対応させて順次セレクタ１に出力させ
る。
タイミング制御回路２からはタイムスロットに同期した
制御データ出力信号ＣＤ０ＵＴが順次制御レジスタユニ
ット３に出力されているが（第２図（ｅ））、第２図（
ｅ）の第７番目以降の制御データ出力信号は第２図（Ｃ
）に図示の如く設定された行先制御データＤＡＴＣ）Ｉ
Ｔを順次、セレクタ１に出力させる。これにより、第２
図（ｅ）の第７番目以降の制御データ出力信号のタイミ
ング且つその時出力される行先制御データＤＡＴＣＩＩ
の値に応じてセレクタ１に印加された入力データ信号Ｄ
Ｔｒ＋。
制御データ出力信号ＣＤ０ＵＴが順次制御レジスタユニ
ット３に出力されているが（第２図（ｅ））、第２図（
ｅ）の第７番目以降の制御データ出力信号は第２図（Ｃ
）に図示の如く設定された行先制御データＤＡＴＣ）Ｉ
Ｔを順次、セレクタ１に出力させる。これにより、第２
図（ｅ）の第７番目以降の制御データ出力信号のタイミ
ング且つその時出力される行先制御データＤＡＴＣＩＩ
の値に応じてセレクタ１に印加された入力データ信号Ｄ
Ｔｒ＋。
Ｄ Ｔ ｒ ２がセレクタ１で選択出力されて行先制御
される。この例においては、第１の入力データ信号Ｄ
Ａ Ｔ ｒ ＋から第２の入力データ信号Ｄ Ａ Ｔ
ｒ ２へのフレーム３の全データの切換（行先制御）が
行なわれる。
される。この例においては、第１の入力データ信号Ｄ
Ａ Ｔ ｒ ＋から第２の入力データ信号Ｄ Ａ Ｔ
ｒ ２へのフレーム３の全データの切換（行先制御）が
行なわれる。
データ書込信号ＤＡＴｗｉは行先制御を変更させるべき
フレームの前のフレームにおいて、パルス状信号として
与えるのが好ましい。また、制御データ出力信号ＣＤ０
ＵＴ もパルス信号が好ましい。
フレームの前のフレームにおいて、パルス状信号として
与えるのが好ましい。また、制御データ出力信号ＣＤ０
ＵＴ もパルス信号が好ましい。
以上によれば、行先制御データＤＡＴＣＮＴを出力する
、例えばＣＰＵは、行先制御データＤＡＴＣＮＴの出力
タイミングを何ら考慮することなく行先制御データを出
力することができる。また、入力データ信号のビットレ
ートが高くなり、従来のようにＣＰＵがフレーム又はタ
イムスロットに同期して行先制御データを出力できなく
なったような場合であっても、第１図に図示のバッファ
レジスタユニット４、制御レジスタユニット３およびタ
イミング制御回路２を協働させてセレクタ１を制御する
ことにより、正確な行先制御が可能になる。
、例えばＣＰＵは、行先制御データＤＡＴＣＮＴの出力
タイミングを何ら考慮することなく行先制御データを出
力することができる。また、入力データ信号のビットレ
ートが高くなり、従来のようにＣＰＵがフレーム又はタ
イムスロットに同期して行先制御データを出力できなく
なったような場合であっても、第１図に図示のバッファ
レジスタユニット４、制御レジスタユニット３およびタ
イミング制御回路２を協働させてセレクタ１を制御する
ことにより、正確な行先制御が可能になる。
次いで、第３図（ａ）〜（ｆ）を参照して１フレーム内
のタイムスロット毎のデータについて行先制御する場合
について述べる。上述したように、第１図の通信データ
行先制御方式は、基本的にタイムスロット毎の行先制御
を可能とする。従って、この場合、単に、行先制御デー
タＤＡＴＣＮアを第３図（Ｃ） に図示の如く、１１
，２２．１３ と設定して、実線又は破線のタイミング
で出力することにより、第３図（ｅ） に図示の第７番
目以降の制御データ出力信号ＣＤ０ＵＴのタイミングで
、フレーム３の出力データＤＡＴＯＵＴは、第１のタイ
ムスロットにおいて第１の入力データ信号Ｄ Ｔ ＋
＋の第３フレーム内第１のタイムスロットデータＩ３１
、第２のタイムスロットにおいて第２の入力データ信号
Ｄ Ｔ Ｉ ２の第３フレーム内の第２のタイムスロッ
トデータ２３２、第３のタイムスロットにおいて第１の
入力データ信号ＤＴＩ＋の第３フレーム内第３のタイム
スロットデータ１３３がそれぞれ出力される。
のタイムスロット毎のデータについて行先制御する場合
について述べる。上述したように、第１図の通信データ
行先制御方式は、基本的にタイムスロット毎の行先制御
を可能とする。従って、この場合、単に、行先制御デー
タＤＡＴＣＮアを第３図（Ｃ） に図示の如く、１１
，２２．１３ と設定して、実線又は破線のタイミング
で出力することにより、第３図（ｅ） に図示の第７番
目以降の制御データ出力信号ＣＤ０ＵＴのタイミングで
、フレーム３の出力データＤＡＴＯＵＴは、第１のタイ
ムスロットにおいて第１の入力データ信号Ｄ Ｔ ＋
＋の第３フレーム内第１のタイムスロットデータＩ３１
、第２のタイムスロットにおいて第２の入力データ信号
Ｄ Ｔ Ｉ ２の第３フレーム内の第２のタイムスロッ
トデータ２３２、第３のタイムスロットにおいて第１の
入力データ信号ＤＴＩ＋の第３フレーム内第３のタイム
スロットデータ１３３がそれぞれ出力される。
第４図に本発明の実施例の通信データ行先制御方式の回
路図を示す。
路図を示す。
第４図において、第１図の制御レジスタユニット３が２
つのレジスタ３１．３２から成る制御レジスタユニット
３ａにより実現されており、タイミング制御回路２ａが
タイミング抽出回路２１、およびデコーダ２２で実現さ
れている。デコーダ２２はタイムスロットカウンタ２２
１およびセレクタ２２２で構成されている。また第１図
のバッファレジスタユニット４がＲＡＭ ４ａに対応す
る第１図のセレクタ１は同等のセレクタ１ａである。
つのレジスタ３１．３２から成る制御レジスタユニット
３ａにより実現されており、タイミング制御回路２ａが
タイミング抽出回路２１、およびデコーダ２２で実現さ
れている。デコーダ２２はタイムスロットカウンタ２２
１およびセレクタ２２２で構成されている。また第１図
のバッファレジスタユニット４がＲＡＭ ４ａに対応す
る第１図のセレクタ１は同等のセレクタ１ａである。
第４図の実施例は第１および第２の入力データ信号Ｄ
Ｔｒ＋ 、Ｄ ＴＩ２を行先制御して１つの出力データ
信号ＤＴＯＵＴを出力する場合を示す。
Ｔｒ＋ 、Ｄ ＴＩ２を行先制御して１つの出力データ
信号ＤＴＯＵＴを出力する場合を示す。
ＲＡＭ ４ａのメモリ数は行先制御データを記憶するに
充分な容量である。行先制御データは図示しないＣＰＵ
等から出力される。行先制御データＤＡＴＣＮＴのＲＡ
Ｍ ４ａへの書込みは、ＣＰＵからの書込制御信号ＷＲ
ｃに基いて行なわれる。この場合、第２図（Ｃ）又は第
３図（Ｃ）に図示の如く、必要な行先制御データＤ Ａ
ＴＣＮＴを順次連続して、又は、−括して書込みを行
うことがＣＰＵ側にとっては好ましい。タイミングを一
切考慮しなくてもよいからである。ＲＡＭ ４ａに一旦
書込れたデータは、続出制御信号ＲＤｃに基いてレジス
タ３１．３２に印加される。この続出制御信号ＲＤｃは
レジスタ３１．３２へのデータ書込信号ＤＡＴＷＲの最
初のパルスと同じものでよい。これについては後述する
。
充分な容量である。行先制御データは図示しないＣＰＵ
等から出力される。行先制御データＤＡＴＣＮＴのＲＡ
Ｍ ４ａへの書込みは、ＣＰＵからの書込制御信号ＷＲ
ｃに基いて行なわれる。この場合、第２図（Ｃ）又は第
３図（Ｃ）に図示の如く、必要な行先制御データＤ Ａ
ＴＣＮＴを順次連続して、又は、−括して書込みを行
うことがＣＰＵ側にとっては好ましい。タイミングを一
切考慮しなくてもよいからである。ＲＡＭ ４ａに一旦
書込れたデータは、続出制御信号ＲＤｃに基いてレジス
タ３１．３２に印加される。この続出制御信号ＲＤｃは
レジスタ３１．３２へのデータ書込信号ＤＡＴＷＲの最
初のパルスと同じものでよい。これについては後述する
。
行先制御データＤＡＴＣＩＩＴとしては、第２図（Ｃ）
の例の場合、第１および第２の制御データＤＣＮＴ、。
の例の場合、第１および第２の制御データＤＣＮＴ、。
ＤＣＮＴ２から成り、それぞれ、次の如く設定される。
ＤＣＮＴ、 、＝０ 、 ０ 、 ０ＤＣＮＴ２
” ｉ ’ ２ ’ −３ここで、０は、入力データ
が選択出力されないことを示す。一方、ＤＣＮＴ２の１
．２．３はそれぞれ、第１人カデータ信号のタイムスロ
ット１，２゜３のデータが選択出力されることを示す。
” ｉ ’ ２ ’ −３ここで、０は、入力データ
が選択出力されないことを示す。一方、ＤＣＮＴ２の１
．２．３はそれぞれ、第１人カデータ信号のタイムスロ
ット１，２゜３のデータが選択出力されることを示す。
従って、第３図（Ｃ）の例の場合、制御データＤＣＮＴ
、、 ＤＣＮＴ２はそれぞれ次の如く設定される。
、、 ＤＣＮＴ２はそれぞれ次の如く設定される。
［）Ｉｌ’ＮＴ、 ＝１．０．３
ＤＣＮＴ２＝０．２，０
各制御データのビット数は３ （タイムスロット数５）
Ｘ２ （タイムスロットＳを表わす２進数１１但し、
Ｓ＝２’−１）である。
Ｘ２ （タイムスロットＳを表わす２進数１１但し、
Ｓ＝２’−１）である。
レジスタ３１．３２はこれら制御データＤＣＮＴ、、
ＤＣＮＴ２を入力する。従って、−船釣に、セレクタ１
ａの入力データ信号数がｍ個の場合、レジスタはｍ個並
列に設けられる。また各レジスタのビット数は、（１フ
レーム内のタイムスロット数ｓ）ｘβ、但しＳ＝２’−
１、である。この実施例ではｓ＝３であるから、各レジ
スタのビット数は３Ｘ２＝６ビットである。ＲＡＭ ４
ａに記憶された制御データＤＣＮＴＩ、 ＤＣＮＴ２は
ＲＡｉＡ４ａから読出されてそれぞれテ゛−タ書込パル
スＤＡＴｗＲにより対応するレジスタ３１．３２に同時
的に転送され記憶される。ＲＡＭ ４ａの続出制御信号
ＲＤＣは、データ書込パルスＤＡＴｗｎの最初のパルス
とする。
ＤＣＮＴ２を入力する。従って、−船釣に、セレクタ１
ａの入力データ信号数がｍ個の場合、レジスタはｍ個並
列に設けられる。また各レジスタのビット数は、（１フ
レーム内のタイムスロット数ｓ）ｘβ、但しＳ＝２’−
１、である。この実施例ではｓ＝３であるから、各レジ
スタのビット数は３Ｘ２＝６ビットである。ＲＡＭ ４
ａに記憶された制御データＤＣＮＴＩ、 ＤＣＮＴ２は
ＲＡｉＡ４ａから読出されてそれぞれテ゛−タ書込パル
スＤＡＴｗＲにより対応するレジスタ３１．３２に同時
的に転送され記憶される。ＲＡＭ ４ａの続出制御信号
ＲＤＣは、データ書込パルスＤＡＴｗｎの最初のパルス
とする。
タイミング制御回路２ａは、タイミング制御回路２１に
おいて各タイムスロットを抽出する。抽出されたタイム
スロット信号をタイムスロットカウンタ２２１でカウン
トし、カウントした値に応じた信号をセレクタ２２２か
ら出力する。
おいて各タイムスロットを抽出する。抽出されたタイム
スロット信号をタイムスロットカウンタ２２１でカウン
トし、カウントした値に応じた信号をセレクタ２２２か
ら出力する。
各レジスタ３１ 、３２は、セレクタ２２２からのタイ
ムスロットに対応した制御データ出力信号ＣＤ０ＬＩＴ
に基いて、それぞれ対応するタイムスロ７）の制御デー
タをＲＯ，、ＲＯ９をセレクタ１ａに出力する。
ムスロットに対応した制御データ出力信号ＣＤ０ＬＩＴ
に基いて、それぞれ対応するタイムスロ７）の制御デー
タをＲＯ，、ＲＯ９をセレクタ１ａに出力する。
セレクタ１ａは制御データＲＯ１，ＲＯ２の内容が′０
”の場合はその入力データ信号のタイムスロットデータ
は出力せず、“０”以外の場合は対応する入力データ信
号のタイムスロットデータを出力する。以−ヒにより、
第２図（ｆ）又は、第３図（ｆ） に図示の如く、行先
制御が行なわれる。
”の場合はその入力データ信号のタイムスロットデータ
は出力せず、“０”以外の場合は対応する入力データ信
号のタイムスロットデータを出力する。以−ヒにより、
第２図（ｆ）又は、第３図（ｆ） に図示の如く、行先
制御が行なわれる。
以上は、−船釣に、ｍ個の入力データ信号を１つの出力
データ信号として行先制御する場合のうち、ｍ＝２の場
合について述べた。但し、入力データ信号が２個で１つ
の出力データ信号として行先制御する場合は、第５図に
図示の回路によってもよい。
データ信号として行先制御する場合のうち、ｍ＝２の場
合について述べた。但し、入力データ信号が２個で１つ
の出力データ信号として行先制御する場合は、第５図に
図示の回路によってもよい。
第５図の回路は、２入力であるから、セレクタ１ｂは、
いずれか一方を選択すればよいので、行先制御データＤ
ＡＴＣ）ＩＴとして、第２図（Ｃ）の場合は、 ＤＡＴＣＩＩＴ ＝ ］ 、１．１ 第３図（Ｃ）の場合は、 ＤＡＴｃＭ’ｒ ＝ ０ ’ １ ’ ０とする。ここ
で“０”は第１の入力データ信号を選択出力することを
示し、“１”は第２の入力データ信号を選択出力するこ
とを示す。行先制御データＤＡＴＣＮＴ は３ビツト、
すなわちタイムスロット数の長さである。
いずれか一方を選択すればよいので、行先制御データＤ
ＡＴＣ）ＩＴとして、第２図（Ｃ）の場合は、 ＤＡＴＣＩＩＴ ＝ ］ 、１．１ 第３図（Ｃ）の場合は、 ＤＡＴｃＭ’ｒ ＝ ０ ’ １ ’ ０とする。ここ
で“０”は第１の入力データ信号を選択出力することを
示し、“１”は第２の入力データ信号を選択出力するこ
とを示す。行先制御データＤＡＴＣＮＴ は３ビツト、
すなわちタイムスロット数の長さである。
制御レジスタユニット３ｂは、ＯＲゲート３４と１個の
レジスタ３５から成る。レジスタ３５はシフトタイプの
レジスタであり、３ビツト長である。レジスタ３５は、
ＲＡＭ ４ａから読出された行先制御データをデータ書
込パルスＤＡＴｗＲをシフトパルスとして順次入力する
。
レジスタ３５から成る。レジスタ３５はシフトタイプの
レジスタであり、３ビツト長である。レジスタ３５は、
ＲＡＭ ４ａから読出された行先制御データをデータ書
込パルスＤＡＴｗＲをシフトパルスとして順次入力する
。
タイミング制御回路２ｂは、タイミング抽出回路２１で
抽出されたタイムスロット信号を１ビツトのタイムスロ
ットカウンタ２２１′でカウントし、制御データ出力信
号ＣＤｏｕアとして出力する。
抽出されたタイムスロット信号を１ビツトのタイムスロ
ットカウンタ２２１′でカウントし、制御データ出力信
号ＣＤｏｕアとして出力する。
この制御データ出力信号ＣＤ０ＵＴ もＯＲゲート３４
を介してレジスタ３５のシフトパルスとしてレジスタ３
５に印加される。これにより、レジスタ３５から、順次
１ビツトずつ、行先制御データＤＡＴＣ）ＩＴがセレク
タ１ｂに印加される。セレクタ１ｂは入力データ信号Ｄ
Ｔｒ＋ 、ＤＴＩ２の対応するタイムスロットデータの
うちのいずれかを選択出力する。
を介してレジスタ３５のシフトパルスとしてレジスタ３
５に印加される。これにより、レジスタ３５から、順次
１ビツトずつ、行先制御データＤＡＴＣ）ＩＴがセレク
タ１ｂに印加される。セレクタ１ｂは入力データ信号Ｄ
Ｔｒ＋ 、ＤＴＩ２の対応するタイムスロットデータの
うちのいずれかを選択出力する。
第４図および第５図の実施例は、２人カデータ信号から
１出力デ一タ信号へ行先制御する場合を示したが、第６
図および第７図に図示の如く、１人カデータ信号から２
出力デ一タ信号へ行先制御する場合も同様である。この
場合、それぞれ、セレクタｌｃ、ｌｄが入力端子１個、
出力端子２個有し、１人カデータ信号をそれぞれ行先制
御データに基いて対応する出力端子に出力する。他の回
路は、第４図、第５図と同様である。
１出力デ一タ信号へ行先制御する場合を示したが、第６
図および第７図に図示の如く、１人カデータ信号から２
出力デ一タ信号へ行先制御する場合も同様である。この
場合、それぞれ、セレクタｌｃ、ｌｄが入力端子１個、
出力端子２個有し、１人カデータ信号をそれぞれ行先制
御データに基いて対応する出力端子に出力する。他の回
路は、第４図、第５図と同様である。
以上に述べたように本発明によれば、正確なタイミング
で通信データの行先制御が可能になる。
で通信データの行先制御が可能になる。
第１図は本発明の通信データ行先制御方式の原理ブロッ
ク図、 第２図（ａ）〜（ｆ）、および第３図（ａ） 〜（ｆ）
は第１図の通信データ行先制御方式の動作説明図、第４
図〜第７図は本発明の実施例の通信データ行先制御方式
の回路図、 第８図は従来の通信データ行先制御方式の回路図、 第９図（ａ）〜（ｄ） る。 （符号の説明） １・・・セレクタ、 ２・・・り３・・・制御レ
ジスタユニット、 ４・・・バッファレジスタユニッ ２１・・・タイミング抽出回路、 ２２ａ、２２ｂ−・・デコーダ、 ３１ 、３２・・・レジスタ、 ２２１・・・タイムスロツ ２２２・・・セレクタ。 トカウンタ、 は第８図の動作説明図、 であ イ ミング制御回路、 ト、 本発明の通信データ行先制御方式の原理ブロック第１
回 １・・・ ２・・・ ３・・・ ４・・・ セレクタ タイミング制御回路 制御し・ノスタユニノト バノファレソスタユニノト ＤＴ、、〜ＤＴＩＩＴｌ・・・入力データＤＴ０１〜Ｄ
Ｔ□ｎ” ’出力データ ＦＬＹ・・・ フレーム信号 ＤＡＴｗＲｏ・・・データ書込信号 ＤＡＴＣＮＴ−°−制御データ
ク図、 第２図（ａ）〜（ｆ）、および第３図（ａ） 〜（ｆ）
は第１図の通信データ行先制御方式の動作説明図、第４
図〜第７図は本発明の実施例の通信データ行先制御方式
の回路図、 第８図は従来の通信データ行先制御方式の回路図、 第９図（ａ）〜（ｄ） る。 （符号の説明） １・・・セレクタ、 ２・・・り３・・・制御レ
ジスタユニット、 ４・・・バッファレジスタユニッ ２１・・・タイミング抽出回路、 ２２ａ、２２ｂ−・・デコーダ、 ３１ 、３２・・・レジスタ、 ２２１・・・タイムスロツ ２２２・・・セレクタ。 トカウンタ、 は第８図の動作説明図、 であ イ ミング制御回路、 ト、 本発明の通信データ行先制御方式の原理ブロック第１
回 １・・・ ２・・・ ３・・・ ４・・・ セレクタ タイミング制御回路 制御し・ノスタユニノト バノファレソスタユニノト ＤＴ、、〜ＤＴＩＩＴｌ・・・入力データＤＴ０１〜Ｄ
Ｔ□ｎ” ’出力データ ＦＬＹ・・・ フレーム信号 ＤＡＴｗＲｏ・・・データ書込信号 ＤＡＴＣＮＴ−°−制御データ
Claims (1)
- 【特許請求の範囲】 １、各フレーム内のタイムスロットに割り当てられたデ
ータを有する入力データ信号（ＤＴ＿Ｉ＿１〜ＤＴ＿Ｉ
＿ｍ）を、行先制御データ（ＤＡＴ＿Ｃ＿Ｎ＿Ｔ）に基
いてセレクタ（１）を介して行先制御する通信データ行
先制御方式であって、 各タイムスロット毎の行先制御データを保持するバッフ
ァレジスタユニット（４）と、 該バッファレジスタユニットに保持された全タイムスロ
ットの行先制御データをデータ書込信号（ＤＡＴ＿Ｗ＿
Ｒ）に基いて同時的に保持する制御レジスタユニット（
３）と、 前記入力データ信号のフレームおよび前記タイムスロッ
トに同期した制御データ出力信号（ＣＤ＿Ｏ＿Ｕ＿Ｔ）
を出力するタイミング制御回路（２）と を有し、前記制御レジスタユニットで保持された行先制
御データが該タイミング制御回路からのタイムスロット
に同期した制御データ出力信号に応答して前記セレクタ
に印加され、前記入力データ信号内の各タイムスロット
のデータが前記セレクタに印加された前記制御レジスタ
ユニットで保持された行先制御データに基いて行先制御
されるように構成したことを特徴とする、通信データ行
先制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151257A JP2825093B2 (ja) | 1988-06-21 | 1988-06-21 | 通信データ行先制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151257A JP2825093B2 (ja) | 1988-06-21 | 1988-06-21 | 通信データ行先制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH024070A true JPH024070A (ja) | 1990-01-09 |
| JP2825093B2 JP2825093B2 (ja) | 1998-11-18 |
Family
ID=15514711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151257A Expired - Fee Related JP2825093B2 (ja) | 1988-06-21 | 1988-06-21 | 通信データ行先制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825093B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359604A (en) * | 1991-06-21 | 1994-10-25 | Fujitsu Limited | Input-output signal control apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550799A (en) * | 1978-10-09 | 1980-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Band zone separately synchronizing alignment system |
| JPS5939192A (ja) * | 1982-08-30 | 1984-03-03 | Hitachi Ltd | 時分割スイツチの同期回路 |
| JPS61189098A (ja) * | 1985-02-18 | 1986-08-22 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換方式 |
-
1988
- 1988-06-21 JP JP63151257A patent/JP2825093B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550799A (en) * | 1978-10-09 | 1980-04-12 | Nippon Telegr & Teleph Corp <Ntt> | Band zone separately synchronizing alignment system |
| JPS5939192A (ja) * | 1982-08-30 | 1984-03-03 | Hitachi Ltd | 時分割スイツチの同期回路 |
| JPS61189098A (ja) * | 1985-02-18 | 1986-08-22 | Nippon Telegr & Teleph Corp <Ntt> | 時分割交換方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359604A (en) * | 1991-06-21 | 1994-10-25 | Fujitsu Limited | Input-output signal control apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2825093B2 (ja) | 1998-11-18 |
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Legal Events
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