JPH03123300A - 時間スイッチデータメモリの初期化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 時分割多重化装置のダブルバッファ構成の時間スイッチ
、特に出力側未使用タイムスロットをアドレス制御メモ
リの設定によらずに固定値データで初期化する時間スイ
ッチデータメモリの初期化回路に関し、 入力側タイムスロットの追加、削除、変更等があったよ
うな場合にも、アドレス制御メモリへの設定内容の管理
を複雑化させることなく、所望の出力側未使用タイムス
ロットに固定値を設定できるようにすることを目的とし
、 読出しサイクルでデータメモリから全ての必要データを
読み出した後に、あるいは書込みサイクルでデータメモ
リに必要データを書き込むに先立って、データメモリの
使用する可能性のある全てのアドレスに固定値を書き込
む固定値設定回路を設けたことを特徴とする。

［産業上の利用分野］ 本発明は時分割多重化装置におけるダブルバッファ構成
の時間スイッチに係り、特に出力側未使用タイムスロッ
トをアドレス制御メモリの設定によらずに固定データで
初期化する時間スイッチデータメモリの初期化回路に関
するものである。

かかる時分割多重化装置の時間スイッチでは。

時分割多重化装置が利用する網側のインタフェース条件
等により、時間スイッチ出力側の未使用タイムスロット
のデータ値を固定にする必要が生ずることがあり、時間
スイッチとしては複雑な管理を行うことなくかかる機能
を実現できることが必要とされている。

［従来の技術］ 時分割多重化装置の構成の一例が第４図に示される。図
中、２１はシステムバス、２２■〜２２■は網インタフ
エース部、２３■〜２３■はラインセット、２４■〜２
４■はデータ端末である。

システムバスは時分割多重化装置２０のタイムスロット
単位で使用されるデータバスであり、網インタフエース
部２２■〜２２■はこのシステムバス２１とネットワー
クとのインタフェースを行い、ラインセット２３■〜２
３＠はシステムバス２１とデータ端末２４■〜２４＠と
のインタフェースを行う。

網インタフエース部２２０〜２２■にはランダム書込み
、順次読出しのダブルバッファ形式データメモリからな
る時間スイッチ２５■〜２５■が備えられている。そし
て網側インタフェース条件等によりこの時間スイッチの
出力側未使用タイムスロットのデータ値を固定にする必
要がある場合には、ランダム書込みアドレスを発生する
アドレス制御メモリの設定により固定値を書き込むよう
にしている。

すなわち、第５図にはこの従来の時間スイッチの構成の
一例が、また第６図には第５図回路の各部信号のタイム
チャートがそれぞれ示されている。第５図において、デ
ータメモリｌとデータメモリ２はフレーム単位のデータ
の書込みと読出しがランダム書込み／順次読出しにより
交互に行われるダブルバッファ形式のメモリである。

カウンタ７はデータメモリ１．２からのデータ読出しの
際に用いる順次読出しアドレス信号ＳＲＡとタイミング
クロックＣＬＫを発生する回路であり、アドレス制御メ
モリ６はタイミングクロックＣＬＫのタイミングでラン
ダム書込みアドレス信号ＲＷＡを発生する回路である。

ここで順次読出しアドレス信号ＳＲＡはネットワーク側
のクロック速度に、またランダム読出しアドレス信号Ｒ
ＷＡは多重化装置内のクロック速度にそれぞれ対応して
おり、ランダム書込みアドレス信号ＲＷＡは順次読出し
アドレス信号ＳＲＡの４倍の速度となっている。またこ
こではネットワーク側で使用するタイムスロットを出力
側タイムスロット、多重化装置内のシステムバスで使用
するタイムスロットを入力側タイムスロットと称する。

これら順次読出しアドレス信号ＳＲＡとランダム書込み
アドレス信号ＲＷＡは各セレクタ３．４に入力されてお
り、これらセレクタ３．４は読出し／書込み切替信号Ｒ
／Ｗｌ、Ｒ／Ｗ２によりそれぞれ切替え制御されるよう
になっている。切替信号Ｒ／Ｗｌ、Ｒ／Ｗ２は“ｌ”の
時に書込みサイクルとなってランダム書込みアドレス信
号ＲＷＡを、また“Ｏ”の時に読出しサイクルとなって
順次読出しアドレス信号ＳＲＡをそれぞれ選択するよう
セレクタ３．４を切替制御する。

データメモリ１．２にはＯＲゲート８を介して書込みデ
ータＷＤがそれぞれ入力されている。このＯＲゲート８
にはアドレス制御メモリ６からマスク信号ＭＫが入力さ
れていて、マスク信号ＭＫの入力時には書込みデータＷ
Ｄの値を“ｌ”に固定できるようになっている。データ
メモリ１．２からの読出しデータＲＤＩ、ＲＤ２はセレ
クタ５に入力されており、このセレクタ５は読出しモー
ド側のデータメモリの読出しデータを選択して出力デー
タＯＤとして出力するようになっている。

この従来の時間スイッチにより出力側の未使用タイムス
ロットのデータ値を°ｌ”に固定にする処理動作が、第
６図のタイムチャートを参照しつつ以下に説明される。

第６図において、（１）はカウンタ７からのタイミング
クロックＣＬＫ、（２）はデータメモリｌ、２への書込
みデータＷＤ、（３）はアドレス制御メモリ６からのラ
ンダム書込みアドレス信号ＲＷＡＪ（４）はアドレス制
御メモリ６からのマスク信号ＭＫ、（５）、（６）はそ
れぞれセレクタ３．４への読出し／書込み切替信号Ｒ／
Ｗｌ、Ｒ／Ｗ２、（７）はカウンタ７からの順次読出し
アドレス信号ＳＲＡ、（８）、（９）はそれぞれデータ
メモリｌ、２からの読出しデータＲＤＩ％ＲＤ２、およ
び、（ｌＯ）はセレクタ５からの出力データＯＤである
。

ここでは出力データメモリのタイムスロットｔｓｏ、ｔ
ｓ２を使用タイムスロット、ｔｓｌをデータ値を固定す
る未使用タイムスロットとする。なおｔｓ３はこの例で
は余分となっている不要タイムスロットである。

まず、切替信号Ｒ／Ｗｌが“１”でデータメモリｌ側が
書込みサイクルとなっている場合、第６図に示されるよ
うに、データメモリｌはランダム書込みアドレス信号Ｒ
ＷＡで指定されるアドレスに書込みデータＷＤを書き込
んでいく。したがって図示の例では書込みデータ＄００
〜＄０３、＄０５〜＄０８、＄ｌＯ〜＄１４はそれぞれ
アドレス＃１５に重ね書きされ、書込みデータ＄０４は
アドレス＃０２に、書込みデータ＄０９はアドレス＃０
０にそれぞれ書き込まれる。

ここで、入力側における未使用タイムスロットのタイミ
ングで（すなわち、データメモリ１の書込みサイクルの
最後のクロックタイミングで）、ランダム書込みアドレ
ス信号ＲＷＡが出力側未使用タイムスロットｔｓｌに対
応するアドレス＃Ｏ１とされ、これと同時にアドレス制
御メモリ６からマスク信号ＭＫがＯＲゲート８に出力さ
れる。

これによりデータメモリ１に入力される書込みデータ＄
１５は“１”となり、したがってデータメモリ１のアド
レス＃Ｏ１には“ｌ”の固定データが書き込まれること
になる。

次に、切替信号Ｒ／Ｗｌが“Ｏ”となってデータメモリ
ｌが読出しサイクルとなる。この読出しサイクルにおい
ては、データメモリｌにはセレクタ３を介して順次読出
しアドレス信号ＳＲＡが入力され、この順次読出しアド
レス信号ＳＲＡは出力側タイムスロットｔｓＯ〜ｔｓ３
のタイミングで＃０、＃ｌ、＃２、＃３に順次に変化す
る。

したがって出力側のタイムスロットｔＳＯの位置ではア
ドレス＃０からデータ＄０９が、未使用出力側タイムス
ロットｔｓｌの位置ではアドレス＃ｌから固定データ“
１”が、タイムスロットｔｓ２の位置ではアドレス＃２
からデータ＄０４がそれぞれ読み出されて、セレクタ５
を経て出力データＯＤとして出力される。これにより未
使用出力側タイムスロットを固定データとすることが可
能となるものである。

データメモリ２についても、書込みサイクルと読出しサ
イクルのタイミングがデータメモリ１と反対となってい
る他は、動作は同様のものとなる。

［発明が解決しようとする課題］ 従来の時間スイッチでは、出力側の未使用タイムスロッ
トを固定値とするためには、アドレス制御メモリにより
入力側の未使用タイムスロットの位置で未使用出力側タ
イムスロットに対応したデータメモリアドレスを発生し
、かつそのタイミングでマスク信号を発生しなけらばな
らず、したがってアドレス制御メモリの内容設定にあた
っては出力側の未使用タイムスロット位置のみならず入
力側の未使用タイムスロット位置も常に意識していなけ
ればならない。このため、入力端タイムスロットの追加
、削除、変更等を行う場合、アドレス制御メモリへの設
定内容の管理が非常に複雑になるという問題点がある。

したがって本発明の目的は、入力側タイムスロットの追
加、削除、変更等があったような場合にも、アドレス制
御メモリへの設定内容の管理を複雑化させることなく、
所望の出力側未使用タイムスロットに固定値を設定でき
るようにすることにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

第１図において、１０１，１０２は時分割多重化装置の
時間スイッチを構成する二重構成のデータメモリ、１０
４はデータメモリ１０１．１０２の読出しアドレスを発
生する読出しアドレス発生手段、１０５はデータメモリ
１０１．１０２の書込みアドレスを発生する手段、１０
３は読出しサイクルでデータメモリ１０１．１０２から
全ての必要データを読み出した後、あるいは書込みサイ
クルでデータメモリ１０１．１０２に必要データを書き
込むに先立って、データメモリの使用可能性のある全て
のアドレスに固定値を書き込む固定値設定手段、１０６
は読出しアドレス、書込みアドレスあるいは固定値書込
みアドレスを選択してデータメモリ１０１．１０２に出
力するセレクタ手段、１０７はデータメモリ１０１．１
０２の読出しデータを選択するセレクタ手段である。

本発明に係る時間スイッチデータメモリの初期化回路は
、一つの形態として、二重構成のデータメモリ１０１．
１０２により構成される゛時分割多重化装置の時間スイ
ッチにおいて、読出しサイクルでデータメモリから全て
の必要データを読み出した後に、データメモリの使用す
る可能性のある全てのアドレスに固定値を書き込む固定
値設定手段１０３を設けたことを特徴とするものである
。

また本発明に係る時間スイッチデータメモリの初期化回
路は、他の形態として、二重構成のデータメモリ１０１
．１０２により構成される時分割多重化装置の時間スイ
ッチにおいて、書込みサイクルでデータメモリに必要デ
ータを書き込むに先立って、データメモリの使用する可
能性のある全てのアドレスに固定値を書き込む固定値設
定手段１０３を設けたことを特徴とするものである。

［作用１ データメモリに必要データを書き込むのに先立って、デ
ータメモリの使用可能性のある全てのアドレスに固定値
設定手段１０３により固定値を予め書き込んでおく。こ
の処理は、例えば第１図では、固定値設定手段１０３か
らの固定値書込み用アドレスをセレクタ手段で選択して
データメモリ１０１あるいは１０２にアドレス入力させ
つつ、そのデータメモリに固定値をデータ人力させるこ
とで実現できる。

このようにして固定値を書き込んだ後に、その上に上書
きする形で必要データを書き込んでい（。これにより必
要データの書込みを行わなかったアドレス、すなわち出
力側の未使用タイムスロットに対応するアドレスからは
、読出しサイクルにおいて固定値が自動的に読み出され
ることになり、入力側の未使用タイムスロット位置を意
識する必要がなくなる。

［実施例］ 以下、図面を参照して本発明の詳細な説明する。

第２図には、本発明の一実施例としての時間スイッチの
初期化回路が示される。図中、第５図の従来例回路で説
明したものと同じ機能の回路要素には同一の参照記号が
付されている。

相違点として、カウンタ７から出力される順次読出しア
ドレス信号ＳＲＡはセレクタ９を介してそれぞれセレク
タ３．４に入力されており、このセレクタ９の他方の入
力端子には初期化アドレス信号ＩＡが、また制御入力端
子には不要タイムスロット位置信号ＴＰがそれぞれ入力
されており、セレクタ９は不要タイムスロット位置信号
ＴＰの入力時には初期化アドレス信号ＩＡを選択してセ
レクタ３．４に供給するようになっている。ここで不要
タイムスロット位置信号ＴＰは出力側における不要タイ
ムスロット位置に同期して出力されてその位置を指示す
る信号である。

またデータメモリＩ、２にはそれぞれＯＲゲート１０．
１１を介して書込みデータＷＤが入力されるようになっ
ており、ＯＲゲート１０，１１の他方の入力端子には固
定値発生用のマスク信号ＭＫｌ、ＭＫ２がそれぞれ入力
されている。

この実施例回路の動作が第３図を参照しつつ以下に説明
される。第３図は実施例回路の各部信号のタイムチャー
トであり、図中、（１）は多重化装置内部のタイミング
クロックＣＬＫ、（２）はデータメモリ１への書込みデ
ータＷＤＩ、（３）はデータメモリ２への書込みデータ
ＷＤ２、（４）はアドレス制御メモリ６からのランダム
書込みアドレス信号ＲＷＡ、（５）はセレクタ９の制御
入力端子への不要タイムスロット位置信号ＴＰ、（６）
はセレクタ９への初期化アドレス信号ＩＡ、（７）、（
８）はそれぞれＯＲゲート１０．１１へのマスク信号Ｍ
ＫＩ％ＭＫ２、（９）、（ｉｏ）はそれぞれセレクタ３
．４への読出し／書込み切替信号Ｒ／Ｗｌ、Ｒ／Ｗ２゜
（１１）はカウンタ７から出力される順次読出しアドレ
ス信号ＳＲＡ、（１２）、（１３）はそれぞれデータメ
モリ１．２からの読出しデータＲＤ１、ＲＤ２、（１４
）はセレクタ５からの出力データＯＤである。

いま、従来技術で説明したと同様に、出力側タイムスロ
ットのｔＳＯとｔｓ２を使用タイムスロット、ｔｓｌを
未使用タイムスロット、ｔｓ３を不要タイムスロットと
し、データメモリ２から出力される読出しデータＲＤ２
の未使用タイムスロットｔｓｌの値を固定データ゛ｌ”
とする処理を第３図を参照して説明する。

まず、データメモリ２の読出しサイクル中の不要タイム
スロットｔｓ３に対応する位置で切替信号Ｒ／２を“０
−から−１”に切り替えてデータメモリ２を書き込み状
態にし、不要タイムスロット位置信号ＴＰによりこの位
置でセレクタ９が初期化アドレス信号ＩＡを選択出力す
るようにすると共に、マスク信号ＭＫ２を出力してデー
タメモリ２に入力される書込みデータＷＤ２が固定値“
１”となるようにする。

初期化アドレス信号ＩＡとしては、使用する可能性のあ
るデータメモリ２の全てのアドレス＃０、＃１、＃２、
＃３をシーケンシャルに出力する。これにより、データ
メモリ２には、次に続く書込みサイクルでシステムバス
からの必要データＷＤを書き込む前に（あるいは現読出
しサイクルで必要データを読み出した後に）、使用可能
性のある全てのアドレス＃０〜＃３に固定値“１”が予
め書き込まれることになる。

次に続く書込みサイクルでは、使用タイムスロットｔｓ
ｏ、ｔｓ２に対応するアドレス＃０、＃２にのみ必要デ
ータＷＤを書き込むようにすればよく、この場合、未使
用タイムスロットｔｓｌに対応するアドレス＃ｌには前
続出しサイクルで予め固定値“１”が書き込まれている
ので、アドレス制御メモリ６で固定値設定のためのアド
レス制御を行わなくとも、出力側未使用タイムスロット
ｔｓｌは常に固定値データとなる。

本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例では、固定値データの書込みは、
読出しサイクルにおいて全必要データを読み出した後の
不要タイムスロット位置で行われるようにしたが、本発
明はこれに限られるものではなく、例えば不要タイムス
ロット位置を出力側タイムスロットの先頭位置（すなわ
ちｔＳＯの位置）に設定し、書込みサイクルにおいて必
要データを書き込むに先立って、この不要タイムスロッ
トｔＳＯで固定値データを書き込むようにしてもよい。

［発明の効果］ 本発明によれば、出力側の未使用タイムスロットに固定
値を書き込む際に、アドレス制御メモリによって入力側
の未使用タイムスロット位置でデータメモリの対応アド
レスに固定値設定を行う制御を行わなくともよいので、
アドレス制御メモリの内容設定にあたって入力側の未使
用タイムスロット位置を意識する必要がなくなり、よっ
てアドレス制御メモリの複雑な内容設定の管理が不要と
なる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としての時間スイッチの初期
化回路を示すブロック図、 第３図は実施例回路における各部信号のタイムチャート
、 第４図は時分割多重化装置の構成の一例を示すブロック
図、 第５図は時間スイッチの従来例を示すブロック図、およ
び、 第６図は従来例回路における各部信号のタイムチャート
である。 図において、 １．２・・・データメモリ ３．４．５．９・・・セレクタ ６・・・アドレス制御メモリ ７・・・カウンタ ８．１０，１１・・・ＯＲゲート

Claims (1)

1. 【特許請求の範囲】 １、二重構成のデータメモリ（１０１、１０２）により
   構成される時分割多重化装置の時間スイッチにおいて、 読出しサイクルでデータメモリからすべての必要データ
   を読み出した後に、データメモリの使用する可能性のあ
   る全てのアドレスに固定値を書き込む固定値設定回路（
   １０３）を設けたことを特徴とする時間スイッチデータ
   メモリの初期化回路。 ２、二重構成のデータメモリ（１０１、１０２）により
   構成される時分割多重化装置の時間スイッチにおいて、 書込みサイクルでデータメモリに必要データを書き込む
   に先立って、データメモリの使用する可能性のある全て
   のアドレスに固定値を書き込む固定値設定回路（１０３
   ）を設けたことを特徴とする時間スイッチデータメモリ
   の初期化回路。