JPH0240951A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0240951A JPH0240951A JP63191672A JP19167288A JPH0240951A JP H0240951 A JPH0240951 A JP H0240951A JP 63191672 A JP63191672 A JP 63191672A JP 19167288 A JP19167288 A JP 19167288A JP H0240951 A JPH0240951 A JP H0240951A
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- memory device
- polysilicon
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- semiconductor memory
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に関し、特に、ＭＯＳスタテ
ィックＲＡ Ｍ、のメモリセル構造を改良した半導体メ
モリ装置に関する゛。
ィックＲＡ Ｍ、のメモリセル構造を改良した半導体メ
モリ装置に関する゛。
［従来の技術］
第４図は従来のポリシリコン抵抗を負荷とするＭＯＳス
タティックＲＡＭ （以下、ＳＲＡＭという）のメモリ
セルを示す回路図であり、第５図はその一部の半導体装
置構造を示す断面図である。
タティックＲＡＭ （以下、ＳＲＡＭという）のメモリ
セルを示す回路図であり、第５図はその一部の半導体装
置構造を示す断面図である。
Ｑｌ、Ｑ２はトランスファゲートトランジスタ、Ｑ３．
Ｑ４はドライバゲートトランジスタ、Ｒ１Ｒ２はポリシ
リコン負荷抵抗である。従来、このトランジスタＱ１．
Ｑ２ 、Ｑ３ 、Ｑ４は第５図に示すようにＮ型半導体
基板１の表面に形成されたＰウェル２内のＮチャネルの
バルクトランジスタとして構成されている。また、ディ
ジット線り。
Ｑ４はドライバゲートトランジスタ、Ｒ１Ｒ２はポリシ
リコン負荷抵抗である。従来、このトランジスタＱ１．
Ｑ２ 、Ｑ３ 、Ｑ４は第５図に示すようにＮ型半導体
基板１の表面に形成されたＰウェル２内のＮチャネルの
バルクトランジスタとして構成されている。また、ディ
ジット線り。
ｎは、金属配線３により構成されており、コンタクト孔
４内で、Ｐウェル２内のＮ＋拡散層５に接続されている
。負荷抵抗Ｒ，，Ｒ２は不純物の注入量がゼロか、又は
不純物が適量注入されたポリシリコン層６をパターン形
成した後、このポリシリコン層６の高抵抗部を窒化膜に
よりマスクして低抵抗の配線部にドナー型の不純物、例
えば、リン等を注入することにより形成されている。
４内で、Ｐウェル２内のＮ＋拡散層５に接続されている
。負荷抵抗Ｒ，，Ｒ２は不純物の注入量がゼロか、又は
不純物が適量注入されたポリシリコン層６をパターン形
成した後、このポリシリコン層６の高抵抗部を窒化膜に
よりマスクして低抵抗の配線部にドナー型の不純物、例
えば、リン等を注入することにより形成されている。
また、ソフトエラ一対策として重要となる情報蓄積ノー
ドＮｌ、Ｎ２はＮ＋拡散層７とそれに接続されている配
線で構成されており、そのノード容量は殆どがＮ＋拡散
層７のＰ−Ｎ接合容量で成り立っている。
ドＮｌ、Ｎ２はＮ＋拡散層７とそれに接続されている配
線で構成されており、そのノード容量は殆どがＮ＋拡散
層７のＰ−Ｎ接合容量で成り立っている。
［発明が解決しようとする課題］
上述した従来のＳＲＡＭメモリセルは大容量化に伴いメ
モリセルの縮小化を図る場合に、以下に示すような欠点
がある。メモリセルを小さくすればするほど平面的には
全てのデバイスの面積が小さなものとなる。このため、
情報蓄積ノードの面積も小さくなり、当然、このノード
にかかる容量は小さくなる。この容量を決めている要素
としては、主としてＮ＋拡散層７のＰ−Ｎ接合容量があ
り、この容量が小さくなることにより、α線によるソフ
トエラーに対して情報が反転しやすくなってしまうとい
う欠点がある。
モリセルの縮小化を図る場合に、以下に示すような欠点
がある。メモリセルを小さくすればするほど平面的には
全てのデバイスの面積が小さなものとなる。このため、
情報蓄積ノードの面積も小さくなり、当然、このノード
にかかる容量は小さくなる。この容量を決めている要素
としては、主としてＮ＋拡散層７のＰ−Ｎ接合容量があ
り、この容量が小さくなることにより、α線によるソフ
トエラーに対して情報が反転しやすくなってしまうとい
う欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
基板内部に形成されるＮ＋拡散層のＰ−Ｎ接合容量が高
く、情報蓄積ノード容量を十分に高くとることができて
、α線によるソフトエラー耐量が高い半導体メモリ装置
を提供することを目的とする。
基板内部に形成されるＮ＋拡散層のＰ−Ｎ接合容量が高
く、情報蓄積ノード容量を十分に高くとることができて
、α線によるソフトエラー耐量が高い半導体メモリ装置
を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体メモリ装置は、１対の多結晶シリコ
ンからなる、抵抗素子と、１対のＭＩ ５ＦＥＴで構成
されるフリップフロップと、そのノードからデータを入
出力するためのスイッチ用の１対のＭＩＳＦＥＴとで構
成されるメモリセルを有する半導体メモリ装置において
、前記スイッチ用の１対のＭＩＳＦＥＴが眉間絶縁膜上
のポリシリコン薄膜とゲート電極により構成され、前記
スイッチ用のＭＩＳＦＥＴの一方の接点はディジット線
に接続され、他方の接点は半導体基板内の不純物が注入
された拡散層に接続されていることを特徴とする。
ンからなる、抵抗素子と、１対のＭＩ ５ＦＥＴで構成
されるフリップフロップと、そのノードからデータを入
出力するためのスイッチ用の１対のＭＩＳＦＥＴとで構
成されるメモリセルを有する半導体メモリ装置において
、前記スイッチ用の１対のＭＩＳＦＥＴが眉間絶縁膜上
のポリシリコン薄膜とゲート電極により構成され、前記
スイッチ用のＭＩＳＦＥＴの一方の接点はディジット線
に接続され、他方の接点は半導体基板内の不純物が注入
された拡散層に接続されていることを特徴とする。
［作用］
本発明においては、メモリセルのトランスファゲートト
ランジスタを層間膜の上層にポリシリコン薄膜トランジ
スタとして構成し、ディジット線もコンタクト孔により
ポリシリコン薄膜上に接続する。これにより、眉間絶縁
膜の下層のＰウェル内に情報蓄積ノードのＮ＋拡散層を
十分拡げて形成することができる。従って、十分に大き
なＰ−Ｎ接合容量を有するＮ＋拡散層が形成され、α線
に対するソフトエラー耐量が向上する。
ランジスタを層間膜の上層にポリシリコン薄膜トランジ
スタとして構成し、ディジット線もコンタクト孔により
ポリシリコン薄膜上に接続する。これにより、眉間絶縁
膜の下層のＰウェル内に情報蓄積ノードのＮ＋拡散層を
十分拡げて形成することができる。従って、十分に大き
なＰ−Ｎ接合容量を有するＮ＋拡散層が形成され、α線
に対するソフトエラー耐量が向上する。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図（ａ）乃至（ｄ）は本発明の実施例に係る半導体
メモリ装置の製造過程を示す断面図、第２図（ａ）乃至
（Ｃ）は同じくその製造過程を示す平面図であり、第１
図（ｂ）、（ｃ）、（ｄ）は夫々第２図（ａ）、（ｂ）
、（ｃ）のＢ−Ｂ線。
メモリ装置の製造過程を示す断面図、第２図（ａ）乃至
（Ｃ）は同じくその製造過程を示す平面図であり、第１
図（ｂ）、（ｃ）、（ｄ）は夫々第２図（ａ）、（ｂ）
、（ｃ）のＢ−Ｂ線。
Ｃ−α線、Ｄ−Ｄ線による断面図である。
先ず、第１図（ａ）に示すように、Ｎ型半導体基板１１
にＰウェル１２をイオン注入により形成した後、素子分
離酸化膜１３．１４を選択的に酸化成長させる。このと
き素子分離酸化膜１４は隣接するメモリセルと素子分離
が最小限可能な幅で形成する。その後、ゲート酸化膜１
５を熱酸化により成長させた後、ドライバトランジスタ
Ｑｓ。
にＰウェル１２をイオン注入により形成した後、素子分
離酸化膜１３．１４を選択的に酸化成長させる。このと
き素子分離酸化膜１４は隣接するメモリセルと素子分離
が最小限可能な幅で形成する。その後、ゲート酸化膜１
５を熱酸化により成長させた後、ドライバトランジスタ
Ｑｓ。
Ｑ４のゲートとなるポリシリコン又はポリサイドｆｌｉ
１６を形成する。
１６を形成する。
そして、第１図（ｂ）に示すように、このポリシリコン
又はポリサイド膜１６と素子分離酸化膜１３．１４をマ
スクとして、ヒ素をイオン注入することにより０、Ｎ＋
拡散層１７を形成する。その後、眉間膜１８を堆積し、
負荷抵抗とトランスファゲートトランジスタＱｌ、Ｑ２
のドレインをバルク内のＮ＋拡散層１７と接続するため
のコンタクト孔１８ａを開孔する。
又はポリサイド膜１６と素子分離酸化膜１３．１４をマ
スクとして、ヒ素をイオン注入することにより０、Ｎ＋
拡散層１７を形成する。その後、眉間膜１８を堆積し、
負荷抵抗とトランスファゲートトランジスタＱｌ、Ｑ２
のドレインをバルク内のＮ＋拡散層１７と接続するため
のコンタクト孔１８ａを開孔する。
次いで、第１図（Ｃ）に示すように、コンタクト孔１８
ａの側面及び底面上と眉間膜１８上に約５００人乃至１
０００人の厚さのポリシリコン薄膜１９を成長させる。
ａの側面及び底面上と眉間膜１８上に約５００人乃至１
０００人の厚さのポリシリコン薄膜１９を成長させる。
これにより、コンタクト３４が形成される。その後、ポ
リシリコン薄膜１９の表面を熱酸化させて、トランスフ
ァゲート用のゲート酸化膜２０を形成する。このポリシ
リコン薄膜１９は不純物の注入量がゼロの真性型のもの
又はアクセプタ型のボロン等の不純物を適量注入された
ものである。その後、トランスファゲートであり、ワー
ド線となるポリシリコン又はポリサイド膜２１を形成す
る。また、次工程で高抵抗部２９がイオン注入されない
ようにするため、窒化膜２２を形成する。
リシリコン薄膜１９の表面を熱酸化させて、トランスフ
ァゲート用のゲート酸化膜２０を形成する。このポリシ
リコン薄膜１９は不純物の注入量がゼロの真性型のもの
又はアクセプタ型のボロン等の不純物を適量注入された
ものである。その後、トランスファゲートであり、ワー
ド線となるポリシリコン又はポリサイド膜２１を形成す
る。また、次工程で高抵抗部２９がイオン注入されない
ようにするため、窒化膜２２を形成する。
次いで、第１図（ｄ）に示すように、ポリシリコン薄膜
１９に対して、ポリシリコン又はポリサイド膜２１及び
窒化膜２２をマスクにしてドナー型の不純物であるリン
又はヒ素イオン等を注入して、トランスファゲートトラ
ンジスタＱｌ、Ｑ２のソース・ドレイン２３．２４と、
ＶＣＣ電源を供給する低抵抗配線部２５を形成する。こ
れにより、ポリシリコン又はポリサイドｌ１１２１の近
傍に、トランスファゲートトランジスタＱｌ、Ｑ２のソ
ース・ドレイン２３．２４及びチャネル部２０が形成さ
れると共に、高抵抗負荷部２９ （Ｒｔ 、Ｒ２）及び
ＶＣＣ配線部２５も形成される。その後、第２層間膜２
６を堆積形成して、この第２層間膜２６にディジット線
とトランスファゲートトランジスタとを接続するコンタ
クト孔２７を開孔する。このコンタクト孔２７の上層に
金属配！１２８からなるディジット線を形成する。
１９に対して、ポリシリコン又はポリサイド膜２１及び
窒化膜２２をマスクにしてドナー型の不純物であるリン
又はヒ素イオン等を注入して、トランスファゲートトラ
ンジスタＱｌ、Ｑ２のソース・ドレイン２３．２４と、
ＶＣＣ電源を供給する低抵抗配線部２５を形成する。こ
れにより、ポリシリコン又はポリサイドｌ１１２１の近
傍に、トランスファゲートトランジスタＱｌ、Ｑ２のソ
ース・ドレイン２３．２４及びチャネル部２０が形成さ
れると共に、高抵抗負荷部２９ （Ｒｔ 、Ｒ２）及び
ＶＣＣ配線部２５も形成される。その後、第２層間膜２
６を堆積形成して、この第２層間膜２６にディジット線
とトランスファゲートトランジスタとを接続するコンタ
クト孔２７を開孔する。このコンタクト孔２７の上層に
金属配！１２８からなるディジット線を形成する。
このようにトランスファゲートトランジスタＱｌ、Ｑ２
をバルク内に設けるのではなく、薄膜ポリシリコントラ
ンジスタにすることにより、情報蓄積ノードのＮ＋拡散
層１７を十分に広く形成することができる。このため、
メモリセルを微細化しても情報蓄積ノード容量を十分大
きなままに保つことができ、従って、α線によるソフト
エラー耐量が十分に高い半導体メモリ装置が得られる。
をバルク内に設けるのではなく、薄膜ポリシリコントラ
ンジスタにすることにより、情報蓄積ノードのＮ＋拡散
層１７を十分に広く形成することができる。このため、
メモリセルを微細化しても情報蓄積ノード容量を十分大
きなままに保つことができ、従って、α線によるソフト
エラー耐量が十分に高い半導体メモリ装置が得られる。
また、本実施例ではトランスファゲートのチャネル部３
０と高抵抗部２つとを同一層で形成しているので、工程
数を実質的に増加させることがない。
０と高抵抗部２つとを同一層で形成しているので、工程
数を実質的に増加させることがない。
第３図は本発明の第２の実施例を示す縦断面図である。
第３図において、第１図と同一物には同一符号を付しで
ある。この実施例が第１の実施例と異なる点は以下の如
くである。トランスファゲートであるワード線を形成し
た後、その上にゲート酸化膜３７を形成し、更に、ポリ
シリコン薄膜を成長させる。このポリシリコン薄膜は第
１の実施例と同様のものである。この上層にソース・ド
レイン２３．２４及び低抵抗配線部２５にのみドナー型
のイオンを注入するための窒化膜２２，２３を形成し、
この窒化膜２２．２３をマスクとしてイオン注入する。
ある。この実施例が第１の実施例と異なる点は以下の如
くである。トランスファゲートであるワード線を形成し
た後、その上にゲート酸化膜３７を形成し、更に、ポリ
シリコン薄膜を成長させる。このポリシリコン薄膜は第
１の実施例と同様のものである。この上層にソース・ド
レイン２３．２４及び低抵抗配線部２５にのみドナー型
のイオンを注入するための窒化膜２２，２３を形成し、
この窒化膜２２．２３をマスクとしてイオン注入する。
この実施例では、リード線のポリシリコン膜２１と同一
工程で高抵抗部２９の下層に、ゲート酸化膜３７を介し
てポリシリコン膜３１を形成している。このポリシリコ
ン膜３１は情報蓄積ノードに接続されている容量電極と
なる。これにより、情報蓄積ノードにはＮ十拡散層の容
量に加えてポリシリコン膜３１と高抵抗負荷部２９との
間に容量がつく。これにより、メモリセルを微細化して
もα線によるソフトエラーに対して強い半導体メモリ装
置が得られる。
工程で高抵抗部２９の下層に、ゲート酸化膜３７を介し
てポリシリコン膜３１を形成している。このポリシリコ
ン膜３１は情報蓄積ノードに接続されている容量電極と
なる。これにより、情報蓄積ノードにはＮ十拡散層の容
量に加えてポリシリコン膜３１と高抵抗負荷部２９との
間に容量がつく。これにより、メモリセルを微細化して
もα線によるソフトエラーに対して強い半導体メモリ装
置が得られる。
［発明の効果］
以上説明したように本発明は、トランスファゲートトラ
ンジスタをバルク内ではなくポリシリコンの薄膜トラン
ジスタとして眉間膜上に形成するから、情報蓄積ノード
のＰ−Ｎ接合面を拡げることができ、これにより極めて
大きなノード容量を得ることができる。このように、情
報蓄積ノード容量を高くとれるので、α線によるソフト
エラーに対する耐量が十分に高い半導体メモリ装置が得
られ、ＳＲＡＭメモリセルの大容量化に伴うメモリセル
の縮小化にとって本発明は極めて有益である。
ンジスタをバルク内ではなくポリシリコンの薄膜トラン
ジスタとして眉間膜上に形成するから、情報蓄積ノード
のＰ−Ｎ接合面を拡げることができ、これにより極めて
大きなノード容量を得ることができる。このように、情
報蓄積ノード容量を高くとれるので、α線によるソフト
エラーに対する耐量が十分に高い半導体メモリ装置が得
られ、ＳＲＡＭメモリセルの大容量化に伴うメモリセル
の縮小化にとって本発明は極めて有益である。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体メモリ装置の製造過程を示す断面図、第２図（ａ
）乃至（Ｃ）は同じくその平面図であって、第１図（ｂ
）、（ｃ）、（ｄ）は第２図（ａ）、（ｂ）、（ｃ）の
夫々Ｂ−Ｂ線、Ｃ−α線及びＤ−Ｄ線による断面図、第
３図は本発明の第２の実施例に係る半導体メモリ装置の
縦断面図、第４図はＳＲＡＭメモリセルの回路図、第５
図は従来のメモリセルの縦断面図である。 １．１１．Ｎ型半導体基板、２，１２；Ｐウェル、１３
．１４；素子分離用酸化膜、１５，２０゜３７；ゲート
酸化膜、１６；ドライバゲートトランジスタ用ポリシリ
コン又はポリサイド膜、１７；情報蓄積ノードＮ＋拡散
層、１８，２６；層間膜、１９；ポリシリコン薄膜、２
１；トランスファゲート用ポリシリコン又はポリサイド
膜、２２゜３２；窒化膜、２３，２４．トランスファゲ
ートトランジスタのソース・ドレイン、３０；チャネル
部、２９：高抵抗部（Ｒ１，Ｒ２）、２５；低抵抗Ｖｃ
ｃ配線部、３１；容量用ポリシリコン膜、Ｑｌ、Ｑ２
； トランスファゲートトランジスタ、Ｑｌ 、 Ｑ
４ ：ドライバゲートトランジスタ、ＶＣＣ；電源、Ｒ
，、Ｒ２，高抵抗（負荷）、Ｎ１．Ｎ２：情報蓄積ノー
ド、Ｄ、Ｄ、ディジット線、Ｗ；ワード線
半導体メモリ装置の製造過程を示す断面図、第２図（ａ
）乃至（Ｃ）は同じくその平面図であって、第１図（ｂ
）、（ｃ）、（ｄ）は第２図（ａ）、（ｂ）、（ｃ）の
夫々Ｂ−Ｂ線、Ｃ−α線及びＤ−Ｄ線による断面図、第
３図は本発明の第２の実施例に係る半導体メモリ装置の
縦断面図、第４図はＳＲＡＭメモリセルの回路図、第５
図は従来のメモリセルの縦断面図である。 １．１１．Ｎ型半導体基板、２，１２；Ｐウェル、１３
．１４；素子分離用酸化膜、１５，２０゜３７；ゲート
酸化膜、１６；ドライバゲートトランジスタ用ポリシリ
コン又はポリサイド膜、１７；情報蓄積ノードＮ＋拡散
層、１８，２６；層間膜、１９；ポリシリコン薄膜、２
１；トランスファゲート用ポリシリコン又はポリサイド
膜、２２゜３２；窒化膜、２３，２４．トランスファゲ
ートトランジスタのソース・ドレイン、３０；チャネル
部、２９：高抵抗部（Ｒ１，Ｒ２）、２５；低抵抗Ｖｃ
ｃ配線部、３１；容量用ポリシリコン膜、Ｑｌ、Ｑ２
； トランスファゲートトランジスタ、Ｑｌ 、 Ｑ
４ ：ドライバゲートトランジスタ、ＶＣＣ；電源、Ｒ
，、Ｒ２，高抵抗（負荷）、Ｎ１．Ｎ２：情報蓄積ノー
ド、Ｄ、Ｄ、ディジット線、Ｗ；ワード線
Claims (1)
- （１）１対の多結晶シリコンからなる抵抗素子と、１対
のＭＩＳＦＥＴで構成されるフリップフロップと、その
ノードからデータを入出力するためのスイッチ用の１対
のＭＩＳＦＥＴとで構成されるメモリセルを有する半導
体メモリ装置において、前記スイッチ用の１対のＭＩＳ
ＦＥＴが層間絶縁膜上のポリシリコン薄膜とゲート電極
により構成され、前記スイッチ用のＭＩＳＦＥＴの一方
の接点はディジット線に接続され、他方の接点は半導体
基板内の不純物が注入された拡散層に接続されているこ
とを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191672A JPH0240951A (ja) | 1988-07-31 | 1988-07-31 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191672A JPH0240951A (ja) | 1988-07-31 | 1988-07-31 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240951A true JPH0240951A (ja) | 1990-02-09 |
Family
ID=16278540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191672A Pending JPH0240951A (ja) | 1988-07-31 | 1988-07-31 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240951A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5829516A (en) * | 1993-12-15 | 1998-11-03 | Aavid Thermal Products, Inc. | Liquid cooled heat sink for cooling electronic components |
| WO2002061840A1 (en) * | 2001-01-30 | 2002-08-08 | Hitachi, Ltd. | Semiconductor integrated circuit device and production method therefor |
| US7145194B2 (en) | 2003-02-21 | 2006-12-05 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
-
1988
- 1988-07-31 JP JP63191672A patent/JPH0240951A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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