JPH0419711B2 - - Google Patents
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- JPH0419711B2 JPH0419711B2 JP57125344A JP12534482A JPH0419711B2 JP H0419711 B2 JPH0419711 B2 JP H0419711B2 JP 57125344 A JP57125344 A JP 57125344A JP 12534482 A JP12534482 A JP 12534482A JP H0419711 B2 JPH0419711 B2 JP H0419711B2
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- mos transistors
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- polycrystalline silicon
- semiconductor memory
- memory device
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に関し、特に４トラン
ジスタ・２レジスタ型で２層多結晶シリコン構造
を有する半導体記憶装置に係わる。
ジスタ・２レジスタ型で２層多結晶シリコン構造
を有する半導体記憶装置に係わる。
４トランジスタ・２レジスタ型で２層多結晶シ
リコン構造を有する半導体記憶装置は、第１図に
示す回路構成になつている。。図中のQ1，Q2は一
対のドライバー用MOSトランジスタである。こ
のドライバー用MOSトランジスタQ1，Q2は、一
方のドレイン領域を他方のゲート電極に接続して
おり、夫々の負荷素子として抵抗R1，R2を接続
してフリツプフロツプ回路を構成している。前記
抵抗R1，R2は一端が共通接続され、これにVcc
端子が接続されている。また、前記ドライバー用
MOSトランジスタQ1，Q2のソース領域は互いに
Vss端子に接続されている。前記フリツプフロツ
プ回路の各ノードは、番地選択用MOSトランジ
スタQ3，Q4を介して第１、第２のデータライン
線DL、に接続されている。前記番地選択用
MOSトランジスタQ3，Q4は、メモリセルが選択
され、書き込み、読み出しが行なわれる際には
ON状態となつて、前記データライン線DL，
とフリツプフロツプ回路との情報の伝達が行なわ
れる。前記番地選択用MOSトランジスタQ3，Q4
のゲートは、共通に語線WLに接続されている。
リコン構造を有する半導体記憶装置は、第１図に
示す回路構成になつている。。図中のQ1，Q2は一
対のドライバー用MOSトランジスタである。こ
のドライバー用MOSトランジスタQ1，Q2は、一
方のドレイン領域を他方のゲート電極に接続して
おり、夫々の負荷素子として抵抗R1，R2を接続
してフリツプフロツプ回路を構成している。前記
抵抗R1，R2は一端が共通接続され、これにVcc
端子が接続されている。また、前記ドライバー用
MOSトランジスタQ1，Q2のソース領域は互いに
Vss端子に接続されている。前記フリツプフロツ
プ回路の各ノードは、番地選択用MOSトランジ
スタQ3，Q4を介して第１、第２のデータライン
線DL、に接続されている。前記番地選択用
MOSトランジスタQ3，Q4は、メモリセルが選択
され、書き込み、読み出しが行なわれる際には
ON状態となつて、前記データライン線DL，
とフリツプフロツプ回路との情報の伝達が行なわ
れる。前記番地選択用MOSトランジスタQ3，Q4
のゲートは、共通に語線WLに接続されている。
こうした構造の半導体記憶装置は、従来第２図
に示す構造のものが知られている。第２図におい
て、前記ドライバー用MOSトランジスタQ1，Q2
は、該トランジスタQ1，Q2の共通のソース領域
１を狭んで点対称に配置されている。また、図中
２1〜２4（斜線部分）は前記MOSトランジスタ
Q1，Q4のゲート部を、３は前記MOSトランジス
タQ1のドレイン領域とMOSトランジスタQ3のソ
ース領域（又はドレイン領域）を兼ねるn+層を、
４はMOSトランジスタQ2のドレイン領域とMOS
トランジスタQ4のソース領域（又はドレイン領
域）を兼ねるn+層を夫々示す。なお、前記ドラ
イバー用MOSトランジスタQ1，Q2、番地選択用
MOSトランジスタQ3，Q4のゲート部及びVcc端
子は、ｐ型の半導体基板（図示せず）上に絶縁膜
を介して形成される第１の多結晶シリコン層から
形成され、かつ抵抗R1，R2はこのシリコン層上
に第２の絶縁膜を介して形成される第２の多結晶
シリコン層（点々部分）から形成される。
に示す構造のものが知られている。第２図におい
て、前記ドライバー用MOSトランジスタQ1，Q2
は、該トランジスタQ1，Q2の共通のソース領域
１を狭んで点対称に配置されている。また、図中
２1〜２4（斜線部分）は前記MOSトランジスタ
Q1，Q4のゲート部を、３は前記MOSトランジス
タQ1のドレイン領域とMOSトランジスタQ3のソ
ース領域（又はドレイン領域）を兼ねるn+層を、
４はMOSトランジスタQ2のドレイン領域とMOS
トランジスタQ4のソース領域（又はドレイン領
域）を兼ねるn+層を夫々示す。なお、前記ドラ
イバー用MOSトランジスタQ1，Q2、番地選択用
MOSトランジスタQ3，Q4のゲート部及びVcc端
子は、ｐ型の半導体基板（図示せず）上に絶縁膜
を介して形成される第１の多結晶シリコン層から
形成され、かつ抵抗R1，R2はこのシリコン層上
に第２の絶縁膜を介して形成される第２の多結晶
シリコン層（点々部分）から形成される。
しかしながら、前述した構造の半導体記憶装置
は、フリツプフロツプ回路の負荷素子として第２
の多結晶シリコン層からなる抵抗R1，R2を使用
することにより面積的に非常に小さくなるという
点で優れているものの、微細化するにつれて次の
ような欠点を有している。
は、フリツプフロツプ回路の負荷素子として第２
の多結晶シリコン層からなる抵抗R1，R2を使用
することにより面積的に非常に小さくなるという
点で優れているものの、微細化するにつれて次の
ような欠点を有している。
(1) 一対のドライバー用MOSトランジスタQ1，
Q2が、該ドライバー用MOSトランジスタの共
通のソース領域１を狭んで点対称に配置されて
いる。従つて、こうしたレイアウトの場合、前
記ドライバー用MOSトランジスタQ1，Q2のド
レイン領域同志がほとんど隣接せず、Vss端子
を狭んで互に離れており、しかもドレイン領域
の面積が広い。この結果、α線又は周辺回路に
より発生した少数キヤリアをフリツプフロツプ
回路に吸収し易く、吸収の仕方もアンバランス
である（ソフトエラー）。
Q2が、該ドライバー用MOSトランジスタの共
通のソース領域１を狭んで点対称に配置されて
いる。従つて、こうしたレイアウトの場合、前
記ドライバー用MOSトランジスタQ1，Q2のド
レイン領域同志がほとんど隣接せず、Vss端子
を狭んで互に離れており、しかもドレイン領域
の面積が広い。この結果、α線又は周辺回路に
より発生した少数キヤリアをフリツプフロツプ
回路に吸収し易く、吸収の仕方もアンバランス
である（ソフトエラー）。
(2) 一対のドライバー用MOSトランジスタQ1，
Q2がＬ字型をしているため、マスク合せズレ
によりフリツプフロツプノードの容量及びトラ
ンジスタのコンダクタンスgnが変化し、メモ
リセルとしての双安定性が悪い。このため、電
気的特性上あるいは内外部からのノイズに対し
不安定になり易く、特にこの傾向は、素子が微
細化され、一対のドライバー用MOSトランジ
スタのチヤネル幅が狭くなる程顕著になる。
Q2がＬ字型をしているため、マスク合せズレ
によりフリツプフロツプノードの容量及びトラ
ンジスタのコンダクタンスgnが変化し、メモ
リセルとしての双安定性が悪い。このため、電
気的特性上あるいは内外部からのノイズに対し
不安定になり易く、特にこの傾向は、素子が微
細化され、一対のドライバー用MOSトランジ
スタのチヤネル幅が狭くなる程顕著になる。
(3) 第２の多結晶シリコン層からなる抵抗R1，
R2が互いに直交して配置されているため、マ
スク合せズレによるバラツキ及びレイアウト上
のバランス性の悪さにより抵抗値のバランス性
が悪い。このため、少数キヤリア等の影響でフ
リツプフロツプノードの“１”、“０”レベルが
接近すると、元の状態に復帰させる能力が低下
してくる。
R2が互いに直交して配置されているため、マ
スク合せズレによるバラツキ及びレイアウト上
のバランス性の悪さにより抵抗値のバランス性
が悪い。このため、少数キヤリア等の影響でフ
リツプフロツプノードの“１”、“０”レベルが
接近すると、元の状態に復帰させる能力が低下
してくる。
本発明は上記事情に鑑みてなされたもので、素
子の微細化が進んでフリツプフロツプノードの容
量が小さくなつた場合でも、耐ソフトエラー性を
高め、メモリセルとしての双安定性を良好にする
とともに、多結晶シリコン層からなる高抵抗素子
の抵抗値をバランス性良くした半導体記憶装置を
提供することを目的とするものである。
子の微細化が進んでフリツプフロツプノードの容
量が小さくなつた場合でも、耐ソフトエラー性を
高め、メモリセルとしての双安定性を良好にする
とともに、多結晶シリコン層からなる高抵抗素子
の抵抗値をバランス性良くした半導体記憶装置を
提供することを目的とするものである。
本発明は、一対のドライバー用MOSトランジ
スタの負荷素子として多結晶シリコン抵抗が接続
されたフリツプフロツプと、その各ノードに接続
された番地選択用MOSトランジスタとから構成
されるメモリセルを半導体基板上にマトリクス状
に集積してなる半導体記憶装置において、一対の
ドライバー用MOSトランジスタのソース領域、
ドレイン領域及びゲート電極がVssライン方向に
沿つて一直線状に配列され、一対のドライバー用
MOSトランジスタの前記ドレイン領域が互いに
近接して対向されるとともに、ソース領域は互い
に一体化され前記ドレイン領域及びゲート電極の
三方を囲むように配置され、前記ゲート電極は前
記トランジスタを互いに交差結合するように前記
各ドレイン領域にダイレクトコンタクト部を介し
て接続され、一対の番地選択用MOSトランジス
タをデータライン方向の同一の位置に配置し、前
記ゲート電極上の絶縁膜に直線形状で同一長さと
した多結晶シリコン層からなる一対の高抵抗素子
を配置する共に、これら高抵抗素子を前記絶縁膜
のデータライン方向の同一の位置に配置するよう
に開口されたコンタクトホールを介して前記ゲー
ト電極と接続することによつて、α線に対する耐
ソフトエラー性の向上等を図つたものである。
スタの負荷素子として多結晶シリコン抵抗が接続
されたフリツプフロツプと、その各ノードに接続
された番地選択用MOSトランジスタとから構成
されるメモリセルを半導体基板上にマトリクス状
に集積してなる半導体記憶装置において、一対の
ドライバー用MOSトランジスタのソース領域、
ドレイン領域及びゲート電極がVssライン方向に
沿つて一直線状に配列され、一対のドライバー用
MOSトランジスタの前記ドレイン領域が互いに
近接して対向されるとともに、ソース領域は互い
に一体化され前記ドレイン領域及びゲート電極の
三方を囲むように配置され、前記ゲート電極は前
記トランジスタを互いに交差結合するように前記
各ドレイン領域にダイレクトコンタクト部を介し
て接続され、一対の番地選択用MOSトランジス
タをデータライン方向の同一の位置に配置し、前
記ゲート電極上の絶縁膜に直線形状で同一長さと
した多結晶シリコン層からなる一対の高抵抗素子
を配置する共に、これら高抵抗素子を前記絶縁膜
のデータライン方向の同一の位置に配置するよう
に開口されたコンタクトホールを介して前記ゲー
ト電極と接続することによつて、α線に対する耐
ソフトエラー性の向上等を図つたものである。
以下、本発明をその製造工程に併記しつつ、第
３図〜第８図に示す平面図に基づいて説明する。
なお、本実施例はｎチヤネルの場合であり、その
等価回路は第１図図示の従来の半導体記憶装置の
ものと同様である。
３図〜第８図に示す平面図に基づいて説明する。
なお、本実施例はｎチヤネルの場合であり、その
等価回路は第１図図示の従来の半導体記憶装置の
ものと同様である。
〔〕 まず、ｐ型のSi半導体基板（図示せず）上
のフイールド領域１１に絶縁膜としての厚さ約
6000Åの厚いSiO2膜を設け、素子領域に絶縁
膜としての厚さ約500Åの薄いSiO2膜を形成す
る。第３図がこの状態で、斜線を施してあるの
が薄いSiO膜の素子領域である、ここで、素子
領域とは、ドライバー用MOSトランジスタ
Q1，Q2を作る領域１２，１３番地選択用MOS
トランジスタQ3，Q4を作る領域１３，１４の
他、ドライバー用MOSトランジスタQ1，Q2の
基準電位Vss端となる領域１６を含む。なお、
前述した夫々の領域において、領域１２と領域
１３、領域１４と領域１５は、略対称性をもつ
てレイアウトされている。
のフイールド領域１１に絶縁膜としての厚さ約
6000Åの厚いSiO2膜を設け、素子領域に絶縁
膜としての厚さ約500Åの薄いSiO2膜を形成す
る。第３図がこの状態で、斜線を施してあるの
が薄いSiO膜の素子領域である、ここで、素子
領域とは、ドライバー用MOSトランジスタ
Q1，Q2を作る領域１２，１３番地選択用MOS
トランジスタQ3，Q4を作る領域１３，１４の
他、ドライバー用MOSトランジスタQ1，Q2の
基準電位Vss端となる領域１６を含む。なお、
前述した夫々の領域において、領域１２と領域
１３、領域１４と領域１５は、略対称性をもつ
てレイアウトされている。
〔〕 次に、第４図に示すように前記領域１３〜
１５の薄いSiO2膜を選択的に除去して開孔部
１７〜１９を形成し、同時に領域１６の薄い
SiO2膜を選択的に除去してエツチング部２０
を形成する。なお、ここで領域１６の薄い
SiO2膜の除去は必ずしも必要なものではなく、
開孔部１７〜１９のみでもよい。
１５の薄いSiO2膜を選択的に除去して開孔部
１７〜１９を形成し、同時に領域１６の薄い
SiO2膜を選択的に除去してエツチング部２０
を形成する。なお、ここで領域１６の薄い
SiO2膜の除去は必ずしも必要なものではなく、
開孔部１７〜１９のみでもよい。
〔〕 次に、全面に厚さ約4000Åの第１の多結晶
シリコン層を成長させる。この第１の多結晶シ
リコン層には成長時あるいは成長後にリンある
いは砒素をドープし、熱処理を施して前記開孔
部１７〜１９を介して基板にリン等の拡散を行
なつてダイレクトコンタクト部２１，２２，２
３を形成すると共に、エツチング部２０にもリ
ン等を拡散させる。つづいて、前記第１の多結
晶シリコン層をパターニングして、ドライバー
用MOSトランジスタQ1，Q2のゲート電極２
４，２５、番地選択用MOSトランジスタQ3，
Q4の両方のゲート電極を兼ねる第１の多結晶
シリコンパターン２６、領域１６の比抵抗を下
げるためのドライバー用MOSトランジスタ
Q1，Q2の両者のソース領域取り出し用の第１
の多結晶シリコンパターン２７を夫々形成す
る。なお、前記シリコンパターン２６は行方向
のメモリセルに共通に連続して配線され、後述
する語線をも兼ねる。また、前記領域１６の第
１の多結晶シリコン層をパターニングして多結
晶シリコンパターン２７を形成したが、必ずし
も必要なものではない。
シリコン層を成長させる。この第１の多結晶シ
リコン層には成長時あるいは成長後にリンある
いは砒素をドープし、熱処理を施して前記開孔
部１７〜１９を介して基板にリン等の拡散を行
なつてダイレクトコンタクト部２１，２２，２
３を形成すると共に、エツチング部２０にもリ
ン等を拡散させる。つづいて、前記第１の多結
晶シリコン層をパターニングして、ドライバー
用MOSトランジスタQ1，Q2のゲート電極２
４，２５、番地選択用MOSトランジスタQ3，
Q4の両方のゲート電極を兼ねる第１の多結晶
シリコンパターン２６、領域１６の比抵抗を下
げるためのドライバー用MOSトランジスタ
Q1，Q2の両者のソース領域取り出し用の第１
の多結晶シリコンパターン２７を夫々形成す
る。なお、前記シリコンパターン２６は行方向
のメモリセルに共通に連続して配線され、後述
する語線をも兼ねる。また、前記領域１６の第
１の多結晶シリコン層をパターニングして多結
晶シリコンパターン２７を形成したが、必ずし
も必要なものではない。
この後、ゲート電極２４，２５、第１の多結
晶シリコンパターン２６をマスクとして、素子
領域１１〜１５の薄いSiO2膜をエツチングし
てゲート酸化膜を形成するとともに、基板の素
子領域を露出させてリンあるいは砒素等の不純
物を拡散する。このとき、第５図に示すように
n+層（点々部分）が形成された。即ち、２９1
はドライバー用MOSトランジスタQ1，Q2のソ
ース領域となるn+層を、２９2はドライバー用
MOSトランジスタQ1のドレイン領域と番地選
択用MOSトランジスタQ3のソース領域（又は
ドレイン領域）を兼ねるn+層を、２９3はドラ
イバー用MOSトランジスタQ2のドレイン領域
としてのn+層を、２９4は番地用MOSトランジ
スタQ3のドレイン領域（又はソース領域）と
してのn+層を、２９5は番地用MOSトランジス
タQ4のドレイン領域（又はソース領域）とし
てのn+層を、２９6は番地用MOSトランジスタ
Q4のソース領域（又はドレイン領域）として
のn+層を夫々示す。そして、ドライバー用
MOSトランジスタQ1のゲート電極２４はドラ
イバー用MOSトランジスタQ2のドレイン領域
としてのn+層２９3とダイレクトコンタクト部
２３を介して接続されると共に、番地選択用
MOSトランジスタQ4のソース領域（又はドレ
イン領域）としてのn+層２９6とダイレクトコ
ンタクト部２２を介して接続される。また、ド
ライバー用MOSトランジスタQ2のゲート電極
２５はドライバー用MOSトランジスタQ1のド
レイン領域と番地選択用MOSトランジスタQ3
のソース領域（又はドレイン領域）とを兼ねた
n+層２９2とダイレクトコンタクト部２１を介
して接続されている。。なお、第５図中の一対
のドライバー用MOSトランジスタQ1，Q2にお
いては、それらのドレイン領域としてのn+層
２９2，２９3，２９6が近接して互いに対向し
ているとともに、夫々のソース領域としてn+
層２９1は一体となつて前記MOSトランジスタ
Q1，Q2のドレイン領域としてのn+層２９2，２
９3，２９6及びゲート電極２４，２５の三方向
を囲むように配置されている。
晶シリコンパターン２６をマスクとして、素子
領域１１〜１５の薄いSiO2膜をエツチングし
てゲート酸化膜を形成するとともに、基板の素
子領域を露出させてリンあるいは砒素等の不純
物を拡散する。このとき、第５図に示すように
n+層（点々部分）が形成された。即ち、２９1
はドライバー用MOSトランジスタQ1，Q2のソ
ース領域となるn+層を、２９2はドライバー用
MOSトランジスタQ1のドレイン領域と番地選
択用MOSトランジスタQ3のソース領域（又は
ドレイン領域）を兼ねるn+層を、２９3はドラ
イバー用MOSトランジスタQ2のドレイン領域
としてのn+層を、２９4は番地用MOSトランジ
スタQ3のドレイン領域（又はソース領域）と
してのn+層を、２９5は番地用MOSトランジス
タQ4のドレイン領域（又はソース領域）とし
てのn+層を、２９6は番地用MOSトランジスタ
Q4のソース領域（又はドレイン領域）として
のn+層を夫々示す。そして、ドライバー用
MOSトランジスタQ1のゲート電極２４はドラ
イバー用MOSトランジスタQ2のドレイン領域
としてのn+層２９3とダイレクトコンタクト部
２３を介して接続されると共に、番地選択用
MOSトランジスタQ4のソース領域（又はドレ
イン領域）としてのn+層２９6とダイレクトコ
ンタクト部２２を介して接続される。また、ド
ライバー用MOSトランジスタQ2のゲート電極
２５はドライバー用MOSトランジスタQ1のド
レイン領域と番地選択用MOSトランジスタQ3
のソース領域（又はドレイン領域）とを兼ねた
n+層２９2とダイレクトコンタクト部２１を介
して接続されている。。なお、第５図中の一対
のドライバー用MOSトランジスタQ1，Q2にお
いては、それらのドレイン領域としてのn+層
２９2，２９3，２９6が近接して互いに対向し
ているとともに、夫々のソース領域としてn+
層２９1は一体となつて前記MOSトランジスタ
Q1，Q2のドレイン領域としてのn+層２９2，２
９3，２９6及びゲート電極２４，２５の三方向
を囲むように配置されている。
〔〕 次に、熱酸化又は気相成長により第２の絶
縁膜としての厚さ約3000ÅのSiO2膜を形成し
た後、第６図のようにゲート電極２４，２５を
形成する第１の多結晶シリコンパターン上の
SiO2膜を選択的にエツチングし、第１のコン
タクトホール３０1，３０2を形成する。これら
コンタクトホール３1，３０2は、後述する第２
の多結晶シリコン層からなる高抵抗素子のバラ
ンス性を最良とするため、データライン方向の
同一の位置に配置するように形成されている。
縁膜としての厚さ約3000ÅのSiO2膜を形成し
た後、第６図のようにゲート電極２４，２５を
形成する第１の多結晶シリコンパターン上の
SiO2膜を選択的にエツチングし、第１のコン
タクトホール３０1，３０2を形成する。これら
コンタクトホール３1，３０2は、後述する第２
の多結晶シリコン層からなる高抵抗素子のバラ
ンス性を最良とするため、データライン方向の
同一の位置に配置するように形成されている。
〔〕 次に、全面に気相成長等により第２の多結
晶シリコン層を成長させ、パターニングする。
この後、PEP（Photo Engraving Process）技
術により、多結晶シリコン層の低抵抗部分領域
予定部に高濃度の不純物を第７図中に斜線で示
した領域に拡散して低抵抗にする。この結果、
コンタクトホール３０1及びゲート電極２４を
介してドライバー用MOSトランジスタQ2のド
レイン領域（n+層）２９3と接続される直線形
状の多結晶シリコン層からなる高抵抗素子３
１、並びにコンタクトホール３０2及びゲート
電極２５を介してドライバー用MOSトランジ
スタQ1のドレイン領域（n+層）２９2と接続さ
れる前記高抵抗素子３１と同一形状、同一長さ
の多結晶シリコン層からなる高抵抗素子３２が
形成される。同時に、ドライバー用MOSトラ
ンジスタQ1，Q2の基準電位（Vss）端となる領
域１６の上方に前記高抵抗素子３１，３２に接
続される共通の電源端子（Vcc）端となる多結
晶シリコン配線３３が形成されると共に、前記
第１の多結晶シリコンパターン２６と図示しな
いコンタクトを介して接続された第２の多結晶
シリコンパターン３４との２層構造の語線
（WL）を形成する。なお、語線WLは２層構造
としたが、これに限らず、第１の多結晶シリコ
ンパターン２６のみとしてもよい。
晶シリコン層を成長させ、パターニングする。
この後、PEP（Photo Engraving Process）技
術により、多結晶シリコン層の低抵抗部分領域
予定部に高濃度の不純物を第７図中に斜線で示
した領域に拡散して低抵抗にする。この結果、
コンタクトホール３０1及びゲート電極２４を
介してドライバー用MOSトランジスタQ2のド
レイン領域（n+層）２９3と接続される直線形
状の多結晶シリコン層からなる高抵抗素子３
１、並びにコンタクトホール３０2及びゲート
電極２５を介してドライバー用MOSトランジ
スタQ1のドレイン領域（n+層）２９2と接続さ
れる前記高抵抗素子３１と同一形状、同一長さ
の多結晶シリコン層からなる高抵抗素子３２が
形成される。同時に、ドライバー用MOSトラ
ンジスタQ1，Q2の基準電位（Vss）端となる領
域１６の上方に前記高抵抗素子３１，３２に接
続される共通の電源端子（Vcc）端となる多結
晶シリコン配線３３が形成されると共に、前記
第１の多結晶シリコンパターン２６と図示しな
いコンタクトを介して接続された第２の多結晶
シリコンパターン３４との２層構造の語線
（WL）を形成する。なお、語線WLは２層構造
としたが、これに限らず、第１の多結晶シリコ
ンパターン２６のみとしてもよい。
〔〕 次にパツシベーシヨン膜を形成した後、番
地選択用MOSトランジスタQ3，Q4のドレイン
領域（又はソース領域）２９4，２９5上のSiO2
膜、パツシベーシヨン膜を選択的にエツチング
除去して第２のコンタクトホール３５1，３５2
を形成した後、Alの蒸着、パターニングを行
なつて前記コンタクトホール３５1，３５2を介
して番地選択用MOSトランジスタQ3，Q4のド
レイン領域（又はソース領域）２９4，２９5と
接続したデータライン（DL、）３６，３７
を形成する（第８図図示） 前述の如く製造される半導体記憶装置は、第８
図に示す如く、一対のドライバー用MOSトラン
ジスタQ1，Q2が互に近接して対向されたドレイ
ン領域（n+層）２９2，２９3，２９6と、これら
ドレイン領域２９2，２９3，２９6に該トランジ
スタQ1，Q2を互に交差結合するようにダイレク
トコンタクト部２１，２３を介して接続されたゲ
ート電極２４，２５と、互に一体化された前記ド
レイン領域２９2，２９3，２９6及びゲート電極
２４，２５の三方を囲むように配置されたソース
領域（n+層）２９1とから構成され、更に一対の
番地選択用MOSトランジスタQ3，Q4をデータラ
イン方向の同一の位置に配置し、かつ前記ゲート
電極２４，２５上のSiO2膜上に直線形状で同一
長さとした多結晶シリコン層からなる一対の高抵
抗素子３１，３２を配置すると共に、これら高抵
抗素子３１，３２を前記SiO2膜にデータライン
方向の同一の位置に配置するように開孔されたコ
ンタクトホール３０1，３０2を介して前記ゲート
電極２４，２５と接続した構造となつている。
地選択用MOSトランジスタQ3，Q4のドレイン
領域（又はソース領域）２９4，２９5上のSiO2
膜、パツシベーシヨン膜を選択的にエツチング
除去して第２のコンタクトホール３５1，３５2
を形成した後、Alの蒸着、パターニングを行
なつて前記コンタクトホール３５1，３５2を介
して番地選択用MOSトランジスタQ3，Q4のド
レイン領域（又はソース領域）２９4，２９5と
接続したデータライン（DL、）３６，３７
を形成する（第８図図示） 前述の如く製造される半導体記憶装置は、第８
図に示す如く、一対のドライバー用MOSトラン
ジスタQ1，Q2が互に近接して対向されたドレイ
ン領域（n+層）２９2，２９3，２９6と、これら
ドレイン領域２９2，２９3，２９6に該トランジ
スタQ1，Q2を互に交差結合するようにダイレク
トコンタクト部２１，２３を介して接続されたゲ
ート電極２４，２５と、互に一体化された前記ド
レイン領域２９2，２９3，２９6及びゲート電極
２４，２５の三方を囲むように配置されたソース
領域（n+層）２９1とから構成され、更に一対の
番地選択用MOSトランジスタQ3，Q4をデータラ
イン方向の同一の位置に配置し、かつ前記ゲート
電極２４，２５上のSiO2膜上に直線形状で同一
長さとした多結晶シリコン層からなる一対の高抵
抗素子３１，３２を配置すると共に、これら高抵
抗素子３１，３２を前記SiO2膜にデータライン
方向の同一の位置に配置するように開孔されたコ
ンタクトホール３０1，３０2を介して前記ゲート
電極２４，２５と接続した構造となつている。
しかして、第８図図示の半導体記憶装置によれ
ば以下に詳述する効果を有する。
ば以下に詳述する効果を有する。
周知の如く、ダイナミツク型RAMの場合、記
憶ノードの容量が50fF以下になると急激にソフ
トエラーによるセル不良率が増加する
（ISSCC82WPM7.5 p.74−75）。この理由は、標
準的な5MeVのα−partieleにより生成される電
子・正孔対が約1.4×106ケであるのに対し、セル
に貯えられる電荷量Ｑは記憶ノード容量が50fF
の場合、2.25×10-13クーロンとなり、よつて記
憶ノード中のエレクトロンの数が〜1.4×106ケと
なり上記電子・正孔対の個数とほぼ一致するから
である。但し、実際にはダイナミツクラムのソフ
トエラーに臨界電荷量というものがあり、かつα
−partieleによつて生成された電子、正孔対の収
集効率も１でないため、上記のような簡単な比較
ではない。
憶ノードの容量が50fF以下になると急激にソフ
トエラーによるセル不良率が増加する
（ISSCC82WPM7.5 p.74−75）。この理由は、標
準的な5MeVのα−partieleにより生成される電
子・正孔対が約1.4×106ケであるのに対し、セル
に貯えられる電荷量Ｑは記憶ノード容量が50fF
の場合、2.25×10-13クーロンとなり、よつて記
憶ノード中のエレクトロンの数が〜1.4×106ケと
なり上記電子・正孔対の個数とほぼ一致するから
である。但し、実際にはダイナミツクラムのソフ
トエラーに臨界電荷量というものがあり、かつα
−partieleによつて生成された電子、正孔対の収
集効率も１でないため、上記のような簡単な比較
ではない。
前述した事は、スタテイツクRAMでも同様に
考えられる。以下、記憶ノード容量が50fF以下
となつた16K bitスタテイツクRAM等の半導体
記憶装置について、種々のセル・レイアウト、セ
ル構造を有する場合について９図を参照して説明
する。なお、同図は、データホールド電圧に対す
る相対的なソフトエラー速度を示したものであ
る。
考えられる。以下、記憶ノード容量が50fF以下
となつた16K bitスタテイツクRAM等の半導体
記憶装置について、種々のセル・レイアウト、セ
ル構造を有する場合について９図を参照して説明
する。なお、同図は、データホールド電圧に対す
る相対的なソフトエラー速度を示したものであ
る。
図中のａは、第２図図示の半導体記憶装置のセ
ルで40fF以上の記憶ノード容量をもつ。
ルで40fF以上の記憶ノード容量をもつ。
図中のｂは、一対のドライバー用トランジスタ
のドレイン領域即ち記憶ノードを対向させかつ記
憶ノードの周辺にVss用のn+層をレイアウトした
半導体記憶装置のセルである（第１０図図示）。
このセルの記憶ノード容量は40fFである（昭和
57年電子通信学会総合全国大会２−217）。かかる
セルは、本発明の如く一対のドライバー用MOS
トランジスタのソース側が該トランジスタの三方
向に連続していないため、又一対のドライバー用
MOSトランジスタのドレインすなわち記憶ノー
ド拡散層が対向しているがレイアウト的に不十分
なため、ソフトエラー効果が少ない。
のドレイン領域即ち記憶ノードを対向させかつ記
憶ノードの周辺にVss用のn+層をレイアウトした
半導体記憶装置のセルである（第１０図図示）。
このセルの記憶ノード容量は40fFである（昭和
57年電子通信学会総合全国大会２−217）。かかる
セルは、本発明の如く一対のドライバー用MOS
トランジスタのソース側が該トランジスタの三方
向に連続していないため、又一対のドライバー用
MOSトランジスタのドレインすなわち記憶ノー
ド拡散層が対向しているがレイアウト的に不十分
なため、ソフトエラー効果が少ない。
図中のｃ，ｄは、本発明にかなり近い半導体記
憶装置のセルである。即ち、ｃは記憶ノードの周
辺のVss用のn+層が二方向のものであり、ｄは記
憶ノード周辺のVss用のn+層をＬ字型のドライバ
ー用MOSトランジスタの三方向に連続して設置
したもので夫々40fFの記憶ノード容量をもつ。
前記ｃのセルの場合は多結晶シリコン層からなる
高抵抗素子の抵抗値のバランスが悪く、ｄのセル
の場合はトランジスタがＬ字型をしているため、
マスク合わせズレによりメモリセルとしての双安
定性が悪化し、更には高抵抗素子の抵抗値のバラ
ンスが悪い。
憶装置のセルである。即ち、ｃは記憶ノードの周
辺のVss用のn+層が二方向のものであり、ｄは記
憶ノード周辺のVss用のn+層をＬ字型のドライバ
ー用MOSトランジスタの三方向に連続して設置
したもので夫々40fFの記憶ノード容量をもつ。
前記ｃのセルの場合は多結晶シリコン層からなる
高抵抗素子の抵抗値のバランスが悪く、ｄのセル
の場合はトランジスタがＬ字型をしているため、
マスク合わせズレによりメモリセルとしての双安
定性が悪化し、更には高抵抗素子の抵抗値のバラ
ンスが悪い。
図中のｃは、ｂのセルをｐ−well中に設けた半
導体記憶装置のセルである。このセルは、VDH≧
2voltでソフトエラーはfreeとなるが、1.5V以下
で発生しており、記憶ノード容量（ｅの場合は
40fFレベル）の減少によりソフトエラー速度が
大きくなる。又、このタイプのセルは、ｐ−well
中に設けるというＣ MOSプロセスをとらねば
ならず、プロセス的に不利である
（ISSCC80FAM17.3 P.224）。
導体記憶装置のセルである。このセルは、VDH≧
2voltでソフトエラーはfreeとなるが、1.5V以下
で発生しており、記憶ノード容量（ｅの場合は
40fFレベル）の減少によりソフトエラー速度が
大きくなる。又、このタイプのセルは、ｐ−well
中に設けるというＣ MOSプロセスをとらねば
ならず、プロセス的に不利である
（ISSCC80FAM17.3 P.224）。
図中のｆは、セルａのタイプのレイアウトのも
のをｐ−well中に設けた記憶ノード容量が約
20fFの半導体記憶装置のセルである。このセル
は、記憶ノード容量がセルａの1/2以下であるた
め、Ｃ MOSプロセルをとつても完全な対策に
はならないことがわかる。
のをｐ−well中に設けた記憶ノード容量が約
20fFの半導体記憶装置のセルである。このセル
は、記憶ノード容量がセルａの1/2以下であるた
め、Ｃ MOSプロセルをとつても完全な対策に
はならないことがわかる。
図中のｇ，ｈ，Ｉは、夫々本発明の半導体記憶
装置のセルで記憶ノード容量が夫々約40fF、約
20fF、約10fFの場合である。同セルの場合、
Bulk構造にもかかわらず、記憶ノード容量が
20fF以上の場合には全くソフトエラーがfreeであ
り、約10fFの場合でもソフトエラーがほとんど
freeといえるレベルにあることが確認できる。な
お、前記セルＩは、256KbitスタテイツクRAM
の記憶ノード容量レベルであり、これにより
256K bitスタテイツクRAMまでポリイミドなど
のコート材なしでソフトエラーのfreeなシステム
が実現できる。勿論、前記記憶ノード容量レベル
は、セルをｐ−well中に設けてＣ MOS構造と
すれば更によくなる。
装置のセルで記憶ノード容量が夫々約40fF、約
20fF、約10fFの場合である。同セルの場合、
Bulk構造にもかかわらず、記憶ノード容量が
20fF以上の場合には全くソフトエラーがfreeであ
り、約10fFの場合でもソフトエラーがほとんど
freeといえるレベルにあることが確認できる。な
お、前記セルＩは、256KbitスタテイツクRAM
の記憶ノード容量レベルであり、これにより
256K bitスタテイツクRAMまでポリイミドなど
のコート材なしでソフトエラーのfreeなシステム
が実現できる。勿論、前記記憶ノード容量レベル
は、セルをｐ−well中に設けてＣ MOS構造と
すれば更によくなる。
次に、第２の多結晶シリコン層からなる高抵抗
素子の抵抗値のバランス性について述べる。メモ
リセルの記憶ノード容量を構成する主なものは、
ゲート容量とJunction容量である。このうち、ゲ
ート容量は電圧に対し直線的な特性を示すが、
Junction容量は第１１図に示す如く非直線的な特
性を示し、電圧が低くなる程ΔC／ΔVが大とな
る。このため、メモリセルの記憶ノードにα線に
よる少数キヤリアが注入された場合、低い電圧部
分では“１”レベルの低下が抑えられる。これに
より、セルはα線により“１”、“０”のレベルが
接近した状態になる確率が高い。しかして、本発
明の半導体記憶装置のセルの場合、第２の多結晶
シリコン層からなる高抵抗素子３１，３２が直線
形状で同一長さであるため、かかる高抵抗素子３
１，３２の抵抗値のバランス性が良く、前記した
“１”、“０”のレベルが接近した状態からもとの
安定した高い電圧の“１”レベルに復帰できる。
素子の抵抗値のバランス性について述べる。メモ
リセルの記憶ノード容量を構成する主なものは、
ゲート容量とJunction容量である。このうち、ゲ
ート容量は電圧に対し直線的な特性を示すが、
Junction容量は第１１図に示す如く非直線的な特
性を示し、電圧が低くなる程ΔC／ΔVが大とな
る。このため、メモリセルの記憶ノードにα線に
よる少数キヤリアが注入された場合、低い電圧部
分では“１”レベルの低下が抑えられる。これに
より、セルはα線により“１”、“０”のレベルが
接近した状態になる確率が高い。しかして、本発
明の半導体記憶装置のセルの場合、第２の多結晶
シリコン層からなる高抵抗素子３１，３２が直線
形状で同一長さであるため、かかる高抵抗素子３
１，３２の抵抗値のバランス性が良く、前記した
“１”、“０”のレベルが接近した状態からもとの
安定した高い電圧の“１”レベルに復帰できる。
次に、１例として、基板バイアス回路を使つた
ＮチヤネルスタテイツクRAMの場合について、
α線による従来及び本発明の半導体記憶装置のセ
ルのデータ復帰の状況を第１２図を参照して説明
する。なお、同図Ａはα線による従来の半導体記
憶装置のセルのデータ復帰の状況を、同図Ｂはα
線による本発明の半導体記憶装置のセルのデータ
復帰の状況を夫々示す特性図である。また、図中
のイ，ロは“１”レベル、“０”レベルのα線に
よる電圧変動を示す。同図Ａにおいて、時刻T1
でα線を受けると“１”レベルが時刻T2まで急
激に下がり、時刻T3を経て、時刻T4で“１”及
び“０”レベルが交差してデータ破壊が生ずるこ
とが確認できる。なお、同図Ａで時刻T1〜T2に
おける曲線イ，ロは、フリツプフロツプノード容
量のバランス性の悪さα線の影響の受けやすさを
示し、時刻T4前後の同曲線イ，ロは多結晶シリ
コン層からなる高抵抗素子のバランス性の悪さを
示している。一方、同図Ｂにおいては、時刻T1
でα線を受けてもα線の影響を受けにくく同図Ａ
の場合と比べて“１”レベルはやや緩やかに減少
する。また、時刻T5における曲線イ，ロは略同
様な電圧変動の状態でフリツプフロツプノード容
量のバランス性が良好であることを示し、時刻
T5以降の同曲線イ，ロは多結晶シリコン層から
なる高抵抗素子のバランス性の良さを示してい
る。このようなことから、本発明の半導体記憶装
置のセルが、従来の半導体記憶装置のセルの場合
と比べて、ソフトエラー、フリツプフロツプノー
ド容量のバランス性及び高抵抗素子のバランス性
の点で優れていることが確認できる。
ＮチヤネルスタテイツクRAMの場合について、
α線による従来及び本発明の半導体記憶装置のセ
ルのデータ復帰の状況を第１２図を参照して説明
する。なお、同図Ａはα線による従来の半導体記
憶装置のセルのデータ復帰の状況を、同図Ｂはα
線による本発明の半導体記憶装置のセルのデータ
復帰の状況を夫々示す特性図である。また、図中
のイ，ロは“１”レベル、“０”レベルのα線に
よる電圧変動を示す。同図Ａにおいて、時刻T1
でα線を受けると“１”レベルが時刻T2まで急
激に下がり、時刻T3を経て、時刻T4で“１”及
び“０”レベルが交差してデータ破壊が生ずるこ
とが確認できる。なお、同図Ａで時刻T1〜T2に
おける曲線イ，ロは、フリツプフロツプノード容
量のバランス性の悪さα線の影響の受けやすさを
示し、時刻T4前後の同曲線イ，ロは多結晶シリ
コン層からなる高抵抗素子のバランス性の悪さを
示している。一方、同図Ｂにおいては、時刻T1
でα線を受けてもα線の影響を受けにくく同図Ａ
の場合と比べて“１”レベルはやや緩やかに減少
する。また、時刻T5における曲線イ，ロは略同
様な電圧変動の状態でフリツプフロツプノード容
量のバランス性が良好であることを示し、時刻
T5以降の同曲線イ，ロは多結晶シリコン層から
なる高抵抗素子のバランス性の良さを示してい
る。このようなことから、本発明の半導体記憶装
置のセルが、従来の半導体記憶装置のセルの場合
と比べて、ソフトエラー、フリツプフロツプノー
ド容量のバランス性及び高抵抗素子のバランス性
の点で優れていることが確認できる。
以下に本発明の効果を箇条書きでまとめる。
(1) 一対のドライバー用MOSトランジスタTr
Q1，Q2のドレイン領域２９2，２９3，２９6が
互いに近接してしかも対向するように配置さ
れ、かつそれらのソース領域２９1は連続して
前記ドライバー用MOSトランジスタTr Q1，
Q2のドレイン領域２９2，２９3，２９6及びゲ
ート電極２４，２５の三方向を囲むように配置
されているため、α線又は周辺回路から発生す
る少数キヤリアの影響を受けにくく、例え受け
ても受け方にバランス性が有るのでメモリセル
データ保持性能が従来と比べて優れている。
Q1，Q2のドレイン領域２９2，２９3，２９6が
互いに近接してしかも対向するように配置さ
れ、かつそれらのソース領域２９1は連続して
前記ドライバー用MOSトランジスタTr Q1，
Q2のドレイン領域２９2，２９3，２９6及びゲ
ート電極２４，２５の三方向を囲むように配置
されているため、α線又は周辺回路から発生す
る少数キヤリアの影響を受けにくく、例え受け
ても受け方にバランス性が有るのでメモリセル
データ保持性能が従来と比べて優れている。
(2) マスク合わせズレに対して一対のドライバー
用MOSトランジスタTrのコンダクタンスgnが
変化せず、かつゲート容量が不変のため、フリ
ツプフロツプノード容量のバランス性が良くメ
モリセルデータ保持性が良い。。
用MOSトランジスタTrのコンダクタンスgnが
変化せず、かつゲート容量が不変のため、フリ
ツプフロツプノード容量のバランス性が良くメ
モリセルデータ保持性が良い。。
(3) 第２の多結晶シリコン層の一部からなる高抵
抗素子の抵抗値のバランス性が良いため、上記
(1)で示したような影響を受けた場合でも元の状
態に復帰することができる。
抗素子の抵抗値のバランス性が良いため、上記
(1)で示したような影響を受けた場合でも元の状
態に復帰することができる。
なお、上記実施例ではｎチヤネルの場合につい
て述べたが、これに限らず、ｐチヤネルの場合に
ついても同様の効果が期待できる。また、例えば
ｎ型の半導体基板中に形成されたｐ−well中にセ
ルを設置すれば、メモリセルはｎチヤネルのエン
ハンスメント／レジスタ構造で、周辺回路はＣ
MOSといつたメモリシステムに容易に応用でき
る。
て述べたが、これに限らず、ｐチヤネルの場合に
ついても同様の効果が期待できる。また、例えば
ｎ型の半導体基板中に形成されたｐ−well中にセ
ルを設置すれば、メモリセルはｎチヤネルのエン
ハンスメント／レジスタ構造で、周辺回路はＣ
MOSといつたメモリシステムに容易に応用でき
る。
以上詳述した如く本発明によれば、素子の微細
化が進んでフリツプフロツプノードの容量が小さ
くなつた場合でも、耐ソフトエラー性等が良好で
データ保持機能が優れているとともに、元のレベ
ルの状態に復帰可能な半導体記憶装置を提供でき
るものである。
化が進んでフリツプフロツプノードの容量が小さ
くなつた場合でも、耐ソフトエラー性等が良好で
データ保持機能が優れているとともに、元のレベ
ルの状態に復帰可能な半導体記憶装置を提供でき
るものである。
第１図は従来の半導体記憶装置の等価回路図、
第２図は第１図図示の半導体記憶装置の平面図第
３図〜第８図は本発明の一実施例の半導体記憶装
置を製造工程順に示す平面図、第９図は従来及び
本発明の半導体記憶装置のセルのデータホールド
電圧に対する相対的なソフトエラー速度の特性
図、第１０図は従来の他の半導体記憶装置のセル
の平面図、第１１図は半導体記憶装置における電
圧とJunction容量との関係を示す特性図、第１２
図Ａは従来の半導体記憶装置のセルのデータ復帰
の状況を示す特性図、同図Ｂは本発明の半導体記
憶装置のセルのデータ復帰の状況を示す特性図で
ある。 １１……フイールド領域、１２，１３……ドラ
イバー用MOSトランジスタQ1，Q2を作る領域、
１４，１５……番地選択用MOSトランジスタ
Q3，Q4を作る領域、１６……ドライバー用MOS
トランジスタQ1，Q2の基準電位（Vss）端となる
領域、１７〜１９……開孔部、２０……エツチン
グ部、２１〜２３……ダイレクトコンタクト部、
２４……ドライバー用MOSトランジスタQ1のゲ
ート電極、２５……ドライバー用MOSトランジ
スタQ2のゲート電極、２６……番地選択用MOS
トランジスタQ3，Q4の両方のゲート電極を兼ね
る第１の多結晶シリコンパターン、２７……ソー
ス領域取り出し用の第１の多結晶シリコンパター
ン、２９1〜２９7……n+層、３０1，３０2……第
１のコンタクトホール、３１，３２……高抵抗素
子、３３……多結晶シリコン配線、３４……語線
（WL）、３５1，３５2……第２のコンタクトホー
ル、３６，３７……データライン。
第２図は第１図図示の半導体記憶装置の平面図第
３図〜第８図は本発明の一実施例の半導体記憶装
置を製造工程順に示す平面図、第９図は従来及び
本発明の半導体記憶装置のセルのデータホールド
電圧に対する相対的なソフトエラー速度の特性
図、第１０図は従来の他の半導体記憶装置のセル
の平面図、第１１図は半導体記憶装置における電
圧とJunction容量との関係を示す特性図、第１２
図Ａは従来の半導体記憶装置のセルのデータ復帰
の状況を示す特性図、同図Ｂは本発明の半導体記
憶装置のセルのデータ復帰の状況を示す特性図で
ある。 １１……フイールド領域、１２，１３……ドラ
イバー用MOSトランジスタQ1，Q2を作る領域、
１４，１５……番地選択用MOSトランジスタ
Q3，Q4を作る領域、１６……ドライバー用MOS
トランジスタQ1，Q2の基準電位（Vss）端となる
領域、１７〜１９……開孔部、２０……エツチン
グ部、２１〜２３……ダイレクトコンタクト部、
２４……ドライバー用MOSトランジスタQ1のゲ
ート電極、２５……ドライバー用MOSトランジ
スタQ2のゲート電極、２６……番地選択用MOS
トランジスタQ3，Q4の両方のゲート電極を兼ね
る第１の多結晶シリコンパターン、２７……ソー
ス領域取り出し用の第１の多結晶シリコンパター
ン、２９1〜２９7……n+層、３０1，３０2……第
１のコンタクトホール、３１，３２……高抵抗素
子、３３……多結晶シリコン配線、３４……語線
（WL）、３５1，３５2……第２のコンタクトホー
ル、３６，３７……データライン。
Claims (1)
- １ 一対のドライバー用MOSトランジスタの負
荷素子として多結晶シリコン抵抗が接続されたフ
リツプフロツプと、その各ノードに接続された番
地選択用MOSトランジスタとから構成されるメ
モリセルを半導体基板上にマトリクス状に集積し
てなる半導体記憶装置において、一対のドライバ
ー用MOSトランジスタのソース領域、ドレイン
領域及びゲート電極がVssライン方向に沿つて一
直線状に配列され、一対のドライバー用MOSト
ランジスタの前記ドレイン領域が互いに近接して
対向されるとともに、ソース領域は互いに一体化
され前記ドレイン領域及びゲート電極の三方を囲
むように配置され、前記ゲート電極は前記トラン
ジスタを互いに交差結合するように前記各ドレイ
ン領域にダイレクトコンタクト部を介して接続さ
れ、一対の番地選択用MOSトランジスタをデー
タライン方向の同一の位置に配置し、前記ゲート
電極上の絶縁膜に直線形状で同一長さとした多結
晶シリコン層からなる一対の高抵抗素子を配置す
る共に、これら高抵抗素子を前記絶縁膜のデータ
ライン方向の同一の位置に配置するように開口さ
れたコンタクトホールを介して前記ゲート電極と
接続したことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125344A JPS5916370A (ja) | 1982-07-19 | 1982-07-19 | 半導体記憶装置 |
| EP83105818A EP0099983B1 (en) | 1982-07-19 | 1983-06-14 | Semiconductor memory device |
| DE8383105818T DE3379366D1 (en) | 1982-07-19 | 1983-06-14 | Semiconductor memory device |
| US06/504,157 US4535426A (en) | 1982-07-19 | 1983-06-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57125344A JPS5916370A (ja) | 1982-07-19 | 1982-07-19 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058054A Division JPS63151A (ja) | 1987-03-13 | 1987-03-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916370A JPS5916370A (ja) | 1984-01-27 |
| JPH0419711B2 true JPH0419711B2 (ja) | 1992-03-31 |
Family
ID=14907789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57125344A Granted JPS5916370A (ja) | 1982-07-19 | 1982-07-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4535426A (ja) |
| EP (1) | EP0099983B1 (ja) |
| JP (1) | JPS5916370A (ja) |
| DE (1) | DE3379366D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5132771A (en) * | 1985-12-27 | 1992-07-21 | Hitachi, Ltd. | Semiconductor memory device having flip-flop circuits |
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| JP2927463B2 (ja) * | 1989-09-28 | 1999-07-28 | 株式会社日立製作所 | 半導体記憶装置 |
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| KR100305123B1 (ko) * | 1992-12-11 | 2001-11-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 정적랜덤액세스메모리셀및이를포함하는반도체장치 |
| US5377139A (en) * | 1992-12-11 | 1994-12-27 | Motorola, Inc. | Process forming an integrated circuit |
| KR100287892B1 (ko) * | 1997-04-15 | 2001-08-07 | 김영환 | 반도체 메모리 소자 및 그 제조방법 |
| US6914447B2 (en) * | 2003-04-23 | 2005-07-05 | Texas Instruments Incorporated | High activity, spatially distributed radiation source for accurately simulating semiconductor device radiation environments |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1982
- 1982-07-19 JP JP57125344A patent/JPS5916370A/ja active Granted
-
1983
- 1983-06-14 DE DE8383105818T patent/DE3379366D1/de not_active Expired
- 1983-06-14 EP EP83105818A patent/EP0099983B1/en not_active Expired
- 1983-06-14 US US06/504,157 patent/US4535426A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0099983B1 (en) | 1989-03-08 |
| US4535426A (en) | 1985-08-13 |
| EP0099983A3 (en) | 1985-11-27 |
| JPS5916370A (ja) | 1984-01-27 |
| EP0099983A2 (en) | 1984-02-08 |
| DE3379366D1 (en) | 1989-04-13 |
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