JPH0240953A - セミカスタム半導体集積回路 - Google Patents
セミカスタム半導体集積回路Info
- Publication number
- JPH0240953A JPH0240953A JP63191629A JP19162988A JPH0240953A JP H0240953 A JPH0240953 A JP H0240953A JP 63191629 A JP63191629 A JP 63191629A JP 19162988 A JP19162988 A JP 19162988A JP H0240953 A JPH0240953 A JP H0240953A
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- JP
- Japan
- Prior art keywords
- island
- semi
- unit cell
- semiconductor integrated
- shaped semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセミカスタム集積回路に関し、特にディジタル
回路とアナログ回路を含むセミカスタム半導体集積回路
に関する。
回路とアナログ回路を含むセミカスタム半導体集積回路
に関する。
従来、ディジタル回路の分野では、標準化された抵抗や
トランジスタ等の素子で構成した単位セルをチップ上に
規則的に配列し、種々の回路設計に応じて任意の配線を
形成することにより所望の集積回路を構成するようにし
たゲートアレイと称されるセミカスタム半導体集積回路
が広く用いられている。
トランジスタ等の素子で構成した単位セルをチップ上に
規則的に配列し、種々の回路設計に応じて任意の配線を
形成することにより所望の集積回路を構成するようにし
たゲートアレイと称されるセミカスタム半導体集積回路
が広く用いられている。
例えば、第５図は従来のＣＭＯＳゲートアレイの構成を
示す平面図である。通常、矩形に定義された単位セル１
の内部にＰチャネル、Ｎチャネルの各ＭＯ３）ランジス
タを形成しておりこれらの単位セル１を規則的に並べて
複数個のセル行列２を形成している。また、セル行列２
の間には配線領域３を画成し、更にチップ外周領域４に
は入出力バッド５や人出力バッファ回路等を配置してい
る。そして、単位セル１を１個或いは複数個用いて種々
の回路プコックを構成し、これらをセル行列２の適当な
位置に割り当て、これらを配線領域３を利用して配線接
続することにより、所望の回路が実現できる。
示す平面図である。通常、矩形に定義された単位セル１
の内部にＰチャネル、Ｎチャネルの各ＭＯ３）ランジス
タを形成しておりこれらの単位セル１を規則的に並べて
複数個のセル行列２を形成している。また、セル行列２
の間には配線領域３を画成し、更にチップ外周領域４に
は入出力バッド５や人出力バッファ回路等を配置してい
る。そして、単位セル１を１個或いは複数個用いて種々
の回路プコックを構成し、これらをセル行列２の適当な
位置に割り当て、これらを配線領域３を利用して配線接
続することにより、所望の回路が実現できる。
ところで、最近の半導体集積回路の大規模化に伴い、例
えば従来ではディジタル回路をＣＭＯ３素子で、またア
ナログ回路をバイポーラ素子で夫々構成していたシステ
ムを、単一チップで構成することが要求され、それまで
ディジタル回路用のＣＭＯＳプロセスをアナログ回路に
利用する回路技術や、バイポーラ素子とＣＭＯ３素子と
を同時に形成スるＢｉＣＭＯ３（パイシーモス）プロセ
ス技術が開発されてきている。
えば従来ではディジタル回路をＣＭＯ３素子で、またア
ナログ回路をバイポーラ素子で夫々構成していたシステ
ムを、単一チップで構成することが要求され、それまで
ディジタル回路用のＣＭＯＳプロセスをアナログ回路に
利用する回路技術や、バイポーラ素子とＣＭＯ３素子と
を同時に形成スるＢｉＣＭＯ３（パイシーモス）プロセ
ス技術が開発されてきている。
しかしながら、上述した従来の構成では、ディジタル回
路を前提にして設計されているため、単位セルを用いて
定義されるブロックは全てディジタル回路用ゲートとな
っており、この種の半導体集積回路にそのままアナログ
回路を実現することができず、上述した最近の要求に応
えることができないという問題が生じている。
路を前提にして設計されているため、単位セルを用いて
定義されるブロックは全てディジタル回路用ゲートとな
っており、この種の半導体集積回路にそのままアナログ
回路を実現することができず、上述した最近の要求に応
えることができないという問題が生じている。
本発明はディジタル回路はもとより、アナログ回路を実
現することが可能なゲートアレイ構成のセミカスタム半
導体集積回路を提供することを目的としている。
現することが可能なゲートアレイ構成のセミカスタム半
導体集積回路を提供することを目的としている。
〔課題を解決するための手段〕
本発明のセミカスタム半導体集積回路は、単位セルに隣
接する配線領域位置に、基板と逆導電型の島状半導体領
域を形成し、かっこの島状半導体領域の一部を単位セル
内に延在させた構成としている。
接する配線領域位置に、基板と逆導電型の島状半導体領
域を形成し、かっこの島状半導体領域の一部を単位セル
内に延在させた構成としている。
上述した構成では、島状半導体領域を抵抗素子又は容量
素子として利用でき、その一部において単位セルにコン
タクト接続することにより、単位セルをディジタルブロ
ックはもとより、アナログブロックとして構成すること
が可能となる。
素子として利用でき、その一部において単位セルにコン
タクト接続することにより、単位セルをディジタルブロ
ックはもとより、アナログブロックとして構成すること
が可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の第１実施例の平面図である。
図において、矩形に定義されて内部にＰチャネルＭｏＳ
トランジスタとＮチャネルＭＯ３Ｉ−ランジスタを含む
単位セル１をアレイ状に配置してセル行列２を形成して
いる。また、複数のセル行列２は配線領域３を介して配
列している。そして、チップ外周領域４には、入出力パ
ッド５や入出力バッファ回路等を配設している。
トランジスタとＮチャネルＭＯ３Ｉ−ランジスタを含む
単位セル１をアレイ状に配置してセル行列２を形成して
いる。また、複数のセル行列２は配線領域３を介して配
列している。そして、チップ外周領域４には、入出力パ
ッド５や入出力バッファ回路等を配設している。
前記単位セル１を第２図に拡大して示す。単位セルｌ内
には、ゲート多結晶シリコンｌｌａとＰ型拡散層１１ｂ
で構成されるＰチャネルＭＯＳトランジスタ１１と、ゲ
ート多結晶シリコン１２ａとＮ型拡散層１２ｂで構成さ
れるＮチャネルＭＯＳトランジスタ１２を形成している
。また、単位セルｌの両外側の配線領域３には、夫々３
字状をした島状半導体領域６を形成している。この島状
半導体領域６は半導体基板と逆導電型の不純物を拡散し
ており、その両端は単位セル１内にまで延長されている
。
には、ゲート多結晶シリコンｌｌａとＰ型拡散層１１ｂ
で構成されるＰチャネルＭＯＳトランジスタ１１と、ゲ
ート多結晶シリコン１２ａとＮ型拡散層１２ｂで構成さ
れるＮチャネルＭＯＳトランジスタ１２を形成している
。また、単位セルｌの両外側の配線領域３には、夫々３
字状をした島状半導体領域６を形成している。この島状
半導体領域６は半導体基板と逆導電型の不純物を拡散し
ており、その両端は単位セル１内にまで延長されている
。
この構成によれば、島状半導体領域６は、拡散抵抗素子
として、或いは拡散容量素子として利用できる。また、
この島状半導体領域６の両端は単位セル１内に°まで延
長されているため、この部分に拡散層コンタクトを付加
することにより、単位セル１に抵抗又は容量を接続した
構成とすることができる。
として、或いは拡散容量素子として利用できる。また、
この島状半導体領域６の両端は単位セル１内に°まで延
長されているため、この部分に拡散層コンタクトを付加
することにより、単位セル１に抵抗又は容量を接続した
構成とすることができる。
例えば、第３図（ａ）のように、単位セル１内に内部配
線７ａ、７ｂ、７ｃを形成し、かつ島状半導体領域６の
両端にコンタクト８を形成することにより、第３図（ｂ
）に示す等価回路のように、単位セル１に抵抗を保有さ
せることが可能となり、この単位セル１をアナログ回路
ブロックとして構成することが可能となる。
線７ａ、７ｂ、７ｃを形成し、かつ島状半導体領域６の
両端にコンタクト８を形成することにより、第３図（ｂ
）に示す等価回路のように、単位セル１に抵抗を保有さ
せることが可能となり、この単位セル１をアナログ回路
ブロックとして構成することが可能となる。
なお、島状半導体領域６の層抵抗ρ３＝５０Ω／ロ、単
位面積当たりの容量値を７ Ｘｌ０−’ＰＦ／μ２とし
、島状半導体領域の幅Ｗ＝１０μｍ、長さＬ＝２００μ
ｍとすれば、抵抗素子として用いたときの抵抗値Ｒは、
次式のように表される。
位面積当たりの容量値を７ Ｘｌ０−’ＰＦ／μ２とし
、島状半導体領域の幅Ｗ＝１０μｍ、長さＬ＝２００μ
ｍとすれば、抵抗素子として用いたときの抵抗値Ｒは、
次式のように表される。
Ｒ＝ρ、・Ｌ／Ｗ
、°、 Ｒ＝５０ｘ ２００／１０＝ Ｉ ＫΩとなる
。
。
同様に、容量値Ｃは、島状半導体領域６の面積Ａ、と単
位面積当たりの容量ＣＡを用いて、次式７式％ ここで、第４図に示すように、単位セル１の図示下側に
形成した島状半導体領域６Ａを大きな面積に形成しても
よく、第２図、第３図の構成に比較して小さい抵抗値、
或いは大きな容量値を得ることが可能となる。この島状
半導体領域は、配線領域３の幅寸法の１７２程度まで大
きくすることが可能である。
位面積当たりの容量ＣＡを用いて、次式７式％ ここで、第４図に示すように、単位セル１の図示下側に
形成した島状半導体領域６Ａを大きな面積に形成しても
よく、第２図、第３図の構成に比較して小さい抵抗値、
或いは大きな容量値を得ることが可能となる。この島状
半導体領域は、配線領域３の幅寸法の１７２程度まで大
きくすることが可能である。
以上説明したように本発明は、単位セルに隣接する配線
領域位置に、基板と逆導電型の島状半導体領域をその一
部を単位セル内に延在させた状態に形成しているので、
島状半導体領域を単位セルにコンタクト接続することに
より抵抗素子又は容量素子として利用でき、単位セルを
ディジタルブロックはもとより、アナログプロ・ンクと
して構成することが可能となる。これにより、近年要求
されているディジタル回路、アナログ回路を含む半導体
集積回路の１チツプ化を実現できる。また、この構成で
は従来のＣＭＯＳゲートアレイに適用すれば、従来プロ
セスを変更することなく容易に製造することも可能とな
る。
領域位置に、基板と逆導電型の島状半導体領域をその一
部を単位セル内に延在させた状態に形成しているので、
島状半導体領域を単位セルにコンタクト接続することに
より抵抗素子又は容量素子として利用でき、単位セルを
ディジタルブロックはもとより、アナログプロ・ンクと
して構成することが可能となる。これにより、近年要求
されているディジタル回路、アナログ回路を含む半導体
集積回路の１チツプ化を実現できる。また、この構成で
は従来のＣＭＯＳゲートアレイに適用すれば、従来プロ
セスを変更することなく容易に製造することも可能とな
る。
第１図は本発明の一実施例の全体平面図、第２図は単位
セルの拡大平面図、第３図は島状半導体領域を接続した
状態を示し、同図（ａ）は配線状態の拡大平面図、同図
（ｂ）は等価回路図、第４図は単位セルの変形例の拡大
平面図、第５図は従来のセミカスタム半導体集積回路の
全体平面図である。 １・・・単位セル、２・・・セル行列、３・・・配線領
域、４・・・チップ外周領域、５・・・人出力パッド、
６・・・島状半導体領域、７ａ、７ｂ、７ｃ・・・内部
配線、８・・・コンタクト、１１・・・ＰチャネルＭＯ
３）ランジスタ、１２・・・ＮチャネルＭＯ３）ランジ
スタ。 第２図 第１図 第３図 第４ 図
セルの拡大平面図、第３図は島状半導体領域を接続した
状態を示し、同図（ａ）は配線状態の拡大平面図、同図
（ｂ）は等価回路図、第４図は単位セルの変形例の拡大
平面図、第５図は従来のセミカスタム半導体集積回路の
全体平面図である。 １・・・単位セル、２・・・セル行列、３・・・配線領
域、４・・・チップ外周領域、５・・・人出力パッド、
６・・・島状半導体領域、７ａ、７ｂ、７ｃ・・・内部
配線、８・・・コンタクト、１１・・・ＰチャネルＭＯ
３）ランジスタ、１２・・・ＮチャネルＭＯ３）ランジ
スタ。 第２図 第１図 第３図 第４ 図
Claims (1)
- １、ＭＯＳトランジスタを含む単位セルをアレイ状に配
置してセル行列を構成し、かつ複数のセル行列を配線領
域を介して配列してなるセミカスタム半導体集積回路に
おいて、前記単位セルに隣接する配線領域位置には、基
板と逆導電型の島状半導体領域を構成し、この島状半導
体領域の一部を単位セル内に延在させたことを特徴とす
るセミカスタム半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191629A JPH0240953A (ja) | 1988-07-30 | 1988-07-30 | セミカスタム半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191629A JPH0240953A (ja) | 1988-07-30 | 1988-07-30 | セミカスタム半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0240953A true JPH0240953A (ja) | 1990-02-09 |
Family
ID=16277827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191629A Pending JPH0240953A (ja) | 1988-07-30 | 1988-07-30 | セミカスタム半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0240953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265068B1 (en) | 1997-11-26 | 2001-07-24 | 3M Innovative Properties Company | Diamond-like carbon coatings on inorganic phosphors |
-
1988
- 1988-07-30 JP JP63191629A patent/JPH0240953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265068B1 (en) | 1997-11-26 | 2001-07-24 | 3M Innovative Properties Company | Diamond-like carbon coatings on inorganic phosphors |
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