JPH03155669A - ゲートアレイ装置 - Google Patents

ゲートアレイ装置

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Publication number
JPH03155669A
JPH03155669A JP29550189A JP29550189A JPH03155669A JP H03155669 A JPH03155669 A JP H03155669A JP 29550189 A JP29550189 A JP 29550189A JP 29550189 A JP29550189 A JP 29550189A JP H03155669 A JPH03155669 A JP H03155669A
Authority
JP
Japan
Prior art keywords
basic cells
cells
basic
gate array
array device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29550189A
Other languages
English (en)
Inventor
Masayuki Oshima
大嶋　正幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野］ 本発明は、１チツプの半導体集積回路のゲートアレイ装
置における内部セル領域の構成に関する。
［従来の技術ｊ 従来のゲートアレイ装置は、第２図に示されるように内
部セル領域は一種類のベーシックセルにより構成されて
いた。
［発明が解決しようとする課題１ 従来のゲートアレイ装置は前述したように内部セル領域
が一種類のベーシックセルから形成されている為に、構
成した回路の特性が一意的に定まってしまうので電気特
性の異なる論理回路を１チツプ内に構成することが出来
なかった。
そこで本発明は従来のゲートアレイ装置の問題点を解決
するもので、その目的とするところは１チツプ内に電気
特性の異なる論理回路を１成することが出来るゲートア
レイ装置を提供するところにある。
［課題を解決するための手段１ 本発明のゲートアレイ装置は、 ａ）半導体集積回路のゲートアレイ装置において、 ｂ）入出力セルが配置された入出力領域と、Ｃ）ベーシ
ックセルがアレイ状に配列された内部セル領域とからな
り、 ｄ）前記、内部セル領域がｎ種類（ｎは２以上の自然数
）のベーシックセルな有することを特徴とする。
〔実　施　例〕
本発明の第１の実施例として第１図にゲートアレイ装置
の平面図を示す。
第１図において１０１は入出力領域であり、チップ内部
とチップ外部とのインターフェイスをとる１０３の入出
力セルが配列されている。１０４は第１の特性を持った
ベーシックセルであり、１０５は第２の特性を持ったベ
ーシックセルである。ベーシックセル１０４とベーシッ
クセル１０５がアレイ状に配列されて１０２の内部セル
領域を形成している。
１０２の内部セル領域を使って様々な回路が構成される
が、ベーシックセル１０４とベーシックセル１０５を各
々構成するトランジスタのスレッショルド電圧、移動度
、トランジスタサイズ等の違いによるベーシックセルの
特性の差異により、ベーシックセル１０４がアレイ状に
配列された領域と、ベーシックセル１０５がアレイ状に
配列された領域の各領域に同じ論理の回路を構成しても
、その回路は能力の違う回路となる。この差はその論理
回路のロジックレベル、遅延時間、消費電流、動作電圧
等の特性差となって現われる。このように第１図のよう
な複数種のベーシックセルからなるゲートアレイ装置の
構成により、様々な特性の論理回路を作成することがで
きる。
尚、第１図に於いては、第１の特性を持ったベーシック
セル１０４のアレイと第２の特性を持ったベーシックセ
ル１０５のアレイは、上方と下方に大きく分けて配置さ
れているが、本発明は同図の構成に限定されることな（
、隣り合う列（又は行）同士のセルを異なる特性として
も良いし、ｍ列（又は行）おきに異なる特性のセルを配
置しても良い。第１の特性のベーシックセルにより第１
の論理回路を構成し、第２の特性のベーシックセルによ
り第２の論理回路を構成する場合は、第１図のように各
々のアレイを分けて配置することが好ましい、しかし、
第１の特性のトランジスタ、と第２の特性のトランジス
タにより論理回路を構成する場合は、第１の特性のベー
シックセルと第２の特性のベーシックセルを混在して配
置させることが好ましい。
〔発明の効果Ｊ 以上、本発明によれば、ゲートアレイ装置において複数
種のベーシックセルにより内部セル領域が構成されてい
るので、様々な電気特性の回路を構成することが出来る
という効果がある。
又、今まで複数のチップで構成していた回路を１つのチ
ップで構成できるという効果もある。
１０１． １０２゜ １０３． １０４． １０５　　・ ０１ ０２ ０３ ０４ ・入出力領域 ・内部セル領域 ・入出力セル ・第１の特性を持つベー シックセル ・第２の特性を持つベー シックセル 以上

Claims (1)

  1. 【特許請求の範囲】 ａ）半導体集積回路のゲートアレイ装置において、 ｂ）入出力セルが配置された入出力領域と、ｃ）ベーシ
    ックセルがアレイ状に配列された内部セル領域とからな
    り、 ｄ）前記、内部セル領域がｎ種類（ｎは２以上の自然数
    ）のベーシックセルを有することを特徴とするゲートア
    レイ装置。
JP29550189A 1989-11-14 1989-11-14 ゲートアレイ装置 Pending JPH03155669A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917206A (en) * 1996-05-30 1999-06-29 Nec Corporation Gate array system in which functional blocks are connected by fixed wiring
CN103325783A (zh) * 2012-03-22 2013-09-25 英飞凌科技股份有限公司 半导体芯片和半导体布置

Cited By (3)

* Cited by examiner, † Cited by third party
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US5917206A (en) * 1996-05-30 1999-06-29 Nec Corporation Gate array system in which functional blocks are connected by fixed wiring
CN103325783A (zh) * 2012-03-22 2013-09-25 英飞凌科技股份有限公司 半导体芯片和半导体布置
US9252140B2 (en) 2012-03-22 2016-02-02 Infineon Technologies Ag Semiconductor chip and semiconductor arrangement

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