JPH0241049A - 位相変復調装置の同期制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、位相変復調装置の同期制御回路に関する。よ
り詳細には、本発明は、バーストモードで信号を伝送す
る位相変復調装置において、特にＳ　ＯＭ　（Ｓｔａｒ
ｔ　ｏｆ　Ｍｅｓｓａｇｅ）発生器と誤り訂正回路とを
備えた新規な同期制御回路に関する。

従来の技術 第５図（ａ）および（ｂ）は、従来のこの種の位相変復
調装置に用いられる同期制御回路の構成を示す図であり
、第５図（ａ）は送信側の構成を、第５図（ｂ）は受信
側の構成をそれぞれ示している。

第５図（ａ）に示すように、送信側には、パリティ符号
発生器１とＳＯＭ発生器２とが設けられており、一方、
第５図ら〕に示すように、受信側には８０Ｍ検出器３と
、位相曖昧度除去回路４と、同期回路５と、誤り訂正回
路６と、カウンタ７とが備えられている。

このように構成された装置においては、送信側で入力信
号１０１に一定の同期でパリティ符号とＳＯＭを付加し
て送り出し、受信側の８０Ｍ検出器３で入力信号１０４
に含まれるＳＯＭパターンを検出したときのみ、ＳＯＭ
検出信号１０５を出力する。

位相曖昧度除去回路４は、送信側で付加したＳＯＭパタ
ーンの極性と８０Ｍ検出器３から出力されるＳＯＭ検出
信号１０５の極性とを比較することにりより、入力信号
１０４の位相曖昧度を除去し位相曖昧度除去済信号１０
６　として出力する。

同期回路５は、ＳＯＭ検出信号１０５によってデータ信
号の先頭ビットを検出し受信側の同期を確立し、同期信
号１０８　として出力する。

誤り訂正回路６は、同期信号１０８に同期して位相曖昧
度除去済信号１０６をパリティ符号とデータ信号に分け
、このデータ信号から新たに生成した局部パリティ符号
と先に分けたパリティ符号とを排他的論理和とった結果
を誤りパルス信号１１０としてカウンタ７に出力する一
方、この誤りパルス信号１１０を用いて位相曖昧度除去
済信号の１０６の誤りを訂正して出力信号１０９として
外部に出力する。

カウンタ７は、誤りパルス信号１１０の出力回数をカウ
ントするものである。

上述した従来のバーストモードのデータ伝送で使用され
るＳＯＭは、位相曖昧皮除去の他に受信側のフレーム同
期を確立する役割をもっている。

即ち、回線状態が悪い場合でもフレーム同期は安定に確
保する必要があるので、ＳＯＭパターンはいくろかのビ
ット誤りまでは許容されている。尚、このＳＯＭパター
ンの許容誤りビット数の事を一般にε　（イプシロン）
といい、その設定値はシステム毎に所定の値に設定され
ている。

発明が解決しようとする課題 ところで、上述した従来の同期制御回路ではε（イプシ
ロン）の値を所定の値に固定していたので、降雨量や電
波の干渉により受信レベルが低下した場合、ＳＯＭパタ
ーンがε　（イプシロン）の値以上に符号誤りが大きく
なってＳＯＭ検出ができなくなると、位相曖昧皮除去も
受信側の同期確立も不可能となり、ＳＯＭ検出ができな
かったバーストデータを破棄せざるを得なかった。

また１、従来の同期制御回路は、誤り許容ビット数を固
定としているので、本来の５０Ｍパターン以外（例えば
データ信号）にＳＯＭ検出信号が出力される可能性があ
り、データ信号の途中でＳＯＭ検出信号が出力された場
合は同期がはずれてしまう。

そこで、本発明の目的は、上記従来技術の問題点を解決
し、より有効に信号伝送を行い得る新規な位相変復調装
置の同期制御回路を提供することにある。

課題を解決するための手段 即ち、本発明に従い、送信側に、符号化信号に一定周期
で固定パターンのＳ　ＯＭ（Ｓｔａｒｔ　ｏｆ　Ｍｅｓ
ｓａｇｅ）を付加して出力するＳＯＭ発生回路と、誤り
訂正用符号を発生する誤り訂正用符号回路とを備え、受
信側に、前記ＳＯＭと前記誤り訂正用符号とを付加した
信号を人力されてＳＯＭ検出信号を出力するＳＯＭ検出
器と、該ＳＯＭと誤り訂正用符号とを付加した信号を入
力されて前記ＳＯＭ検出信号により位相曖昧度を除去し
た信号を出力する位相曖昧度除去回路と、クロック信号
を人力されて該ＳＯＭ検出信号を基準にして受信側の同
期信号を出力する同期回路と、該同期信号に従って該位
相曖昧度を除去した信号の符号誤りを検出し、該符号誤
りの検出毎に誤りパルス信号を出力し且つ入力信号の符
号誤りを訂正し、訂正した信号を出力する誤り訂正回路
とを備え、更に、前記誤り訂正回路と前記ＳＯＭ検出器
との間に設けられ、定時間内に出力される誤りパルス信
号のパルス数を計数して誤り率信号を出力するカウンタ
と、該誤り率信号に基づき、誤り率が大きい場合には８
０Ｍの検出を容易にし、誤り率が小さい場合にはＳＯＭ
の誤検出を防ぐようにＳＯＭパターンの誤り許容ビット
数を変化する制御信号をＳＯＭ検出器に出力する制御器
とを具備することを特徴とする同期制御回路が提供され
る。

作用 前述した従来の同期制御回路に対し、本発明に係る装置
は誤り訂正回路とＳＯＭ検出器の間に誤りパルスを出力
するカウンタと、このカウンタの出力信号である誤り率
信号に基づき、誤り率が大きい場合にはＳＯＭの検出を
容易にし誤り率が小さい場合にはＳＯＭの誤検出を防ぐ
ようにＳＯＭパターンの誤り許容ビット数を変化させる
ような制御信号をＳＯＭ検出器に出力する制御器とを付
加することにより、回線状態が悪くなってもＳ。

Ｍ検出を容易にする一方、ＳＯＭパターンの誤検出によ
る同期はずれを防ぐという独創的内容を有する。

以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例 第１図（ａ）およびら）は本発明の一実施例の送信側お
よび受信側の構成をそれぞれ示すブロック図である。

同図に示すように、本実施例の装置では、第５図（ａ）
並びに（ｂ）に示した従来装置にはない制御手段として
のクロック発生器９と制御器８とを具備している。

ここで、このクロック発生器９は、カウンタ７と制御器
８とに入力される制御クロック信号１１２を発生する。

即ち、カウンタ７は制御クロック信号１１２により制御
クロック信号１１２の１周期（この時間をＴとする）の
間に発生する誤り訂正回路６からの誤りパルス信号１１
０のパルス数を計数し、この計数値を誤り率信号１１３
として出力する。この誤り率信号１１３は、前記制御ク
ロック信号１１２と共に制御器８に供給される。

第２図は、制御器８の構成例を具体的に示す図である。

即ち、制御器８は、第１のラッチ回路１０、第２のラッ
チ回路１１並びに第３のラッチ回路１２と、比較器１３
と、排他的論理和回路１４と、アップダウンカウンタ１
５と、ディジタルスイッチ１６と、加算器１７とを備え
ている。

ここで、第１のラッチ回路ｌＯは、誤り率信号１１３と
制御クロック信号１１２とを入力され、誤り率信号１１
３を比較器１３へ伝えると共に、一定時間Ｔ、即ち、制
御クロック信号１１２の１周期の時間Ｔだけ誤り率信号
１１３の計数値Ｓ１を記憶保持して時間Ｔの経過時にそ
の記憶保持していた計数値Ｓｌを第２のラッチ回路１１
に出力する。そして、第１のラッチ回路１０は次の誤り
率信号１１３を受は比較器１３へ伝えると共に一定時間
Ｔだけこの誤り率信号１１３の計数値Ｓ２を記憶保持す
る。このように、第１のラッチ回路１０は一定の時間Ｔ
単位に新しい計数値の記憶保持と古い計数値の出力とを
繰り返し行う。

一方、第２のラッチ回路１１は、前記第１のラッチ回路
１０から出力される計数値を、同様に一定の時間Ｔ毎に
新しい計数値の記憶保持と古い計数値の出力とを前記第
１のラッチ回路１０に対し時間Ｔの遅れ位相で行う。従
って、例えば第１のラッチ回路１０が時刻ｔ−Ｔからｔ
までの時間に計数値Ｓ１を記憶し、時刻ｔからｔ＋Ｔま
での時間に計数値Ｓ２を記憶するとき、この時刻ｔから
ｔ＋Ｔまでの時間において、第２のラッチ回路１１には
前記計数値Ｓｌが記憶されていることになる。この結果
、時刻ｔの経過時に比較器１３には第１のラッチ回路１
０からの計数値Ｓ２の信号１１５と第２のラッチ回路１
１からの計数値Ｓ１の信号１１６とが同時に入力される
。

比較器１３は計数値Ｓ１と計数値Ｓ２とを比較して、Ｓ
２≧８１のときは論理値“１”の論理信号１１７を、Ｓ
２＜Ｓｌのときはと論理値″０”の論理信号１１７をそ
れぞれ排他的論理和回路１４に出力する。排他的論理和
回路１４は、論理信号１１７と後述の排他的論理和ラッ
ラ信号１１８との排他的論理和を求め、この値を排他的
論理和信号１１９として一方はアップダウンカウンタ１
５へ、他方は第３のラッチ回路１２へ分岐出力する。

第３のラッチ回路１２は、排他的論理和信号１１９を一
定時間Ｔだけ保持し、この時間Ｔの経過時に保持してい
た排他的論理和信号１１９を、排他的論理和ランチ信号
１１８として排他的論理和回路１４に出力し、次に入力
してくる排他的論理和信号１１９を一定時間保持する。

従って、時刻ｔにおいて、論理信号１１７と同時に排他
的論理和回路１４に入力する排他的論理和ラッチ信号１
１８は、その前の時刻、即ち時刻ｔ−Ｔに排他的論理和
回路１４から出力された排他的論理和信号１１９　に相
当する。

アップダウンカウンタ１５は、排他的論理和回路１４か
らの排他的論理和信号１１９が論理値“１”であるか、
または、論理値“０”であるかに対応して一定時間Ｔご
とに１つ前の時刻の出力値に１だけ増減した計数値を、
アップダウン信号１２０　として加算器１７に出力する
。

ディジタルスイッチ１６は、後述の制御信号１１４の初
期値を設定するもので、初期値信号１２１は加算器１７
に出力する。加算器１７はアップダウン信号１２０と初
期値信号１２１とを入力し、両信号を加算した値を制御
信号１１４としてＳＯＭ検出器３に出力する。

第３図は、ＳＯＭ検出器３の具体的な構成例である。

即ち、ＳＯＭ検出器３は、シフトレジスタ３１と、排他
的論理和回路３２と、パターン設定スイッチ３３と、加
算器３４と、比較器３５とを備えている。

ここで、シフトレジスタ３１は、入力信号１０４を１ビ
ツトずつシフトするｎ個（ｎは８０Ｍパターンのビット
Ｆｔ、と同じ）のレジスタからなっている。

また、排他的論理和回路３２は、シフトレジスタ３１の
出力と送信側のＳＯＭ発生器２で設定したｎビットの８
０Ｍパターンとを比較し、両者の論理値が一致したとき
には論理値“０”を、不一致のときには論理値“１″を
出力する。

加算器３４は、このｎ個の排他的論理和回路３２の出力
を加算して出力し、前記制御器８の制御信号１１４とこ
の加算器３４の出力信号とを入力して制御信号１１４の
値より加算器３４の出力信号が小さい時のみ比較器３５
がＳＯＭ検出信号１０５を出力する。

従って、制御信号１１４の変化、即ち、アップダウンカ
ウンタ１５の計数値の増減に対応させて８０Ｍパターン
の誤り許容ピット数ε　（イプシロン）を誤り率が大き
い場合には大きく、誤り率が小さい場合には小さくなる
ように変化させることが可能となる。尚、上記各一定時
間Ｔごとの各回路の動作はクロック発生器９からの制御
クロック信号１１２に基づいて互いに同期して行われる
。

第１表は、時刻（ｔ−Ｔ）の直前から直後にかけて、即
ち時刻（ｔ−Ｔ）における制御信号１１４の値の増減と
、この増減に対応して時刻ｔから（ｔ＋Ｔ）の間に出力
される排他的論理和ランチ信号１１８の値と、上記時刻
（ｔ−Ｔ）における制御信号１１４の増減の結果として
もたらされる時刻（ｔ−Ｔ）からｔにかけての誤り墨信
号１１３の増減、即ち信号１１５の時刻ｔの直前から直
後にかけての増減（時刻ｔにおける増減）と、この増減
から決まる時刻ｔから（ｔ＋Ｔ）の間の論理信号１１７
の値と、この値と上記排他的論理和ラッチ信号１１８の
値との排他的論理和によって求められる時刻ｔから（ｔ
＋Ｔ）の間の排他的論理和信号１１９の値と、この値か
ら決まる時刻ｔの直前から直後にかけての制御信号１１
４の値の増減との相互関係を示したものである。

第１表 第１表から明らかなように、制御器８はケース１からケ
ース４までの各場合に応じ適切な制御を行う。

即ち、例えば、ケース１の場合は、時刻ｔ　−Ｔのとき
に、誤り訂正回路６の誤りパルス信号１１０の発生を少
なくしようとして制御信号１１４の値を増加させたとこ
ろ、かえって誤り率が増加してしまったので次に出力す
る制御信号（時刻ｔにおける制御信号１１４）の値を減
じるように制御することを示している。

ケース２の場合は、時刻ｔ−Ｔにおける制御信号１１４
を増加させたところ誤り訂正回路６の誤り率が低下した
ので、さらに誤り率を低下させるために、時刻ｔにおけ
る制御信号１１４の値を増加させる制御態様を示す。

ケース３の場合は、時刻ｔ　−Ｔの制御信号１１４の値
を減じたところ誤り率が増加してしまったので、時刻ｔ
の制御信号１１４の値を逆に増加させるめたの制御態様
を示す。

ケース４の場合は、時刻ｔ−Ｔにおける制御信号１１４
の値を減じたところ誤り率が低下したので、さらに誤り
率を下げるために時刻ｔにおける制御信号１１４の値を
減少させる制御態様を示している。

このように、本実施例においてはいずれのケースにおい
ても制御信号１１４の値を誤り率に対して変化させるも
のであるから回線状態が悪くなり誤り率が大きくなって
もＳＯＭの検出が容易となる。

逆に回線状態が良好で誤り率が小さい場合にもＳＯＭの
誤検出を防止できる。

尚、本実施例ではパリティ符号による誤り訂正回路の例
を示したが、他の誤り訂正回路を用いても同様の結果が
得られることは明白である。

実施例２ 第４図は、本発明の第２の実施例として、８０Ｍ検出器
３の他の構成例を示す図である。

即ち、第１の実施例の８０Ｍ検出器３では、送信側で設
定したＳＯＭパターンと受信信号のＳＯＭパターンとの
差異ビット数の総和とイプシロンの値とを比較してＳＯ
Ｍ検出信号１０５を出力していた。

これに対して、本実施例においては、イプシロンの値が
１からｎの場合のＳＯＭパターンを予め書き込んだ（ｎ
−１）個のＲＯＭ　（Ｒｅａｄ　ＯｎｌｙＭｅｍｏｒｙ
）　４２を備えている。

従って、受信信号を直並列変換した信号を前記（ｎ−１
）個のＲＯＭ４２のアドレスに入力し、各々ＲＯＭ４２
から出力される（ｎ−１）列のＳＯＭ検出信号のうちか
ら１つを前記制御信号１１４により選択してＳＯＭ検出
信号１０５として出力する。

発明の詳細 な説明したように本発明の同期制御回路は、カウンタの
出力信号である誤り率信号に基づき、誤り率が大きい場
合にせはＳＯＭの検出を容易にし、誤り率が小さい場合
にはＳＯＭの誤検出を防ぐようにＳＯＭパターンの誤り
許容ビット数を変化させることにより、バーストモード
でのＳＯＭ未検出によるデータの欠落を最少限に押さえ
ることができる一方、本来のＳＯＭパターン以外でのＳ
ＯＭ検出による同期はずれを防ぐことができる。

これらは回線の有効利用に役立つという効果がある。

【図面の簡単な説明】

第１図（ａ）、ら）は本発明の同期制御回路の送信系及
び受信系のブロック図、 第２図は第１図に示す実施例の制御器８の構成を示すブ
ロック図、 第３図は本発明の第１の実施例の８０Ｍ検出器３の構成
を示すブロック図、 第４図は本発明の第２の実施例の５０Ｍ検出器３の構成
を示すブロック図、 第５図（ａ）、ら）は従来の同期制御回路の送信系及び
受信系のブｏ　７り図である。 〔主な参照番号〕 １０１　　・・・入力信号、 １０２　　・・・パリティ符号付加した信号、１０３　
　・・・ＳＯＭ、パリティ符号付加した信号、１０４　
　・・・入力信号、 １０５　　・・・ＳＯＭ検出信号、 １０６　　・・・位相曖昧度除去済信号、１０７　　・
・・クロック信号、 １０８　　・・・同期信号、 １０９　　・・・出力信号、 １１０　　・・・誤りパルス信号、 １１１　　・・・アクジション信号、 １１２　　・・・制御クロック信号、 １１３　　・・・誤り率信号、 １１４　　・・・制御信号１ ．１１６　　・・・信号 ・・論理信号、 排他的論理和ラッチ信号、 排他的論理和信号、 アップダウン信号、 初期値信号

Claims (1)

1. 【特許請求の範囲】 送信側に、符号化信号に一定周期で固定パターンのＳＯ
   Ｍ（Ｓｔａｒｔ　ｏｆ　Ｍｅｓｓａｇｅ）を付加して出
   力するＳＯＭ発生回路と、誤り訂正用符号を発生する誤
   り訂正用符号回路とを備え、 受信側に、前記ＳＯＭと前記誤り訂正用符号とを付加し
   た信号を入力されてＳＯＭ検出信号を出力するＳＯＭ検
   出器と、該ＳＯＭと誤り訂正用符号とを付加した信号を
   入力されて前記ＳＯＭ検出信号により位相曖昧度を除去
   した信号を出力する位相曖昧度除去回路と、クロック信
   号を入力されて該ＳＯＭ検出信号を基準にして受信側の
   同期信号を出力する同期回路と、該同期信号に従って該
   位相曖昧度を除去した信号の符号誤りを検出し、該符号
   誤りの検出毎に誤りパルス信号を出力し且つ入力信号の
   符号誤りを訂正し、訂正した信号を出力する誤り訂正回
   路とを備え、 更に、前記誤り訂正回路と前記ＳＯＭ検出器との間に設
   けられ、一定時間内に出力される誤りパルス信号のパル
   ス数を計数して誤り率信号を出力するカウンタと、該誤
   り率信号に基づき、誤り率が大きい場合にはＳＯＭの検
   出を容易にし、誤り率が小さい場合にはＳＯＭの誤検出
   を防ぐようにＳＯＭパターンの誤り許容ビット数を変化
   する制御信号をＳＯＭ検出器に出力する制御器とを具備
   することを特徴とする同期制御回路。