JPH0241051B2 - Saikinchihanteikairo - Google Patents
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- JPH0241051B2 JPH0241051B2 JP10307281A JP10307281A JPH0241051B2 JP H0241051 B2 JPH0241051 B2 JP H0241051B2 JP 10307281 A JP10307281 A JP 10307281A JP 10307281 A JP10307281 A JP 10307281A JP H0241051 B2 JPH0241051 B2 JP H0241051B2
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Description
本発明はいくつかの信号値の中から与えられた
信号値に対してもつとも近い値をとる信号値を判
定する回路に関する。 ３つのデイジタル信号Ｘ，ＡおよびＢがあり、
Ｘに対してＡとＢのどちらがＸにより近い値であ
るかの判定を行なう場合、（Ｘ−Ａ）の絶対値｜
Ｘ−Ａ｜と（Ｘ−Ｂ）の絶対値｜Ｘ−Ｂ｜の大小
を比較することによつて判定することができる。 従来、信号Ｘに対してＡとＢのどちらがＸによ
り近いかの判定を行なう回路（以下、最近値を判
定する回路を最近値判定回路と呼ぶ）は｜Ｘ−Ａ
｜と｜Ｘ−Ｂ｜の大小比較をデイジタルの回路素
子を用いて構成することによつて実現していた。
この場合、｜Ｘ−Ａ｜を計算するのに減算回路と
絶対値回路（例えば信号が２の補数で表わされて
いる場合は排他論理和回路と加算回路より構成で
きる。）が必要である。したがつて｜Ｘ−Ａ｜と
｜Ｘ−Ｂ｜の大小比較を行なう方法で構成された
最近値判定回路は、各々２つの減算回路と絶対値
回路、および１つの大小比較回路が必要であり回
路規模が大きくなる欠点を有している。 本発明の目的は与えられた信号Ｘに対して２つ
の信号ＡとＢのどちらが信号Ｘに近い値を有して
いるかの判定を簡単に構成できる最近値判定回路
を提供することにある。 本発明は信号Ｘに対して２つの信号ＡとＢのど
ちらがＸに近い値を有するかを判定する最近値判
定回路において、信号Ｘ，ＡおよびＢから（2X
−Ａ−Ｂ）の正負を示す第１の符号信号と（Ａ−
Ｂ）の正負を示す第２の符号信号を求め、求めた
第１および第２の符号信号から最近値判定を行な
う手段をそなえた回路より構成される。 本発明によれば最近値判定回路は１例として、
（2X−（Ａ＋Ｂ））と（Ａ−Ｂ）の符号を求めるた
めの１つの加算回路と２つの大小比較回路および
求めた符号から最近値判定を行なうゲート回路と
で最近値判定回路が構成できるため｜Ｘ−Ａ｜と
｜Ｘ−Ｂ｜の大小比較より判定する従来の回路構
成に比して回路が簡単になる。また他の利点とし
ては｜Ｘ−Ａ｜と｜Ｘ−Ｂ｜の大小比較による方
法ではＸ，ＡおよびＢの信号は入力してから判定
結果が出力されるまで減算、絶対値および大小比
較の３段の処理がかかる。一方本発明によればＸ
に対しては大小比較とゲートの処理が、Ａおよび
Ｂに対しては加算と大小比較とゲートの処理です
み処理時間を短かくすることができより高速の演
算が実現できる。 以下、本発明について詳細に説明する。 ｜Ｘ−Ａ｜と｜Ｘ−Ｂ｜の大小関係は（Ｘ−
Ａ）2と（Ｘ−Ｂ）2の大小関係と一致する。したが
つて（Ｘ−Ａ）2と（Ｘ−Ｂ）2の大小関係がわかれ
ば最近値判定を行なうことができる。いま関数Ｆ
を Ｆ＝（Ｘ−Ａ）2−（Ｘ−Ｂ）2 (1) とおきＦの正、負または０の符号を求めれば｜Ｘ
−Ａ｜と｜Ｘ−Ｂ｜の大小判定が行なえ、したが
つてＡとＢの中からＸへの最近値を判定すること
ができる。 (1)式を変形すれば(2)式のようになる。 Ｆ＝（Ｘ−Ａ）2−（Ｘ−Ｂ）2 ＝−２（Ｘ−Ａ−Ｂ）（Ａ−Ｂ） ＝−２（Ｘ−Ａ＋Ｂ／２）（Ａ−Ｂ） (2) (2)式より（Ｘ−Ａ＋Ｂ／２）、すなわち（2X−Ａ −Ｂ）、の符号および（Ａ−Ｂ）の符号がわかれ
ば関数Ｆの符号を決定できる。例えば（Ｘ−
Ａ＋Ｂ／２）＞０で（Ａ−Ｂ）＜０の場合Ｆ＝−２（Ｘ −Ａ＋Ｂ／２）（Ａ−Ｂ）＞０となる。すなわち｜Ｘ −Ａ｜−｜Ｘ−Ｂ｜＞０であることによりＸに対
する最近値はＢと判定される。 表１に（Ｘ−Ａ＋Ｂ／２）と（Ａ−Ｂ）の関数Ｆ、 すなわち｜Ｘ−Ａ｜−｜Ｘ−Ｂ｜、の符号関係を
１〜９までに場合分けして示す。
信号値に対してもつとも近い値をとる信号値を判
定する回路に関する。 ３つのデイジタル信号Ｘ，ＡおよびＢがあり、
Ｘに対してＡとＢのどちらがＸにより近い値であ
るかの判定を行なう場合、（Ｘ−Ａ）の絶対値｜
Ｘ−Ａ｜と（Ｘ−Ｂ）の絶対値｜Ｘ−Ｂ｜の大小
を比較することによつて判定することができる。 従来、信号Ｘに対してＡとＢのどちらがＸによ
り近いかの判定を行なう回路（以下、最近値を判
定する回路を最近値判定回路と呼ぶ）は｜Ｘ−Ａ
｜と｜Ｘ−Ｂ｜の大小比較をデイジタルの回路素
子を用いて構成することによつて実現していた。
この場合、｜Ｘ−Ａ｜を計算するのに減算回路と
絶対値回路（例えば信号が２の補数で表わされて
いる場合は排他論理和回路と加算回路より構成で
きる。）が必要である。したがつて｜Ｘ−Ａ｜と
｜Ｘ−Ｂ｜の大小比較を行なう方法で構成された
最近値判定回路は、各々２つの減算回路と絶対値
回路、および１つの大小比較回路が必要であり回
路規模が大きくなる欠点を有している。 本発明の目的は与えられた信号Ｘに対して２つ
の信号ＡとＢのどちらが信号Ｘに近い値を有して
いるかの判定を簡単に構成できる最近値判定回路
を提供することにある。 本発明は信号Ｘに対して２つの信号ＡとＢのど
ちらがＸに近い値を有するかを判定する最近値判
定回路において、信号Ｘ，ＡおよびＢから（2X
−Ａ−Ｂ）の正負を示す第１の符号信号と（Ａ−
Ｂ）の正負を示す第２の符号信号を求め、求めた
第１および第２の符号信号から最近値判定を行な
う手段をそなえた回路より構成される。 本発明によれば最近値判定回路は１例として、
（2X−（Ａ＋Ｂ））と（Ａ−Ｂ）の符号を求めるた
めの１つの加算回路と２つの大小比較回路および
求めた符号から最近値判定を行なうゲート回路と
で最近値判定回路が構成できるため｜Ｘ−Ａ｜と
｜Ｘ−Ｂ｜の大小比較より判定する従来の回路構
成に比して回路が簡単になる。また他の利点とし
ては｜Ｘ−Ａ｜と｜Ｘ−Ｂ｜の大小比較による方
法ではＸ，ＡおよびＢの信号は入力してから判定
結果が出力されるまで減算、絶対値および大小比
較の３段の処理がかかる。一方本発明によればＸ
に対しては大小比較とゲートの処理が、Ａおよび
Ｂに対しては加算と大小比較とゲートの処理です
み処理時間を短かくすることができより高速の演
算が実現できる。 以下、本発明について詳細に説明する。 ｜Ｘ−Ａ｜と｜Ｘ−Ｂ｜の大小関係は（Ｘ−
Ａ）2と（Ｘ−Ｂ）2の大小関係と一致する。したが
つて（Ｘ−Ａ）2と（Ｘ−Ｂ）2の大小関係がわかれ
ば最近値判定を行なうことができる。いま関数Ｆ
を Ｆ＝（Ｘ−Ａ）2−（Ｘ−Ｂ）2 (1) とおきＦの正、負または０の符号を求めれば｜Ｘ
−Ａ｜と｜Ｘ−Ｂ｜の大小判定が行なえ、したが
つてＡとＢの中からＸへの最近値を判定すること
ができる。 (1)式を変形すれば(2)式のようになる。 Ｆ＝（Ｘ−Ａ）2−（Ｘ−Ｂ）2 ＝−２（Ｘ−Ａ−Ｂ）（Ａ−Ｂ） ＝−２（Ｘ−Ａ＋Ｂ／２）（Ａ−Ｂ） (2) (2)式より（Ｘ−Ａ＋Ｂ／２）、すなわち（2X−Ａ −Ｂ）、の符号および（Ａ−Ｂ）の符号がわかれ
ば関数Ｆの符号を決定できる。例えば（Ｘ−
Ａ＋Ｂ／２）＞０で（Ａ−Ｂ）＜０の場合Ｆ＝−２（Ｘ −Ａ＋Ｂ／２）（Ａ−Ｂ）＞０となる。すなわち｜Ｘ −Ａ｜−｜Ｘ−Ｂ｜＞０であることによりＸに対
する最近値はＢと判定される。 表１に（Ｘ−Ａ＋Ｂ／２）と（Ａ−Ｂ）の関数Ｆ、 すなわち｜Ｘ−Ａ｜−｜Ｘ−Ｂ｜、の符号関係を
１〜９までに場合分けして示す。
【表】
Ｘ−Ａ＋Ｂ／２又はＡ−Ｂが０の時（２，４，５，
６および８の場合）は関数Ｆ＝０となりＸに対し
てＡとＢは同じ距離にあることになる。 第１図は本発明の第１の実施例の構成を示すブ
ロツク図である。本実施例においては信号ＡとＢ
の中より信号Ｘに対する最近値判定を行ない判定
結果として大小を示すＳ信号と等距離を示すＺ信
号からなる判定出力信号を出力する場合について
示してある。Ａが最近値の時はＳ＝０、Ｚ＝０と
なり、Ｂが最近値の時はＳ＝１、Ｚ＝０となり、
ＡとＢがＸに対して等距離の時はＺ＝１でＳは０
又は１の値をとり不定となる。 最近値判定回路１２の入力端子１に入力された
デイジタルの信号Ｘ（例えば正の値を有する３ビ
ツトの信号）は係数が２の乗算回路４へ供給さ
れ、その出力に２倍された信号（2X）を出力す
る。係数が２の乗算回路４は入力信号の各ビツト
を上に１ビツずつ桁シフトすることによつて構成
できる。乗算回路４で２倍された４ビツトの信号
（2X）は大小比較回路６の入力ａの端子６１へ供
給される。入力端子２へ供給された正の値を有す
る３ビツトの信号Ａは加算回路５と大小比較回路
７の入力ａの端子７１へ供給される。入力端子３
へ供給された正の値を有する３ビツトの信号Ｂは
加算回路５と大小比較回路７の入力ｂの端子７２
へ供給される。加算回路５に供給された信号Ａと
信号Ｂは加算されて加算回路５の出力に（Ａ＋
Ｂ）の４ビツトの加算結果を出力し大小比較回路
６の入力ｂの端子６２へ供給する。 大小比較回路６は入力ａと入力ｂに入力された
各ビツトの自然２進数の信号の大小比較を行ない
ａとｂの大小関係によつて出力端子６３〜６５に
比較結果を出力する。ａ＞ｂの時は出力端子６３
のみが正論理の１を示すHighレベルとなり出力
端子６４および６５は０となる。すなわち2X−
（Ａ＋Ｂ）＞０、いいかえるとＸ−Ａ＋Ｂ／２＞０， の時出力端子６３のみが１となる。同様にａ＝ｂ
すなわち2X−（Ａ＋Ｂ）＝０の時出力端子６４の
みが１となり、ａ＜ｂすなわち2X−（Ａ＋Ｂ）＜
０の時出力端子６５のみが１となる。いいかえる
と大小比較回路６の出力に（2X−Ａ−Ｂ）の正、
負または０を示す符号信号が出力される。 大小比較回路７は大小比較回路６と同様の動作
を行ないａ＞ｂいいかえるとＡ−Ｂ＞０の時出力
端子７３のみが１になり、Ａ−Ｂ＝０の時出力端
子７４のみが１になり、Ａ−Ｂ＞０の時出力端子
７５のみが１になる。いいかえると大小比較回路
７の出力に（Ａ−Ｂ）の正、負または０を示す符
号信号が出力される。 大小比較回路６の出力端子６３より出力された
符号信号は排他論理和回路８へ、出力端子６４よ
り出力された符号信号は論理和回路９へ供給され
る。大小比較回路７の７３より出力された符号信
号は排他論理和回路８へ、出力端子７４より出力
された符号信号は論理和回路９へ供給される。 排他論理和回路８では２つの入力信号の排他論
理和をとつた信号Ｓを出力し出力端子１０に供給
する。論理和回路９では２つの入力信号の論理和
をとつた信号Ｚを出力し出力端子１１に供給す
る。信号Ｚは（2X−Ａ−Ｂ）（Ａ−Ｂ）＝０の時
にＺ＝１となり（2X−Ａ−Ｂ）・（Ａ−Ｂ）≠０
の時Ｚ＝０となる。信号Ｓは（2X−Ａ−Ｂ）（Ａ
−Ｂ）＜０の時１となり（2X−Ａ−Ｂ）（Ａ−Ｂ）
＞０の時０となる。すなわち｜Ｘ−Ａ｜＜｜Ｘ−
Ｂ｜でＡが最近値の時Ｓ＝０、Ｚ＝０となり、｜
Ｘ−Ａ｜＞｜Ｘ−Ｂ｜でＢが最近値の時Ｓ＝１，
Ｚ＝０となり｜Ｘ−Ａ｜＝｜Ｘ−Ｂ｜でＡとＢが
Ｘに対して等距離の時はＺ＝１でＳは不定とな
る。このため出力端子１０および１１より出力さ
れる信号ＳとＺより信号Ｘに対する最近値の判定
がわかる。 第２図は本発明の第２の実施例の構成を示すブ
ロツク図である。本実施例は｜Ｘ−Ａ｜＝｜Ｘ−
Ｂ｜となる場合は最近値として信号ＡまたはＢの
どちらが選らばれてもさしつかえないものとして
信号Ｓのみを出力する場合である。２の補数で示
された数のMSB（Most Significant Bit）はSign
符号で正又は負の符号を示す。MSBが０の場合
は正の数を、MSBが１の場合は負の数を示し、
数値０はMSBが０となり正の数として扱われる。 参照数字１，２，３，４，５，８および10は第
１図の各参照数字の部分と同じ機能を有する。 第２図の最近値判定回路１２の入力端子１，２
および３には２の補数で示された信号Ｘ，Ａおよ
びＢが各々入力される。信号Ｘは乗算回路４に供
給され、信号ＡおよびＢは加算回路５と減算回路
１４の両方へ各々供給される。乗算回路４で入力
を２倍して出力した信号（2X）は減算回路１３
へ供給され、加算器５で２つの入力信号を加算し
て出力した信号（Ａ＋Ｂ）も減算回路１３へ供給
される。減算回路１３では乗算回路４から供給さ
れた信号（2X）と加算回路５から供給された信
号（Ａ＋Ｂ）との減算を行ない、処理結果の信号
（2X−Ａ−Ｂ）を出力に出力する。信号（2X−
Ａ−Ｂ）のMSBはSign符号を示し信号（2X−Ａ
−Ｂ）が正の場合は０に、負の場合は１となる。
減算回路１３より出力された信号（2X−Ａ−Ｂ）
のMSB、すなわち符号信号が排他論理和回路８
へ供給される。減算回路１４では信号Ａと信号Ｂ
の減算を行ない、出力に処理結果の信号（Ａ−
Ｂ）を出力する。信号（Ａ−Ｂ）のSign符号を
示すMSB、すなわち符号信号、が排他論理和回
路８へ供給される。排他論理和回路８では２つの
入力信号の排他論理和をとつた信号Ｓを出力し出
力端子１０に供給する。信号Ｓは０の時最近値が
Ａであることを示し信号Ｓが１の時最近値がＢで
あることを示している。なお本実施例では信号
（2X−Ａ−Ｂ）と（Ａ−Ｂ）の各MSB（Signビツ
ト）を用いて判定していることより信号（2X−
Ａ−Ｂ）と（Ａ−Ｂ）のいずれもが０以上かまた
は０未満となる時信号Ｓ＝０となり、信号（2X
−Ａ−Ｂ）と（Ａ−Ｂ）のいずれか一方が０以上
で他方が０未満の時信号Ｓ＝１となる。 本実施例は第１の実施例において大小比較回路
６の出力６５から出力されるａ＜ｂの状態を示す
符号信号と大小比較回路７の出力７５から出力さ
れるａ＜ｂを示す符号信号との排他論理和をとる
ことによつても構成できる。 第３図は本発明の第３実施例の構成を示すブロ
ツク図である。本実施例は信号Ｘ，ＡおよびＢの
中で信号Ａが信号ＸおよびＢに比して時間的に遅
延して入力される場合で、信号Ａが入力してから
最近値判定結果が出力されるまでの時間が短かく
なるように構成したものである。すなわち信号Ａ
が入力してから出力までには大小比較路とゲート
回路の処理が加わるだけである。 入力端子１に入力された信号Ｘは２の係数を有
する乗算回路４で２倍されたのち減算回路１５へ
供給される。入力端子２に入力された信号Ａは大
小比較回路６のｂの入力端子６２と大小比較回路
ａの入力端子７１へ供給される。入力端子３に入
力された信号Ｂは減算回路１５と大小比較回路７
のｂの入力端子７２へ供給される。減算回路１５
では減算が行なわれ出力に（2X−Ｂ）の演算結
果を出力し大小比較回路６のａの入力端子６１へ
供給する。大小比較回路６はａとｂに入力される
２の補数で表わされた信号の大小比較を行なつて
その結果を符号信号として出力する。ａ＞ｂすな
わち（2X−Ｂ）−Ａ＞０の時出力端子６３は１と
なり他の出力端子６４と６５は０となる。同様に
ａ＝ｂすなわち2X−Ｂ−Ａ＝０の時出力端子６
４のみが１となり、ａ＜ｂすなわち2X−Ｂ−Ａ
＜０の時出力端子６５のみが１となる。いいかえ
ると大小比較回路６では（2X−Ａ−Ｂ）の符号
判定が行なわれる。大小比較回路７でも信号Ａと
信号Ｂの大小判定、すなわち（Ａ−Ｂ）の符号判
定が行なわれ、Ａ−Ｂ＞０の時出力端子７３のみ
が１となり、Ａ−Ｂの時出力端子７４のみが１と
なる。 大小比較回路６および７より出力された符号信
号は排他論理和回路８および論理和回路へ供給さ
れる。排他論理和回路８は２つの入力信号の排他
論理和をとつた信号Ｓを出力し出力端子１０に供
給する。論理和回路９は２つの入力信号の論理和
をとつた信号Ｚを出力し出力端子１１に供給す
る。信号Ｚは（2X−Ａ−Ｂ）（Ａ−Ｂ）＝０の時
Ｚ＝１となり（2X−Ａ−Ｂ）（Ａ−Ｂ）≠０の時
Ｚ＝０となる。一方信号Ｓは（2X−（Ａ−Ｂ））
（Ａ−Ｂ）＜０の時１となり（2X−（Ａ＋Ｂ））（Ａ
−Ｂ）＞０の時０となる。すなわちＡが最近値の
時Ｓ＝０，Ｚ＝０となり、Ｂが最近値の時Ｓ＝
１，Ｚ＝０となり、ＡとＢがＸに対して等距離の
時はＺ＝１でＳは不足となる。 以上説明したように本発明によれば信号Ｘに対
して２つの信号ＡとＢのどちらがＸに近い値を有
するかを判定する最近値判定回路において（2X
−Ａ−Ｂ）の符号および（Ａ−Ｂ）の符号を求
め、求めた符号から最近値判定を行なうように最
近値判定回路を構成することによつて従来の回路
構成に比して回路が簡単にでき、また信号が入力
してから判定結果が出力されるまでの処理時間が
短かくできるので高速の演算が実現できる。 また信号Ｘに対して２より大きいＮ個の信号
A1，A2……ANの中のどれが信号Ｘに一番近い値
を有するかの判定は｜Ｘ−Aj｜と｜Ｘ−Aj｜（但
しｉとｊは１からＮまでの数の２つの組合せ）の
大小関係を本発明の方法によりすべての組合せに
ついて求め、求められたNC2（Ｎ個の中の２つの
組合せの数）個の大小関係から最近値の判定を行
なえばよい。このように構成すれば各｜Ｘ−Ai
｜但しｉは１からＮまでの数）の値を求めてから
大小比較を行なう従来の方法に比して信号が入力
してから判定結果が出力されるまでの処理時間を
短かくできる。
てＡとＢは同じ距離にあることになる。 第１図は本発明の第１の実施例の構成を示すブ
ロツク図である。本実施例においては信号ＡとＢ
の中より信号Ｘに対する最近値判定を行ない判定
結果として大小を示すＳ信号と等距離を示すＺ信
号からなる判定出力信号を出力する場合について
示してある。Ａが最近値の時はＳ＝０、Ｚ＝０と
なり、Ｂが最近値の時はＳ＝１、Ｚ＝０となり、
ＡとＢがＸに対して等距離の時はＺ＝１でＳは０
又は１の値をとり不定となる。 最近値判定回路１２の入力端子１に入力された
デイジタルの信号Ｘ（例えば正の値を有する３ビ
ツトの信号）は係数が２の乗算回路４へ供給さ
れ、その出力に２倍された信号（2X）を出力す
る。係数が２の乗算回路４は入力信号の各ビツト
を上に１ビツずつ桁シフトすることによつて構成
できる。乗算回路４で２倍された４ビツトの信号
（2X）は大小比較回路６の入力ａの端子６１へ供
給される。入力端子２へ供給された正の値を有す
る３ビツトの信号Ａは加算回路５と大小比較回路
７の入力ａの端子７１へ供給される。入力端子３
へ供給された正の値を有する３ビツトの信号Ｂは
加算回路５と大小比較回路７の入力ｂの端子７２
へ供給される。加算回路５に供給された信号Ａと
信号Ｂは加算されて加算回路５の出力に（Ａ＋
Ｂ）の４ビツトの加算結果を出力し大小比較回路
６の入力ｂの端子６２へ供給する。 大小比較回路６は入力ａと入力ｂに入力された
各ビツトの自然２進数の信号の大小比較を行ない
ａとｂの大小関係によつて出力端子６３〜６５に
比較結果を出力する。ａ＞ｂの時は出力端子６３
のみが正論理の１を示すHighレベルとなり出力
端子６４および６５は０となる。すなわち2X−
（Ａ＋Ｂ）＞０、いいかえるとＸ−Ａ＋Ｂ／２＞０， の時出力端子６３のみが１となる。同様にａ＝ｂ
すなわち2X−（Ａ＋Ｂ）＝０の時出力端子６４の
みが１となり、ａ＜ｂすなわち2X−（Ａ＋Ｂ）＜
０の時出力端子６５のみが１となる。いいかえる
と大小比較回路６の出力に（2X−Ａ−Ｂ）の正、
負または０を示す符号信号が出力される。 大小比較回路７は大小比較回路６と同様の動作
を行ないａ＞ｂいいかえるとＡ−Ｂ＞０の時出力
端子７３のみが１になり、Ａ−Ｂ＝０の時出力端
子７４のみが１になり、Ａ−Ｂ＞０の時出力端子
７５のみが１になる。いいかえると大小比較回路
７の出力に（Ａ−Ｂ）の正、負または０を示す符
号信号が出力される。 大小比較回路６の出力端子６３より出力された
符号信号は排他論理和回路８へ、出力端子６４よ
り出力された符号信号は論理和回路９へ供給され
る。大小比較回路７の７３より出力された符号信
号は排他論理和回路８へ、出力端子７４より出力
された符号信号は論理和回路９へ供給される。 排他論理和回路８では２つの入力信号の排他論
理和をとつた信号Ｓを出力し出力端子１０に供給
する。論理和回路９では２つの入力信号の論理和
をとつた信号Ｚを出力し出力端子１１に供給す
る。信号Ｚは（2X−Ａ−Ｂ）（Ａ−Ｂ）＝０の時
にＺ＝１となり（2X−Ａ−Ｂ）・（Ａ−Ｂ）≠０
の時Ｚ＝０となる。信号Ｓは（2X−Ａ−Ｂ）（Ａ
−Ｂ）＜０の時１となり（2X−Ａ−Ｂ）（Ａ−Ｂ）
＞０の時０となる。すなわち｜Ｘ−Ａ｜＜｜Ｘ−
Ｂ｜でＡが最近値の時Ｓ＝０、Ｚ＝０となり、｜
Ｘ−Ａ｜＞｜Ｘ−Ｂ｜でＢが最近値の時Ｓ＝１，
Ｚ＝０となり｜Ｘ−Ａ｜＝｜Ｘ−Ｂ｜でＡとＢが
Ｘに対して等距離の時はＺ＝１でＳは不定とな
る。このため出力端子１０および１１より出力さ
れる信号ＳとＺより信号Ｘに対する最近値の判定
がわかる。 第２図は本発明の第２の実施例の構成を示すブ
ロツク図である。本実施例は｜Ｘ−Ａ｜＝｜Ｘ−
Ｂ｜となる場合は最近値として信号ＡまたはＢの
どちらが選らばれてもさしつかえないものとして
信号Ｓのみを出力する場合である。２の補数で示
された数のMSB（Most Significant Bit）はSign
符号で正又は負の符号を示す。MSBが０の場合
は正の数を、MSBが１の場合は負の数を示し、
数値０はMSBが０となり正の数として扱われる。 参照数字１，２，３，４，５，８および10は第
１図の各参照数字の部分と同じ機能を有する。 第２図の最近値判定回路１２の入力端子１，２
および３には２の補数で示された信号Ｘ，Ａおよ
びＢが各々入力される。信号Ｘは乗算回路４に供
給され、信号ＡおよびＢは加算回路５と減算回路
１４の両方へ各々供給される。乗算回路４で入力
を２倍して出力した信号（2X）は減算回路１３
へ供給され、加算器５で２つの入力信号を加算し
て出力した信号（Ａ＋Ｂ）も減算回路１３へ供給
される。減算回路１３では乗算回路４から供給さ
れた信号（2X）と加算回路５から供給された信
号（Ａ＋Ｂ）との減算を行ない、処理結果の信号
（2X−Ａ−Ｂ）を出力に出力する。信号（2X−
Ａ−Ｂ）のMSBはSign符号を示し信号（2X−Ａ
−Ｂ）が正の場合は０に、負の場合は１となる。
減算回路１３より出力された信号（2X−Ａ−Ｂ）
のMSB、すなわち符号信号が排他論理和回路８
へ供給される。減算回路１４では信号Ａと信号Ｂ
の減算を行ない、出力に処理結果の信号（Ａ−
Ｂ）を出力する。信号（Ａ−Ｂ）のSign符号を
示すMSB、すなわち符号信号、が排他論理和回
路８へ供給される。排他論理和回路８では２つの
入力信号の排他論理和をとつた信号Ｓを出力し出
力端子１０に供給する。信号Ｓは０の時最近値が
Ａであることを示し信号Ｓが１の時最近値がＢで
あることを示している。なお本実施例では信号
（2X−Ａ−Ｂ）と（Ａ−Ｂ）の各MSB（Signビツ
ト）を用いて判定していることより信号（2X−
Ａ−Ｂ）と（Ａ−Ｂ）のいずれもが０以上かまた
は０未満となる時信号Ｓ＝０となり、信号（2X
−Ａ−Ｂ）と（Ａ−Ｂ）のいずれか一方が０以上
で他方が０未満の時信号Ｓ＝１となる。 本実施例は第１の実施例において大小比較回路
６の出力６５から出力されるａ＜ｂの状態を示す
符号信号と大小比較回路７の出力７５から出力さ
れるａ＜ｂを示す符号信号との排他論理和をとる
ことによつても構成できる。 第３図は本発明の第３実施例の構成を示すブロ
ツク図である。本実施例は信号Ｘ，ＡおよびＢの
中で信号Ａが信号ＸおよびＢに比して時間的に遅
延して入力される場合で、信号Ａが入力してから
最近値判定結果が出力されるまでの時間が短かく
なるように構成したものである。すなわち信号Ａ
が入力してから出力までには大小比較路とゲート
回路の処理が加わるだけである。 入力端子１に入力された信号Ｘは２の係数を有
する乗算回路４で２倍されたのち減算回路１５へ
供給される。入力端子２に入力された信号Ａは大
小比較回路６のｂの入力端子６２と大小比較回路
ａの入力端子７１へ供給される。入力端子３に入
力された信号Ｂは減算回路１５と大小比較回路７
のｂの入力端子７２へ供給される。減算回路１５
では減算が行なわれ出力に（2X−Ｂ）の演算結
果を出力し大小比較回路６のａの入力端子６１へ
供給する。大小比較回路６はａとｂに入力される
２の補数で表わされた信号の大小比較を行なつて
その結果を符号信号として出力する。ａ＞ｂすな
わち（2X−Ｂ）−Ａ＞０の時出力端子６３は１と
なり他の出力端子６４と６５は０となる。同様に
ａ＝ｂすなわち2X−Ｂ−Ａ＝０の時出力端子６
４のみが１となり、ａ＜ｂすなわち2X−Ｂ−Ａ
＜０の時出力端子６５のみが１となる。いいかえ
ると大小比較回路６では（2X−Ａ−Ｂ）の符号
判定が行なわれる。大小比較回路７でも信号Ａと
信号Ｂの大小判定、すなわち（Ａ−Ｂ）の符号判
定が行なわれ、Ａ−Ｂ＞０の時出力端子７３のみ
が１となり、Ａ−Ｂの時出力端子７４のみが１と
なる。 大小比較回路６および７より出力された符号信
号は排他論理和回路８および論理和回路へ供給さ
れる。排他論理和回路８は２つの入力信号の排他
論理和をとつた信号Ｓを出力し出力端子１０に供
給する。論理和回路９は２つの入力信号の論理和
をとつた信号Ｚを出力し出力端子１１に供給す
る。信号Ｚは（2X−Ａ−Ｂ）（Ａ−Ｂ）＝０の時
Ｚ＝１となり（2X−Ａ−Ｂ）（Ａ−Ｂ）≠０の時
Ｚ＝０となる。一方信号Ｓは（2X−（Ａ−Ｂ））
（Ａ−Ｂ）＜０の時１となり（2X−（Ａ＋Ｂ））（Ａ
−Ｂ）＞０の時０となる。すなわちＡが最近値の
時Ｓ＝０，Ｚ＝０となり、Ｂが最近値の時Ｓ＝
１，Ｚ＝０となり、ＡとＢがＸに対して等距離の
時はＺ＝１でＳは不足となる。 以上説明したように本発明によれば信号Ｘに対
して２つの信号ＡとＢのどちらがＸに近い値を有
するかを判定する最近値判定回路において（2X
−Ａ−Ｂ）の符号および（Ａ−Ｂ）の符号を求
め、求めた符号から最近値判定を行なうように最
近値判定回路を構成することによつて従来の回路
構成に比して回路が簡単にでき、また信号が入力
してから判定結果が出力されるまでの処理時間が
短かくできるので高速の演算が実現できる。 また信号Ｘに対して２より大きいＮ個の信号
A1，A2……ANの中のどれが信号Ｘに一番近い値
を有するかの判定は｜Ｘ−Aj｜と｜Ｘ−Aj｜（但
しｉとｊは１からＮまでの数の２つの組合せ）の
大小関係を本発明の方法によりすべての組合せに
ついて求め、求められたNC2（Ｎ個の中の２つの
組合せの数）個の大小関係から最近値の判定を行
なえばよい。このように構成すれば各｜Ｘ−Ai
｜但しｉは１からＮまでの数）の値を求めてから
大小比較を行なう従来の方法に比して信号が入力
してから判定結果が出力されるまでの処理時間を
短かくできる。
第１図は本発明の第１の実施例の構成を示すブ
ロツク図、第２図は本発明の第２の実施例の構成
を示すブロツク図、第３図は本発明の第３の実施
例の構成を示すブロツク図である。 １，２，３，６１，６２，７１および７２は入
力端子、１０，１１，６３，６４，６５，７３，
７４および７５は出力端子、４は乗算回路、５は
加算回路、１３，１４および１５は減算回路、６
および７は大小比較回路、８は排他論理和回路、
９は論理和回路、１２は最近値判定回路である。
ロツク図、第２図は本発明の第２の実施例の構成
を示すブロツク図、第３図は本発明の第３の実施
例の構成を示すブロツク図である。 １，２，３，６１，６２，７１および７２は入
力端子、１０，１１，６３，６４，６５，７３，
７４および７５は出力端子、４は乗算回路、５は
加算回路、１３，１４および１５は減算回路、６
および７は大小比較回路、８は排他論理和回路、
９は論理和回路、１２は最近値判定回路である。
Claims (1)
- １ 信号Ｘに対して２つの信号ＡとＢのどちらが
信号Ｘに近い値を有するかを判定する回路におい
て、信号Ｘ，ＡおよびＢから（2X−Ａ−Ｂ）の
正負を示す第１の符号信号と（Ａ−Ｂ）の正負を
示す第２の符号信号を求め、求めた第１および第
２の符号信号から最近値判定を行なう手段をそな
えたことを特徴とする最近値判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307281A JPH0241051B2 (ja) | 1981-07-01 | 1981-07-01 | Saikinchihanteikairo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307281A JPH0241051B2 (ja) | 1981-07-01 | 1981-07-01 | Saikinchihanteikairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584433A JPS584433A (ja) | 1983-01-11 |
| JPH0241051B2 true JPH0241051B2 (ja) | 1990-09-14 |
Family
ID=14344441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10307281A Expired - Lifetime JPH0241051B2 (ja) | 1981-07-01 | 1981-07-01 | Saikinchihanteikairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241051B2 (ja) |
-
1981
- 1981-07-01 JP JP10307281A patent/JPH0241051B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS584433A (ja) | 1983-01-11 |
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