JPH0241107B2 - - Google Patents
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- JPH0241107B2 JPH0241107B2 JP58049855A JP4985583A JPH0241107B2 JP H0241107 B2 JPH0241107 B2 JP H0241107B2 JP 58049855 A JP58049855 A JP 58049855A JP 4985583 A JP4985583 A JP 4985583A JP H0241107 B2 JPH0241107 B2 JP H0241107B2
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- timing
- unit cell
- unit
- storage section
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はダイナミツク型記憶装置のうち特に、
単位セル内にデータを保持するための記憶部を２
段有し、それらの間で記憶内容を転送保持するシ
フトレジスタ構造の記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION Among dynamic storage devices, the present invention particularly provides
2 storage units for holding data in unit cells
The present invention relates to a storage device having a shift register structure that has stages and transfers and holds storage contents between them.
ダイナミツク型記憶装置（以後Ｄ−RAMとよ
ぶ。）は記憶の最小単位（以後単位セルとよぶ。）
を複数個有し、更に記憶内容を読み出しと同時に
書き込んだり、リフレツシユするために設けられ
たリフレツシユ回路と、これらの動作のタイミン
グをとるクロツクパルスを作り出すタイミングジ
エネレータを含んで構成される。 A dynamic memory device (hereinafter referred to as D-RAM) is the smallest unit of memory (hereinafter referred to as a unit cell).
The device has a plurality of memory cells, and further includes a refresh circuit provided for reading and writing memory contents at the same time and refreshing them, and a timing generator that generates clock pulses for timing these operations.
第１図は発明者等が他の出願で提案したＤ−
RAMの１列の回路図である。ｎ型電界効果トラ
ンジスタ（以後MOSFETとよぶ。）T1，T2及び
容量C1はデータをライトデータビツトライン５
から書き込み保持する第１の記憶部である。ここ
で第１図の破線で示された容量C1はその部分に
於ける浮遊容量等の総和容量である。またｎ型
MOSFEETT4，T6および容量C2はｎ型
MOSFETT3を介して転送される第１の記憶部の
記憶内容を保持する第２の記憶部である。これら
は第１および第２の記憶部間で記憶内容が転送さ
れるのでシフトレジスタを形成している。ｎ型
MOSFETT5は第２の記憶部の内容をリードデー
タビツトライン４に読み出す読み出し用トランジ
スタである。ライトデータビツトライン５および
リードデータビツトライン４は共に書き込み、読
み出し、リフレツシユを制御するリフレツシユ回
路１に加えられている。 Figure 1 shows the D-
It is a circuit diagram of one column of RAM. N-type field effect transistors (hereinafter referred to as MOSFETs) T 1 , T 2 and capacitance C 1 are used to write data to the data bit line 5.
This is the first storage unit that writes data and holds data from the memory. Here, the capacitance C1 shown by the broken line in FIG. 1 is the total capacitance of stray capacitances, etc. in that part. Also n type
MOSFEETT 4 , T 6 and capacitance C 2 are n-type
This is a second storage section that holds the storage contents of the first storage section that are transferred via the MOSFETT3. These form a shift register since the storage contents are transferred between the first and second storage sections. n-type
MOSFETT5 is a read transistor that reads the contents of the second storage section onto the read data bit line 4. Both the write data bit line 5 and the read data bit line 4 are added to a refresh circuit 1 which controls writing, reading and refreshing.
これら各MOSトランジスタT1，T3，T4，T6
を適切なタイミングで動作させるようにクロツク
パルスを作つているのがタイミングジエネレータ
３である。ここで（φ2）1のように付けられてい
るサフイツクス１は単位セル１へ入力されるもの
であることを示している。 Each of these MOS transistors T 1 , T 3 , T 4 , T 6
The timing generator 3 generates clock pulses to operate the circuit at appropriate timing. Here, the suffix 1 such as (φ2) 1 indicates that it is input to unit cell 1.
この回路のタイミングを表わしたのが第２図で
ある。ここで時間Ｔはタイミングジエネレータ３
の１サイクルを示すものである単位セルが４個で
ある場合には１サイクルは４相となつている。 FIG. 2 shows the timing of this circuit. Here, time T is timing generator 3
When there are four unit cells representing one cycle, one cycle has four phases.
各信号の意味は次のようである。 The meaning of each signal is as follows.
φ1は各単位セルに書き込むタイミングをつく
るクロツクパルスφ2は各単位セルから読み出す
タイミングをつくるクロツクパルスφ3は各単位
セルで第１の記憶部から第２の記憶部へデータを
転送するタイミングをつくるクロツクパルスφ4
はそのためのプリジヤージのタイミングをつくる
クロツクパルスである。ここで各単位セルのクロ
ツクパルスφ3とφ4のタイミングはその単位セル
と補数アドレスの関係にある単位セルのクロツク
パルスφ1とφ2同じになつている。 φ 1 creates the timing to write to each unit cell. Clock pulse φ 2 creates the timing to read from each unit cell. Clock pulse φ 3 creates the timing to transfer data from the first storage section to the second storage section in each unit cell. Clock pulse φ 4
is the clock pulse that creates the precharge timing for this purpose. Here, the timings of clock pulses φ 3 and φ 4 of each unit cell are the same as clock pulses φ 1 and φ 2 of the unit cell having a complement address relationship with that unit cell.
しかし単位セルを１番のものから４番のものま
で順番通りに配置したのでは、タイミングジエネ
レータ３からクロツクパルスを送る配線が複雑に
なり、かつ長くなつてしまつていた。このため半
導体集積回路装置のチツプ面積が大きくなつてし
まうと同時に、スピードが配線容量のために遅く
なつてしまうという欠点を持つていた。 However, if the unit cells were arranged in order from No. 1 to No. 4, the wiring for sending clock pulses from the timing generator 3 would become complicated and long. As a result, the chip area of the semiconductor integrated circuit device becomes large, and at the same time, the speed becomes slow due to the wiring capacitance.
この発明の目的はタイミングジエネレータと単
位セル間の配線を短かくし、チツプサイジを小さ
くすると同時に配線容量による遅れを短かくする
ことのできる記憶装置を提供するものである。 An object of the present invention is to provide a memory device in which the wiring between a timing generator and a unit cell can be shortened, chip size can be reduced, and delays due to wiring capacitance can be shortened.
この発明の記憶装置はデータを保持するための
第１および第２の記憶部と、これらの間で記憶内
容を転送する転送部とを複数の単位セルがそれぞ
れ有し、各単位セルにおいて第１の記憶部に記憶
させるタイミングと第２の記憶部からその記憶内
容を読み出すタイミングとをその単位セルと補数
アドレスの関係にある単位セルの第２の記憶部を
プリチヤージするタイミングおよび記憶部間で記
憶内容を転送するタイミングと同じくし、これら
補数アドレスの関係にある単位セルを隣合わせに
配置するものである。 In the storage device of the present invention, a plurality of unit cells each have first and second storage sections for holding data, and a transfer section for transferring storage contents between them, and in each unit cell, a first storage section and a second storage section are provided. The timing of storing the storage in the storage section and the timing of reading out the storage contents from the second storage section, the timing of precharging the second storage section of the unit cell having a complementary address relationship with the unit cell, and the timing of storing the storage contents between the storage sections. At the same timing as the content is transferred, unit cells having the complementary address relationship are arranged adjacent to each other.
第３図に本発明の記憶回路の一実施例を示す。
単位セルの並びは補数アドレス関係つまり、第３
図のように４相であるならば単位セル１の隣りは
単位セル３とし、単位セル２の隣りは単位セル４
というように並べられている。 FIG. 3 shows an embodiment of the memory circuit of the present invention.
The arrangement of unit cells is based on the complement address relationship, that is, the third
If there are 4 phases as shown in the figure, unit cell 3 is adjacent to unit cell 1, and unit cell 4 is adjacent to unit cell 2.
They are arranged like this.
こうすることによりタイミングジエネレータ３
と各単位セル１〜３間の配線を短かくかつ簡略に
することができる。第３図では４相であるが相数
がもつと多い場合は、もつと顕著になつてくる。
例えば32相であるとすると単位セルを番号順に並
べた場合には単位セル１のクロツクパルスφ3と
φ4は単位セル数にして17個離れた位置から配線
されることになるが、本発明では全て隣の単位セ
ルから配線されるものである。 By doing this, the timing generator 3
The wiring between the unit cells 1 to 3 can be shortened and simplified. In Fig. 3, there are four phases, but as the number of phases increases, it becomes more noticeable.
For example, if there are 32 phases, and the unit cells are arranged in numerical order, the clock pulses φ 3 and φ 4 of unit cell 1 will be wired from positions 17 unit cells apart, but in the present invention, All are wired from adjacent unit cells.
このように配線が短かくなることにより半導体
集積回路装置のチツプ面積は大巾に減少させるこ
とができると同時に、配線容量も少なくなり遅れ
時間も大巾に小さくできる効果がある。またこの
回路構成は非常に簡単に実現可能である。 By shortening the wiring in this manner, the chip area of the semiconductor integrated circuit device can be greatly reduced, and at the same time, the wiring capacitance is also reduced, which has the effect of greatly reducing the delay time. Moreover, this circuit configuration can be realized very easily.
以上のように本発明によればタイミングジエネ
レータと単位セル間のクロツクパルス用配線を短
かくし、チツプサイズを小さくすると同時に配線
容量による遅れ時間を短かくすることが可能とな
る。 As described above, according to the present invention, it is possible to shorten the clock pulse wiring between the timing generator and the unit cell, reduce the chip size, and at the same time shorten the delay time due to the wiring capacitance.
第１図は従来のＤ−RAMの一例を示す回路
図、第２図はそのタイミングを表わすタイミング
図である。第３図は本発明の一実施例による記憶
装置の回路図である。
１……リフレツシユ回路、２……単位セル、３
……タイミングジエネレータ、４……リードデー
タビツトライン、５……ライトデータビツトライ
ン。
FIG. 1 is a circuit diagram showing an example of a conventional D-RAM, and FIG. 2 is a timing diagram showing its timing. FIG. 3 is a circuit diagram of a memory device according to an embodiment of the present invention. 1... Refresh circuit, 2... Unit cell, 3
...Timing generator, 4...Read data bit line, 5...Write data bit line.
Claims (1)
２の記憶部と、該第１の記憶部の記憶内容を第２
の記憶部に転送する転送部とを有し、各単位セル
の第１の記憶部に記憶させるタイミングと第２の
記憶部の記憶内容を読み出すタイミングとをその
単位セルと補数アドレスの関係にある単位セルの
第２の記憶部にプリチヤージするタイミングと第
１の記憶部から第２の記憶部に記憶内容を転送す
るタイミングとを同じとし、更に補数アドレスの
関係にある単位セル同志を隣合わせに配置したこ
とを特徴とする記憶装置。1 Each unit cell has first and second storage sections that hold data, and a second storage section that stores the storage contents of the first storage section.
and a transfer unit that transfers the data to the storage unit of each unit cell, and the timing of storing the content in the first storage unit of each unit cell and the timing of reading out the storage content of the second storage unit are in a complementary address relationship with the unit cell. The timing of precharging the unit cell to the second storage section and the timing of transferring the storage contents from the first storage section to the second storage section are the same, and unit cells having a complement address relationship are arranged next to each other. A storage device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049855A JPS59177791A (en) | 1983-03-25 | 1983-03-25 | Memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049855A JPS59177791A (en) | 1983-03-25 | 1983-03-25 | Memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177791A JPS59177791A (en) | 1984-10-08 |
| JPH0241107B2 true JPH0241107B2 (en) | 1990-09-14 |
Family
ID=12842665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049855A Granted JPS59177791A (en) | 1983-03-25 | 1983-03-25 | Memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177791A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249428A (en) * | 1985-08-28 | 1987-03-04 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1983
- 1983-03-25 JP JP58049855A patent/JPS59177791A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59177791A (en) | 1984-10-08 |
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