JPH0241107B2 - - Google Patents
Info
- Publication number
- JPH0241107B2 JPH0241107B2 JP58049855A JP4985583A JPH0241107B2 JP H0241107 B2 JPH0241107 B2 JP H0241107B2 JP 58049855 A JP58049855 A JP 58049855A JP 4985583 A JP4985583 A JP 4985583A JP H0241107 B2 JPH0241107 B2 JP H0241107B2
- Authority
- JP
- Japan
- Prior art keywords
- storage
- timing
- unit cell
- unit
- storage section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000295 complement effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明はダイナミツク型記憶装置のうち特に、
単位セル内にデータを保持するための記憶部を２
段有し、それらの間で記憶内容を転送保持するシ
フトレジスタ構造の記憶装置に関する。
単位セル内にデータを保持するための記憶部を２
段有し、それらの間で記憶内容を転送保持するシ
フトレジスタ構造の記憶装置に関する。
ダイナミツク型記憶装置（以後Ｄ−RAMとよ
ぶ。）は記憶の最小単位（以後単位セルとよぶ。）
を複数個有し、更に記憶内容を読み出しと同時に
書き込んだり、リフレツシユするために設けられ
たリフレツシユ回路と、これらの動作のタイミン
グをとるクロツクパルスを作り出すタイミングジ
エネレータを含んで構成される。
ぶ。）は記憶の最小単位（以後単位セルとよぶ。）
を複数個有し、更に記憶内容を読み出しと同時に
書き込んだり、リフレツシユするために設けられ
たリフレツシユ回路と、これらの動作のタイミン
グをとるクロツクパルスを作り出すタイミングジ
エネレータを含んで構成される。
第１図は発明者等が他の出願で提案したＤ−
RAMの１列の回路図である。ｎ型電界効果トラ
ンジスタ（以後MOSFETとよぶ。）T1，T2及び
容量C1はデータをライトデータビツトライン５
から書き込み保持する第１の記憶部である。ここ
で第１図の破線で示された容量C1はその部分に
於ける浮遊容量等の総和容量である。またｎ型
MOSFEETT4，T6および容量C2はｎ型
MOSFETT3を介して転送される第１の記憶部の
記憶内容を保持する第２の記憶部である。これら
は第１および第２の記憶部間で記憶内容が転送さ
れるのでシフトレジスタを形成している。ｎ型
MOSFETT5は第２の記憶部の内容をリードデー
タビツトライン４に読み出す読み出し用トランジ
スタである。ライトデータビツトライン５および
リードデータビツトライン４は共に書き込み、読
み出し、リフレツシユを制御するリフレツシユ回
路１に加えられている。
RAMの１列の回路図である。ｎ型電界効果トラ
ンジスタ（以後MOSFETとよぶ。）T1，T2及び
容量C1はデータをライトデータビツトライン５
から書き込み保持する第１の記憶部である。ここ
で第１図の破線で示された容量C1はその部分に
於ける浮遊容量等の総和容量である。またｎ型
MOSFEETT4，T6および容量C2はｎ型
MOSFETT3を介して転送される第１の記憶部の
記憶内容を保持する第２の記憶部である。これら
は第１および第２の記憶部間で記憶内容が転送さ
れるのでシフトレジスタを形成している。ｎ型
MOSFETT5は第２の記憶部の内容をリードデー
タビツトライン４に読み出す読み出し用トランジ
スタである。ライトデータビツトライン５および
リードデータビツトライン４は共に書き込み、読
み出し、リフレツシユを制御するリフレツシユ回
路１に加えられている。
これら各MOSトランジスタT1，T3，T4，T6
を適切なタイミングで動作させるようにクロツク
パルスを作つているのがタイミングジエネレータ
３である。ここで（φ2）1のように付けられてい
るサフイツクス１は単位セル１へ入力されるもの
であることを示している。
を適切なタイミングで動作させるようにクロツク
パルスを作つているのがタイミングジエネレータ
３である。ここで（φ2）1のように付けられてい
るサフイツクス１は単位セル１へ入力されるもの
であることを示している。
この回路のタイミングを表わしたのが第２図で
ある。ここで時間Ｔはタイミングジエネレータ３
の１サイクルを示すものである単位セルが４個で
ある場合には１サイクルは４相となつている。
ある。ここで時間Ｔはタイミングジエネレータ３
の１サイクルを示すものである単位セルが４個で
ある場合には１サイクルは４相となつている。
各信号の意味は次のようである。
φ1は各単位セルに書き込むタイミングをつく
るクロツクパルスφ2は各単位セルから読み出す
タイミングをつくるクロツクパルスφ3は各単位
セルで第１の記憶部から第２の記憶部へデータを
転送するタイミングをつくるクロツクパルスφ4
はそのためのプリジヤージのタイミングをつくる
クロツクパルスである。ここで各単位セルのクロ
ツクパルスφ3とφ4のタイミングはその単位セル
と補数アドレスの関係にある単位セルのクロツク
パルスφ1とφ2同じになつている。
るクロツクパルスφ2は各単位セルから読み出す
タイミングをつくるクロツクパルスφ3は各単位
セルで第１の記憶部から第２の記憶部へデータを
転送するタイミングをつくるクロツクパルスφ4
はそのためのプリジヤージのタイミングをつくる
クロツクパルスである。ここで各単位セルのクロ
ツクパルスφ3とφ4のタイミングはその単位セル
と補数アドレスの関係にある単位セルのクロツク
パルスφ1とφ2同じになつている。
しかし単位セルを１番のものから４番のものま
で順番通りに配置したのでは、タイミングジエネ
レータ３からクロツクパルスを送る配線が複雑に
なり、かつ長くなつてしまつていた。このため半
導体集積回路装置のチツプ面積が大きくなつてし
まうと同時に、スピードが配線容量のために遅く
なつてしまうという欠点を持つていた。
で順番通りに配置したのでは、タイミングジエネ
レータ３からクロツクパルスを送る配線が複雑に
なり、かつ長くなつてしまつていた。このため半
導体集積回路装置のチツプ面積が大きくなつてし
まうと同時に、スピードが配線容量のために遅く
なつてしまうという欠点を持つていた。
この発明の目的はタイミングジエネレータと単
位セル間の配線を短かくし、チツプサイジを小さ
くすると同時に配線容量による遅れを短かくする
ことのできる記憶装置を提供するものである。
位セル間の配線を短かくし、チツプサイジを小さ
くすると同時に配線容量による遅れを短かくする
ことのできる記憶装置を提供するものである。
この発明の記憶装置はデータを保持するための
第１および第２の記憶部と、これらの間で記憶内
容を転送する転送部とを複数の単位セルがそれぞ
れ有し、各単位セルにおいて第１の記憶部に記憶
させるタイミングと第２の記憶部からその記憶内
容を読み出すタイミングとをその単位セルと補数
アドレスの関係にある単位セルの第２の記憶部を
プリチヤージするタイミングおよび記憶部間で記
憶内容を転送するタイミングと同じくし、これら
補数アドレスの関係にある単位セルを隣合わせに
配置するものである。
第１および第２の記憶部と、これらの間で記憶内
容を転送する転送部とを複数の単位セルがそれぞ
れ有し、各単位セルにおいて第１の記憶部に記憶
させるタイミングと第２の記憶部からその記憶内
容を読み出すタイミングとをその単位セルと補数
アドレスの関係にある単位セルの第２の記憶部を
プリチヤージするタイミングおよび記憶部間で記
憶内容を転送するタイミングと同じくし、これら
補数アドレスの関係にある単位セルを隣合わせに
配置するものである。
第３図に本発明の記憶回路の一実施例を示す。
単位セルの並びは補数アドレス関係つまり、第３
図のように４相であるならば単位セル１の隣りは
単位セル３とし、単位セル２の隣りは単位セル４
というように並べられている。
単位セルの並びは補数アドレス関係つまり、第３
図のように４相であるならば単位セル１の隣りは
単位セル３とし、単位セル２の隣りは単位セル４
というように並べられている。
こうすることによりタイミングジエネレータ３
と各単位セル１〜３間の配線を短かくかつ簡略に
することができる。第３図では４相であるが相数
がもつと多い場合は、もつと顕著になつてくる。
例えば32相であるとすると単位セルを番号順に並
べた場合には単位セル１のクロツクパルスφ3と
φ4は単位セル数にして17個離れた位置から配線
されることになるが、本発明では全て隣の単位セ
ルから配線されるものである。
と各単位セル１〜３間の配線を短かくかつ簡略に
することができる。第３図では４相であるが相数
がもつと多い場合は、もつと顕著になつてくる。
例えば32相であるとすると単位セルを番号順に並
べた場合には単位セル１のクロツクパルスφ3と
φ4は単位セル数にして17個離れた位置から配線
されることになるが、本発明では全て隣の単位セ
ルから配線されるものである。
このように配線が短かくなることにより半導体
集積回路装置のチツプ面積は大巾に減少させるこ
とができると同時に、配線容量も少なくなり遅れ
時間も大巾に小さくできる効果がある。またこの
回路構成は非常に簡単に実現可能である。
集積回路装置のチツプ面積は大巾に減少させるこ
とができると同時に、配線容量も少なくなり遅れ
時間も大巾に小さくできる効果がある。またこの
回路構成は非常に簡単に実現可能である。
以上のように本発明によればタイミングジエネ
レータと単位セル間のクロツクパルス用配線を短
かくし、チツプサイズを小さくすると同時に配線
容量による遅れ時間を短かくすることが可能とな
る。
レータと単位セル間のクロツクパルス用配線を短
かくし、チツプサイズを小さくすると同時に配線
容量による遅れ時間を短かくすることが可能とな
る。
第１図は従来のＤ−RAMの一例を示す回路
図、第２図はそのタイミングを表わすタイミング
図である。第３図は本発明の一実施例による記憶
装置の回路図である。 １……リフレツシユ回路、２……単位セル、３
……タイミングジエネレータ、４……リードデー
タビツトライン、５……ライトデータビツトライ
ン。
図、第２図はそのタイミングを表わすタイミング
図である。第３図は本発明の一実施例による記憶
装置の回路図である。 １……リフレツシユ回路、２……単位セル、３
……タイミングジエネレータ、４……リードデー
タビツトライン、５……ライトデータビツトライ
ン。
Claims (1)
- １ 各単位セルはデータを保持する第１および第
２の記憶部と、該第１の記憶部の記憶内容を第２
の記憶部に転送する転送部とを有し、各単位セル
の第１の記憶部に記憶させるタイミングと第２の
記憶部の記憶内容を読み出すタイミングとをその
単位セルと補数アドレスの関係にある単位セルの
第２の記憶部にプリチヤージするタイミングと第
１の記憶部から第２の記憶部に記憶内容を転送す
るタイミングとを同じとし、更に補数アドレスの
関係にある単位セル同志を隣合わせに配置したこ
とを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049855A JPS59177791A (ja) | 1983-03-25 | 1983-03-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049855A JPS59177791A (ja) | 1983-03-25 | 1983-03-25 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59177791A JPS59177791A (ja) | 1984-10-08 |
| JPH0241107B2 true JPH0241107B2 (ja) | 1990-09-14 |
Family
ID=12842665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049855A Granted JPS59177791A (ja) | 1983-03-25 | 1983-03-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59177791A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249428A (ja) * | 1985-08-28 | 1987-03-04 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1983
- 1983-03-25 JP JP58049855A patent/JPS59177791A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59177791A (ja) | 1984-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4412313A (en) | Random access memory system having high-speed serial data paths | |
| US4330852A (en) | Semiconductor read/write memory array having serial access | |
| JP2740063B2 (ja) | 半導体記憶装置 | |
| US4322635A (en) | High speed serial shift register for MOS integrated circuit | |
| US4024512A (en) | Line-addressable random-access memory | |
| JPH0546040B2 (ja) | ||
| GB2141849A (en) | Monolithic storage device | |
| US20020194424A1 (en) | Multiport memory, data processor and data processing system | |
| JP3177094B2 (ja) | 半導体記憶装置 | |
| JPS6213758B2 (ja) | ||
| US4811305A (en) | Semiconductor memory having high-speed serial access scheme | |
| US4281401A (en) | Semiconductor read/write memory array having high speed serial shift register access | |
| KR960042730A (ko) | 반도체기억장치 | |
| JPH0520834B2 (ja) | ||
| US4551821A (en) | Data bus precharging circuits | |
| JPH0283891A (ja) | 半導体メモリ | |
| US4354259A (en) | Semiconductor memory device having improved column selection structure | |
| KR880006698A (ko) | 씨모오스 반도체 메모리장치의 입출력 회로 | |
| JPS6128198B2 (ja) | ||
| JPS63308796A (ja) | 内容呼び出しメモリ | |
| JPS6146916B2 (ja) | ||
| JP2795846B2 (ja) | 半導体装置 | |
| JPH0746500B2 (ja) | 集積回路メモリ装置 | |
| JP3344630B2 (ja) | 半導体記憶装置 | |
| JPS6116098A (ja) | 半導体ダイナミツクメモリ装置 |