JPH0241172B2 - - Google Patents

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JPH0241172B2
JPH0241172B2 JP56107243A JP10724381A JPH0241172B2 JP H0241172 B2 JPH0241172 B2 JP H0241172B2 JP 56107243 A JP56107243 A JP 56107243A JP 10724381 A JP10724381 A JP 10724381A JP H0241172 B2 JPH0241172 B2 JP H0241172B2
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semiconductor wafer
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test
conductive
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JP56107243A
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Matsukueruroi Borin Deiuitsudo
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AT&T Corp
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AT&T Technologies Inc
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Publication date
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Publication of JPH0241172B2 publication Critical patent/JPH0241172B2/ja
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
    • H10P74/27—Structural arrangements therefor
    • H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
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    • H10P74/203—Structural properties, e.g. testing or measuring thicknesses, line widths, warpage, bond strengths or physical defects
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 発明の技術分野 本発明は集積回路のレベル間の位置不整合をモ
ニタでき、かつ集積回路ウエーハの製造中におい
てマスク水準間の位置不整合を、電気的に測定す
る試験用装置を備えた半導体ウエーハ及びその製
造法に係る。
発明の技術的背景 集積回路が次第に複雑になり、かつ寸法が小さ
くなるにつれ、製造工程全般に渡り異なるマスク
の高さにより規定される並んだパターン間の位置
のずれを正確に測定できることが、より重要にな
る。マスクレベル間の位置不整合を示す電気的試
験手順については、“集積回路製造中のフオトマ
スクの位置整合を評価するための電気的試験及び
視察位置整合試験構造の比較“インターナシヨナ
ル・エレクトロン・デバイス・ミーテイング・テ
クニカル・ダイジエスト（International
Electron Devices Meeting Technical Digest）、
1977年12月５−７日、ワシントン、デイーシー、
21節、7A−7F頁に述べられている。
先に引用した論文の第１図は、いわゆる電気的
位置合せ用抵抗対を示す。抵抗対は各チツプ位置
においてウエーハ中に多数の回路が形成される通
常の製造プロセス中のウエーハ内に設けられる。
各抵抗対は、多層構造のあるレベルに形成され、
垂直に配置された２本の直線の脚から成る。脚は
それぞれＸ及びＹの基準の方向に並行で、相互に
接続されている。接続は上の絶縁層中に形成され
た電極用窓を通し、各脚の空間的に分離された点
において行われる。絶縁層の最上部上のパターン
形成された導電層は、窓の中に導電部分を含み、
空間的に分離された点を、各電極パツドに接続す
る働きをする。試験中、電流は各二脚抵抗を通し
て流れるようにされる。それによりＸ及びＹの両
方向中における電極窓の位置不整合を、電気的に
示すことができる。従つてたとえばΔXのＸ方向
不整合の場合、Ｘ方向に平行な脚の一部に生じる
電圧は、完全に整合がとれた場合に比べ、理想的
にはΔVだけ増加し、その他の部分に生じる電圧
は、理想的にはΔVだけ減少するであろう。同様
の表示は、Ｙ方向窓のＹ方向平行脚中の不整合に
も行えるであろう。
ある位置不整合を信頼性良く検出できるために
は、上に述べた形の試験用構造中のＸ脚又はＹ脚
の二つの部分間の電圧差が、できるだけ大きいこ
とが望ましい。従つて、当業者らはレベル間の位
置不整合に応答して試験用構造中に生じる電圧差
を、増すことに努力を行つてきた。もしそのよう
に性能が改善されたなら、集積回路製作プロセス
中の位置不整合を測定する先に述べた試験技術の
感度は、増すであろうことが認識された。する
と、レベル間のわずかな位置不整合を信頼性よく
モニタできれば、より高い歩留りと低価格の集積
回路素子を実現するよう、製作プロセスを修正す
る基礎となる。
発明の概要 従つて、本発明の目的は改善された試験装置の
実現にある。より具体的には、本発明の目的は集
積回路ウエハ中で実現される改善された試験用構
造に係る。その構造によると、ウエハ製作プロセ
ス中のマスクレベル間の位置合せの正確さは、先
に引用した論文に述べられている試験器より高い
感度で測定できる。
簡単に言うと、本発明のこれらの目的及び他の
目的は、集積回路ウエハが少くとも１個の試験専
用に設置したサイト（site）を含む具体的な実施
例において、実現される。そのようなサイトのそ
れぞれにおいて、２個の相互に接続された導電性
Ｓ形試験用部材が、回路を他の多数のサイトに作
成する通常の集積回路製作工程中に形成される。
一つの部材はＸ方向の位置不整合の試験器を構成
し、電気的な接続をするよう設計された３本の相
互に接続された水平の脚から成る。他方の試験部
材はＹ方向の位置不整試験器を構成し、Ｘ方向試
験器に対し90度に配置され、電気的に接続をする
よう設計された３本の相互接続された垂直な脚か
ら成る。各試験部材への接続は、隣接した絶縁層
中に作られた窓を通して行われる。ΔXのＸ方向
位置不整合の場合、Ｘ方向試験部材の一部分に生
じる電圧は、整合がとれた場合に比べ、2ΔVだ
け増加し、一方他の部分に生じる電圧は2ΔVだ
け減少する。Ｙ方向の位置不整合の場合、Ｙ方向
試験部材により、同様の表示が得られる。
要約すると、本発明は多数のチツプサイトを含
む半導体ウエハから成る。チツプサイトには多数
の集積回路が、プロセス工程に従つてそれぞれ同
時に製作される。プロセス工程中、パターン形成
された上部及び下部導電層間に配置された絶縁層
中に、窓が形成されるよう設計される。ウエハは
更に位置整合試験用に設置された少くとも１個の
サイトを含む。そのようなサイトのそれぞれは、
相互に90度に配置された２個の相互接続Ｓ形導電
性部材が、下部又は上部層のレベルに形成されて
いる。
実施例 第１図はウエハ１０を示す。多数の標準的な集
積回路又はデバイスが、当業者には周知の方法に
より、ウエハ１０上の多数のチツプサイト又は領
域に製作されることになつている。一具体例にお
いては、ウエハ１０はシリコンのような半導体材
料で作られた４インチ径の部分から成り、256個
の標準的な回路又はデバイスをその上に含む。加
えて、ウエハ１０は本発明の原理に従い位置整合
試験構造が作られる少くとも一つのサイトを含
む。
実際には第１図のウエハ１０上に、複数の空間
的に分離された試験サイトを含むと、しばしば有
利である。そのようにして、回転方向の位置不整
合及びウエハ全体のゆがみが、特定のサイトにお
ける位置不整合とともにモニタできる。たとえ
ば、ウエハ１０上にほぼ一様に分布した５個のそ
のようなサイト１２ないし１６が第１図に示され
ている。第１図中の各試験サイトは、破線で輪郭
が示されている。（標準的な集積回路又はデバイ
スが製作されるチツプサイトは、第１図中には特
別には記載されていない。）例として、各試験サ
イトは一辺が約400ミクロン（μｍ）の正方形の
領域から成る。そのような各サイトに位置不整合
試験用構造を形成することにより、集積回路の製
作プロセス中、ウエハの全表面に渡りマスクのレ
ベル間の位置整合を示す表示が得られる。
通常の集積回路の製作途中において、先に、規
定された構造に対する電極窓の位置整合は特に重
要で、困難な工程である。従つて、ここで特に詳
細の述べる具体的な試験用構造の例は、多層集積
回路構造中の窓のレベルの整合をモニタすること
について述べる。
以下に具体的に述べる特定の例においては下の
導電性パターンに対する窓の整合を検査すべきで
ある。導電性パターン上の絶縁層を通して、窓が
形成される。続いてもう一つのパターン化された
導電層が絶縁層上に形成され、窓内で二つの導電
層間の電気的接続が行われる。その場合におい
て、本発明の原理に従い作られたＳ形試験部材
が、下部導電層中に形成される。しかし、たとえ
ば下部のパターン化された導電層上に配置された
絶縁層中に形成された窓に対する上部パターン導
電層の位置整合をモニタする場合においては、Ｓ
形試験用部材は上部導電層中に形成すべきことを
理解すべきである。この最後に述べた場合には、
下部導電層はたとえば多結晶シリコンで作られ、
上部導電層はアルミニウムのような適当な金属で
作られる。本明細書の高感度試験技術を用いるこ
とにより、窓に対するパターン化された上部金属
層の位置整合が、効果的にモニタされる。
本発明の原理に従つて作られる試験用構造は、
レベル間の位置不整合の発生を、感度よく示す。
それに応答して、位置不整合の傾向が増加するの
を避けるように、プロセス工程がしばしば実際に
修正され、もし修正されなければ、集積回路構造
にやがて欠陥が生じるであろう。
第２図は本発明の原理に従つて作られる具体的
な試験用構造の上面図である。第２図に示される
のは、多層集積回路ウエハ中の窓レベル間の整合
をモニタするために設計された特定の構造であ
る。第２図において、破線で囲まれた領域は、第
１図に示された試験用サイトを拡大したものであ
る。第２図の試験用構造は、標準の集積回路がウ
エハ１０中の他のサイトに形成されるのと同時
に、層毎に製作される。従つて、たとえば試験サ
イト中に形成される各導電部分は、多数の回路サ
イト中に導電パターンが形成される工程中に作ら
れる。同様に、絶縁層、電極窓、電極パツド及び
相互接続は、試験用サイト及び回路サイトにおい
て、順次並行して形成される。
一般に、第２図の試験用構造は、基板２２中又
はその上に形成された導電性部材２０から成る。
最初の具体例を示すため、基板２２はウエハ１０
のシリコン基板から成ると仮定し、部材２０は基
板２２中に形成された通常の拡散又は注入領域か
ら成ると仮定する。
第２図の部材２０は二つの相互に接続されたＳ
形素子から成るとみなすことができる。一つのＳ
形素子は３本の水平脚２１から２３までと２本の
垂直脚２４，２５を含む。他方のＳ形素子は３本
の垂直脚２６ないし２８と２本の水平脚２９，３
０を含む。第２図中に示されるように、２個の詳
細に描かれたＳ形素子は、相互に90度を向いてい
る。最初に述べたＳ形素子は、Ｘ方向の位置不整
合を電気的にモニタできる一手段を構成し、他方
の素子はＹ方向の位置整合モニタの一部を構成す
る。
不必要に第２図を複雑にしないために、基板２
２上の絶縁層と部材２０は示されていない。この
層はたとえば二酸化シリコンにより作られ、第３
図に示されており、参照番号１７が付されてい
る。第３図にはまた、基板２２及び第２図のＹ方
向Ｓ形部材の導電性脚２７が示されている。先に
述べたように、第３図は３と示した線に沿つて見
た第２図の試験構造の一部分の断面を示す。
第１図のウエハ１０上に多数の通常の集積回路
を製作するのに用いられるプロセス工程に従い、
層１７が一部を構成する先に述べた絶縁層中に、
精密に位置合せされた微細孔又は窓が、形成され
るように設計される。複数のそのような窓又は孔
は、第２図中に詳細に示されるサイト１２のよう
な各試験用サイトに作られるように設計される。
より具体的には、第２図に示されるように、９個
の窓、３２ないし４０が先に述べた絶縁層を貫い
て、かつ下の導電部材２０の各種の空間的に離れ
た部分へのアクセスを作るように設計される。続
いて、絶縁層の最上部に、たとえばアルミニウム
のような金属で作られた導電層が堆積され、かつ
パターン形成される。このパターン形成された導
電層の部分は、窓３２ないし４０中に延び、導電
部材２０との接触を作る。この導電層の他の部分
は、試験サイト１２（第２図）の周囲に分布した
電極パツド４４を形成し、加えてパツドと窓３２
ないし４０中に延びる部分間の接続を形成するよ
う、パターン形成される。そのようにして、外部
試験装置と先に述べた導電部分２０の９個の指定
された部分との間が、電気的に接続される。
本発明の原理に従い作られた具体的な試験構造
において、第２図の導電部材２０は単位面積当り
30オームのシート抵抗と、10μｍの幅Ｗを特徴と
する。更に、部材２０の10本の脚のそれぞれの長
さＬは、約60μｍである。電極窓３２ないし４０
のそれぞれは、約3μｍ×3μｍと測定されると仮
定する。そのような特定の一実施例において、入
力パツド４５及び出力パツド４８間の部材２０の
抵抗は、約1800オームである。パツド４５及び４
８間に約10ボツトの試験電圧を印加することによ
り、約5.5ミリアンペアの試験電流が、それらの
間に流れる。すると、サイト１２上の選択された
一対のパツド間で測定された電圧は、第２図に示
された電極窓の位置整合の程度を示す。
第２図の導電部材２０に対して、示された窓が
適切に位置合せされている時、窓３３及び３４間
の部材２０全体の距離は、窓３４及び３５間の部
材２０全体の距離に等しいように設計される。従
つて、パツド４５及び４８間に電流が流れるのに
応答して、パツド４４及び４６間に生じる電圧
V44-46は、パツド４４及び５２間に生じる電圧
V44-52に等しい。同様に、位置整合がとれた場
合、パツド４７及び５０間の電圧V47-50は、パツ
ド４７及び４９間の電圧V47-49に等しいように設
計される。
第２図において、脚２３中の電極窓３６は窓３
５から基準距離LRだけ離れている。具体的な一
実施例において、LRは30μｍに等しい。パツド５
１及び５２により、電極窓３５及び３６間の電圧
効果が、測定できる。そのようにして、導電部材
２０の先に述べた長さに渡つて生じる電圧の基準
値又は校正値が、確認される。もちろん、パツド
４６，５２又は５０，４９のようなすでに存在す
るパツドを経て電気的接続が行われる他の先に述
べた長さは、校正のために使用できる。
具体例を示すため、第１図のウエハ１０のプロ
セス途中で、試験サイト１２及び近くの回路サイ
トの両方の中における電極窓の位置合せが、先に
指定した位置から、Ｘ及びＹ方向にずれていると
仮定する。具体的には、各窓はあらかじめ決めら
れた位置から、＋Ｘ方向に0.5μｍ（ΔLx）、＋Ｙ方
向に0.5μｍ（ΔLy）だけずれていると仮定する。
第２図において、電極３２ないし４０のそれぞれ
の右及び上にある破線の正方形は、そのような位
置整合がとれていない部材２０上の位置を示す。
窓３２ないし４０からずれた窓は、それぞれ３
２′ないし４０′で示されている。
先に述べた位置不整合の場合、V44-46を測定す
る導電部材２０中の導電路は、位置整合の場合に
比べ2ΔLxだけ短く、一方V44-52を測定する導電
路は、2ΔLxだけ長い。従つて、Ｘ方向の位置不
整合に起因するV44-46及びV44-52間の電圧差は、
先に提案した試験構造の２倍である。この電圧差
は、もちろん位置不整合の大きさを表わす。Ｘ方
向の位置不整合が0.5μｍの場合、V44-46及び
V44-52間の電圧差は、位置整合の場合に比べ、実
際には約30ミリボルトとなる。
同様に、先に示した位置不整合の場合、V47-50
を測定する導電路は、整合のとれた場合に比べ
2ΔLyだけ短く、V47-49を測定する導電路は、
2ΔLyだけ長い。従つて、比較的感度よくＹ方向
の位置不整合を、ここに示した試験構造により示
される。
実際の集積回路工程において、先に述べた電気
的測定は、電極窓の位置不整合を、正確にかつ感
度よく示すものである。これらの測定をモニタ
し、かつ必要に応じプロセスパラメータをそれに
対応させて調整することにより、製作工程をあら
かじめ決められた範囲内に、容易にかつ信頼性を
よく保つことができる。
本発明の原理に従うと、ここに述べた形のＳ形
導電部材は、他のマスクレベル間の整合を試験す
るための後続の他のマスクレベルに形成される。
たとえば、これは第３図に示される具体的な方法
により、行われる。たとえば二酸化シリコンでで
きた絶縁層６０が、電極パツド４７（第２図）ま
で延びる導電部材１８を被覆する。層６０の最上
部には、相互に90度に配置された２個のＳ形導電
部が、追加して形成される、その一つの脚６２の
断面が、第３図に示されている。例として、脚６
２を含むＳ形部材は、単位面積当り約20オームの
シート抵抗を示すドープされた多結晶シリコンで
作られていると仮定する。そうでなければ、たと
えばこれらの追加されたＳ形部分は、第２図に示
されたものと同一である。
絶縁層６４が第３図中に示された脚６２を含む
導電性Ｓ形部材上に形成される。その後層６４中
に電極窓が形成され、上で述べたのと同様にし
て、層６４上及び電極窓中に、パターン形成され
た導電層６６が堆積される。そのようにして、電
極窓が規定されるマスクの高さと、脚６２を含む
Ｓ形部材が規定される高さとの間でなされる位置
整合が、電気的に測定される。
最後に、上に述べた技術及び試験用構造は、本
発明の原理を説明するためだけのものであること
を、理解すべきである。これらの原理に従うと、
本発明の精神及び視野を離れることなく、当業者
には多くの修正及び変形が可能である。
【図面の簡単な説明】
第１図は本発明に従い作成される試験用構造
に、複数の位置を有する半導体ウエハを示す図、
第２図は本発明の原理に従い作成される試験用構
造の具体例の上面図、第３図は第２図中で３と印
された線に沿つてみた第２図に示された試験構造
の一例の断面を概略的に示した図である。 〔主要部分の符号の説明〕、Ｓ形導電性試験部
材……２０，３０、窓……３２−４０、水平脚要
素……２１−２３、パツド……４４−５０、距離
……LR、接続するための手段……５１，５２、
絶縁層……１７。

Claims (1)

  1. 【特許請求の範囲】 １ 定められたプロセス段階に従い、半導体ウエ
    ーハの１ないし複数のチツプサイトに、少くとも
    １個の集積回路を製作する工程を含み、該段階は
    パターン形成された上部及び下部導電層間に絶縁
    層を形成すること、および該ウエハー上に位置整
    合試験用に設計された少くとも１個の試験サイト
    を形成することを含み、各チツプサイトに該層が
    形成されたのと同じ各工程において、各試験サイ
    トに、上部及び下部導電層間に絶縁層を形成する
    工程が含まれる半導体ウエーハの製造方法におい
    て、 前記導電層の一つのレベルにおいて、各試験サ
    イトに、相互に90度に配置された２個のＳ形導電
    性試験部材（例えば２０，３０）を形成すること
    を特徴とする半導体ウエーハの製造方法。 ２ 前記Ｓ形導電性試験部材への電気的接続を可
    能にするため、各試験サイトにおいて絶縁層中に
    多数の窓を形成し、そして隣接した窓間のＳ形導
    電性試験部材に沿つた距離を決定することによ
    り、窓の位置不整合を決定することを特徴とする
    特許請求の範囲第１項に記載の半導体ウエーハの
    製造方法。 ３ 前記隣接する窓間のＳ形導電性試験部材によ
    り流れる電流の電圧降下を測定することによつ
    て、前記距離が決定されることを特徴とする特許
    請求の範囲第２項に記載の半導体ウエーハの製造
    方法。 ４ 前記Ｓ形部材はチツプサイトの下部導電層が
    形成される工程と同じ工程により形成され、前記
    窓はチツプサイトに窓が形成されるのと同じ工程
    により形成され、後続のチツプ製作のための位置
    調整は、電圧の決定に応答してオペレータにより
    行われることを特徴とする特許請求の範囲第１項
    に記載の半導体ウエーハの製造方法。 ５ パターン形成された上部及び下部導電層間に
    絶縁層が配置されるプロセス段階に従い、多数の
    集積回路が同時にそれぞれの中に製作される多数
    の集積回路が同時にそれぞれの中に製作される多
    数のチツプサイトと、位置合せ試験用に設計され
    た該ウエーハ上の少くとも一つのサイトから成る
    半導体ウエーハにおいて、 そのようなサイトのそれぞれは、該導電層の一
    つのレベルにおいて、相互に90度に配置された２
    個のＳ形導電性部材がその中に形成されているこ
    とを特徴とする半導体ウエーハ。 ６ 各試験サイトにおける絶縁層（例えば１７）
    は、該回路チツプサイトにおいて、絶縁層が形成
    されるのと同じ工程で形成され、窓（例えば３２
    −４０）は該回路チツプサイトにおいて、窓が形
    成されるのと同じ工程で、各試験サイトにおいて
    絶縁層中に形成され、該Ｓ形部材は該回路サイト
    に該層が形成されかつパターン形成されるのと同
    じ工程で、該導電層の一つの中に形成されること
    を特徴とする特許請求の範囲第５項に記載の半導
    体ウエーハ。 ７ 各試験サイトにおけるＳ形導電性部材の１つ
    は、３本の水平脚要素（例えば２１−２３）の中
    央部にそれぞれ関連した電極窓を有し、他方は３
    本の垂直脚要素（例えば２６−２８）の中央部に
    それぞれ関連した電極窓を有することを特徴とす
    る特許請求の範囲第６項に記載の半導体ウエー
    ハ。 ８ 各試験サイトにおける該パターン形成された
    導電層の他の一つは、パツド（例えば４４−５
    ０）と、窓を通し該脚要素の各異なる部分に対す
    る電極を形成するための相互接続部分を含むこと
    を特徴とする特許請求の範囲第８項に記載の半導
    体ウエーハ。 ９ 該Ｓ形部材は相互接続され、該ウエーハは更
    に各試験サイトにおいて、相互接続された２個の
    該Ｓ形部材の端部にそれぞれ関連した２個の追加
    された窓と、該部材を通して電流が流れるよう、
    該端部との接点を形成するため、該追加された窓
    のそれぞれに関連したパツド及び相互接続部分を
    含むことを特徴とする特許請求の範囲第８項に記
    載の半導体ウエーハ。 １０ あらかじめ決められた距離（例えばLR）
    だけ空間的に離れ、該距離間の電圧降下を測定す
    るために該部材の領域と接続するための手段（例
    えば５１，５２）を含むことを特徴とする特許請
    求の範囲第９項に記載の半導体ウエーハ。
JP56107243A 1980-07-11 1981-07-10 Semiconductor wafer and method of producing same Granted JPS5749247A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/167,408 US4386459A (en) 1980-07-11 1980-07-11 Electrical measurement of level-to-level misalignment in integrated circuits

Publications (2)

Publication Number Publication Date
JPS5749247A JPS5749247A (en) 1982-03-23
JPH0241172B2 true JPH0241172B2 (ja) 1990-09-14

Family

ID=22607262

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