JPS63220537A - 半導体基板 - Google Patents
半導体基板Info
- Publication number
- JPS63220537A JPS63220537A JP5461287A JP5461287A JPS63220537A JP S63220537 A JPS63220537 A JP S63220537A JP 5461287 A JP5461287 A JP 5461287A JP 5461287 A JP5461287 A JP 5461287A JP S63220537 A JPS63220537 A JP S63220537A
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- resistors
- semiconductor substrate
- polysilicon resistors
- semiconductor devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板に関し、特に０．１ＧΩ以上の高
いポリシリコン抵抗を有する半導体装置を形成した半導
体基板に関する。
いポリシリコン抵抗を有する半導体装置を形成した半導
体基板に関する。
従来の半導体装置の例を第３図に示す。スクライプ線１
４で囲まれた半導体基板をコレクタとし、その中にベー
ス領域１１とエミッタ領域１２を有し、ベース領域１１
上にはベース電極用のポンディングパッド６が、またエ
ミッタ領域１２上にはエミッタ電極用のポンディングパ
ッド１３を有し、これらポンディングパッド６と１３と
が金属の配線８と０．１ＧΩ以上の高い抵抗値のポリシ
リコン抵抗７，９とで接続されている。かかるポリシリ
コン抵抗７，９のみの抵抗値の測定は、チェックパター
ンが存在しないため、実際の半導体装置の１つを用いて
いたが、配ａ８とのコンタクト窓１０に１０〜１５ψμ
ｍあるグローブの針が当てられず、素子形成後にポンデ
ィングパッド部６，１３にグローブ針を当てて測定して
いた。
４で囲まれた半導体基板をコレクタとし、その中にベー
ス領域１１とエミッタ領域１２を有し、ベース領域１１
上にはベース電極用のポンディングパッド６が、またエ
ミッタ領域１２上にはエミッタ電極用のポンディングパ
ッド１３を有し、これらポンディングパッド６と１３と
が金属の配線８と０．１ＧΩ以上の高い抵抗値のポリシ
リコン抵抗７，９とで接続されている。かかるポリシリ
コン抵抗７，９のみの抵抗値の測定は、チェックパター
ンが存在しないため、実際の半導体装置の１つを用いて
いたが、配ａ８とのコンタクト窓１０に１０〜１５ψμ
ｍあるグローブの針が当てられず、素子形成後にポンデ
ィングパッド部６，１３にグローブ針を当てて測定して
いた。
上述した従来の０．１ＧΩ以上の高いポリシリコン抵抗
を有する半導体装置を形成した半導体基板は、ポリシリ
コン抵抗の検査を行なう専用の検査パターンを有しない
ため、抵抗の特性を検査しようとするとき、次のような
欠点があった。
を有する半導体装置を形成した半導体基板は、ポリシリ
コン抵抗の検査を行なう専用の検査パターンを有しない
ため、抵抗の特性を検査しようとするとき、次のような
欠点があった。
１、電極形成後でないと測定できない。
２、トランジスタのエミッターベース間（第３図（ｂ）
）が抵抗と並列に入っているため測定値に影響を与える
。
）が抵抗と並列に入っているため測定値に影響を与える
。
３、抵抗が非常に太きいため、測定時に小電流１が流れ
ず測定精度が悪い。
ず測定精度が悪い。
本発明によれば、ポリシリコンを堆積させることによっ
て形成された０、１ＧΩ以上の抵抗を有する半導体装置
とともに、ポリシリコン抵抗の特性検査を行なう検査パ
ターンチップを基板面内数箇所に挿入した半導体基板を
得る。
て形成された０、１ＧΩ以上の抵抗を有する半導体装置
とともに、ポリシリコン抵抗の特性検査を行なう検査パ
ターンチップを基板面内数箇所に挿入した半導体基板を
得る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体基板の平面図である
。第２図は第１図の半導体基板に挿入されている抵抗検
査専用パターンの拡大図である。
。第２図は第１図の半導体基板に挿入されている抵抗検
査専用パターンの拡大図である。
半導体基板２の数カ所に抵抗検査専用パターン１を有し
ておシ、各パターン１はポリシリコン抵抗４の両端にコ
ンタクト３を有する形状となっている。コンタクト３と
コンタクト３との間のポリシリコン抵抗４の長さは、実
際の半導体装置に配されているポリシリコン抵抗（第３
図７又は９）の長さの整数分の１とし、幅は、整数倍と
することで検査専用パターン１の抵抗値を下げ実際の半
導体装置に配されているポリシリコン抵抗（ｇ３図７．
９）の抵抗値と相関をもたせている。尚、検査専用パタ
ーン１は他の半導体装置と同じ面積のチップ上に形成さ
れており、周囲はスクライブ線５で囲まれている。
ておシ、各パターン１はポリシリコン抵抗４の両端にコ
ンタクト３を有する形状となっている。コンタクト３と
コンタクト３との間のポリシリコン抵抗４の長さは、実
際の半導体装置に配されているポリシリコン抵抗（第３
図７又は９）の長さの整数分の１とし、幅は、整数倍と
することで検査専用パターン１の抵抗値を下げ実際の半
導体装置に配されているポリシリコン抵抗（ｇ３図７．
９）の抵抗値と相関をもたせている。尚、検査専用パタ
ーン１は他の半導体装置と同じ面積のチップ上に形成さ
れており、周囲はスクライブ線５で囲まれている。
この仁とによって、ポリシリコン抵抗の抵抗値の測定が
実際の半導体装置（第３図）に配されているポリシリコ
ン抵抗（第３図７，９）を測定したよシも大きな電流で
測定が可能となシ測定精度が高まり、又トランジスタの
影響を受けずに測定が可能となるという利点がある。
実際の半導体装置（第３図）に配されているポリシリコ
ン抵抗（第３図７，９）を測定したよシも大きな電流で
測定が可能となシ測定精度が高まり、又トランジスタの
影響を受けずに測定が可能となるという利点がある。
以上説明したように、本発明は、０．１ＧΩ以上の高抵
抗値のポリシリコン抵抗を有する半導体装置とともに、
ポリシリコン抵抗の特性検査のだめの検査パターンを設
けた専用のチップを半導体基板面内数箇所に挿入するこ
とにより、電極形成前に特性検査できることで、細かな
抵抗の制御が可能となり、又検査パターンの抵抗値を下
げられること、測定に際しトランジスタ部の影響を受け
々いため抵抗の測定精度を高めることができる効果があ
る。
抗値のポリシリコン抵抗を有する半導体装置とともに、
ポリシリコン抵抗の特性検査のだめの検査パターンを設
けた専用のチップを半導体基板面内数箇所に挿入するこ
とにより、電極形成前に特性検査できることで、細かな
抵抗の制御が可能となり、又検査パターンの抵抗値を下
げられること、測定に際しトランジスタ部の影響を受け
々いため抵抗の測定精度を高めることができる効果があ
る。
第１図は本発明の一実施例の半導体基板の平面図、第２
図は第１図の半導体基板に挿入される抵抗の検査パター
ンチップの拡大平面図、第３図（ａ）は従来からの抵抗
を有する半導体装置の平面図、第３図（ｂ）は第３回し
）の等価回路図である。 １・・・・・・検査専用パターン、２・・・・・・半導
体基板、３・・・・・・コンタクト、４・・・・・・ポ
リシリコン抵抗、５・・・・・・スクライブ線、６・・
・・・・ポンディングパッド（ベース側）、７・・・・
・・ポリシリコン抵抗（エミッターベース間）、８・・
・・・・配線、９・・・・・・ポリシリコン抵抗（ベー
ス）、１０・・・・・・コンタクト窓、１１・・・・・
・ベース領域、１２・・・・・・エミッタ領域、１３・
・・・・・ポンディングパッド（エミッタ側）、１４・
・・・・・スクライブ線。 −〇− （ｂ） 葦 ３ 図
図は第１図の半導体基板に挿入される抵抗の検査パター
ンチップの拡大平面図、第３図（ａ）は従来からの抵抗
を有する半導体装置の平面図、第３図（ｂ）は第３回し
）の等価回路図である。 １・・・・・・検査専用パターン、２・・・・・・半導
体基板、３・・・・・・コンタクト、４・・・・・・ポ
リシリコン抵抗、５・・・・・・スクライブ線、６・・
・・・・ポンディングパッド（ベース側）、７・・・・
・・ポリシリコン抵抗（エミッターベース間）、８・・
・・・・配線、９・・・・・・ポリシリコン抵抗（ベー
ス）、１０・・・・・・コンタクト窓、１１・・・・・
・ベース領域、１２・・・・・・エミッタ領域、１３・
・・・・・ポンディングパッド（エミッタ側）、１４・
・・・・・スクライブ線。 −〇− （ｂ） 葦 ３ 図
Claims (1)
- ポリシリコンを堆積させることによって形成された、０
．１ＧΩ以上の抵抗を有する半導体装置とともに、前記
抵抗の特性検査を行なう検査パターンを基板面内数箇所
に挿入したことを特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5461287A JPS63220537A (ja) | 1987-03-09 | 1987-03-09 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5461287A JPS63220537A (ja) | 1987-03-09 | 1987-03-09 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63220537A true JPS63220537A (ja) | 1988-09-13 |
Family
ID=12975563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5461287A Pending JPS63220537A (ja) | 1987-03-09 | 1987-03-09 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220537A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143061A (en) * | 1979-04-25 | 1980-11-08 | Hitachi Ltd | Integrated circuit |
| JPS5740951A (en) * | 1980-08-25 | 1982-03-06 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5749247A (en) * | 1980-07-11 | 1982-03-23 | Western Electric Co | Semiconductor wafer and method of producing same |
| JPS605537A (ja) * | 1984-05-11 | 1985-01-12 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-03-09 JP JP5461287A patent/JPS63220537A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143061A (en) * | 1979-04-25 | 1980-11-08 | Hitachi Ltd | Integrated circuit |
| JPS5749247A (en) * | 1980-07-11 | 1982-03-23 | Western Electric Co | Semiconductor wafer and method of producing same |
| JPS5740951A (en) * | 1980-08-25 | 1982-03-06 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS605537A (ja) * | 1984-05-11 | 1985-01-12 | Nec Corp | 半導体装置の製造方法 |
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