JPH0241538A - キャッシュメモリ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサにおいて、キャッシュメモ
リ内のデータとメインメモリ内のデータとの無矛盾性保
証制御を行うためのキャッシュメモリ制御方式に関する
ものである。

〔従来の技術〕

複数の処理ユニットがメインメモリを共有して使用する
マルチプロセッサシステムにおいて、各処理ユニットが
キャッシュメモリを有する場合、他の処理ユニットによ
り書き換えられたデータをキャッシュメモリ内に持つこ
とにより、処理ユニットが誤った処理を実行しないよう
に、各処理ユニットのキャッシュメモリ内のデータとメ
インメモリ内のデータとの無矛盾性保証制′４Ｂ（−数
制御）を行うことは不可欠である。

一般に、キャッシュメモリは複数のエントリから成り、
各エントリは、ブロックのアドレス情報を格納するタグ
部、ブロックデータを格納するデータ部、タグ部および
データ部に格納されている内容が有効であるか無効であ
るかを示すバリッド部から成る。

処理ユニットがアドレスａで指定されるメインメモリの
データを書き換える時、処理ユニット内のキャッシュメ
モリおよびメインメモリの書き換エバ処理ユニットによ
り行われる。他の処理ユニットのキャッシュメモリとメ
インメモリとの無矛盾性保証制御は以下のように行う。

キャッシュメモリは、書き換えられたメインメモリのア
ドレスａ　（ライトアドレス）を入力し、バリッド部で
有効であることが示されているエントリのタグ部を検索
する。検索の結果ライトアドレスａで指定されるデータ
を含むブロックがキャッシュメモリに存在した時、当該
ブロックを格納しているエントリのバリッド部に無効を
セットする。

以上述べたように、従来のキャッシュメモリとメインメ
モリとの無矛盾性保証制御方式では、他の処理ユニット
により書き換えられたメインメモリのデータがキャッシ
ュメモリ内に存在するが否かをチエ７りし、存在してい
ればそのデータを無効化していた。

〔発明が解決しようとする課題〕

しかし従来の方式では、各処理ユニットのキャッシュメ
モリにおいて、他の処理ユニットが書き換えを行った全
てのライトアドレスに対して、ライトアドレスを含むブ
ロックがキャッシュメモリに格納されているか否かのチ
エツクを行う必要があった。この方式では、以下に示す
競合が発生し、プロセッサからキャッシュメモリへのア
クセス待ち時間が生じる。

（１）無矛盾性保証制御を行うためのライトアドレスの
キャッシュメモリへの入力と、プロセッサがキャッシュ
メモリ内のデータにアクセスするためのアドレスの入力
との競合。

（２）ライトアドレスに対する無矛盾性保証制御を行う
ためのタグ部の検索と、プロセッサがキャッシュメモリ
内のデータにアクセスするためのタグ部の検索との競合
。

競合を減少させる方法として、（１）に対しては、キャ
ッシュメモリにライトアドレスを入力するための専用ピ
ンを設ける方法、（２）に対しては、キャッシュメモリ
内に同一情報を格納するタグ部を２個設け、一方をプロ
セッサからのアクセスに使用し、他方をライトアドレス
のチエツクに使用する方法がある。しかし、専用ビンを
設ける方法では、キャッシュメモリのピン数が増加する
欠点がある。また、タグ部を２個設ける方法では、キャ
ッシュメモリ内に冗長な情報が含まれることになる。

〔課題を解決するための手段〕

本発明はこれらの課題を解決するためになされたもので
、各処理ユニットは、キャッシュメモリ内に格納しであ
るブロックが、他のいずれの処理ユニットのキャッシュ
メモリに格納しているかの情報を持つものである。メイ
ンメモリを書き換える処理ユニットは、ライトアドレス
と共に無矛盾性保証制御を行う必要のある（書き換えた
データを含むブロックを格納している）キャッシュメモ
リを指定するためのキャッシュ指定情報を出力し、他の
処理ユニットは、キャッシュ指定情報により指定された
時のみライトアドレスのチエツクおよび無効化（または
書き換え）を行うものである。

〔作　用〕

各処理ユニットで行われるライトアドレスのチエツク回
数は減少し、ライトアドレスのチエツクとプロセッサか
らキャッシュメモリへのアクセスとの競合は減少される
。

〔実施例〕

次に本発明について図面を参照して以下に詳述する。

図は、本発明の実施例が適用される回路のブロック図で
ある。

同図において、１，２．３は処理ユニット、４はシステ
ムバス、５はメインメモリ、６はバスマスクコントロー
ラ、１０．２０．３０はプロセッサ、１１．２１．３１
はキャッシュメモリ、１２゜２２．３２はキャッシュ指
定回路、１３，２３゜３３はバスコントローラ、４１は
アドレスバス、４２はデータバス、４３はブロック要求
バス、４４はブロック転送応答バス、４５はキャッシュ
メモリ１１のキャッシュ指定バス、４６はキャッシュメ
モリ２１のキャッシュ指定バス、４７はキャッシュメモ
リ３１のキャッシュ指定バス、４８は書き込み指示バス
、１００，２００，３００はプロセッサバスである。キ
ャッシュメモリ１１，２１．３１は複数のエントリから
成り、各エントリは、ブロックのアドレス情報を格納す
るタグ部、キャッシュ指定バス上の値を格納すキャッシ
ュ指定部、ブロックデータを格納するデー外部、エント
リに格納されている内容がを効であるか無効であるかを
示すバリッド部から成る。

ここで、メインメモリ５のアドレスａで指定されるデー
タを含むブロックをＢａとし、ブロックＢａはキャッシ
ュメモリ２１に格納されており、キャッシュメモリ１１
．３１には格納されていないものとする。

プロセッサ１０からアドレスａで指定されるデータが要
求された時、メインメモリ５から処理ユニットｌのキャ
ッシュメモリ１１へのブロックＢａの転送は以下のよう
に行われる。

処理ユニット１からプロセッサバス１００を介して要求
されたアドレスａのデータを含むブロックＢａがキャッ
シュメモリ１１に存在しないので、キャッシュメモリ１
１は信号線１０１を介してバスコントローラ１３にブロ
ック転送を行うように指示する。バスコントローラ１３
は、信号ｖＡ１０２を介してシステムバス４の使用要求
をバスマスクコントローラ６に知らせる。バスマスクコ
ントローラ６は、予め定められた手続に従い１つのバス
コントローラにのみシステムバス４の使用許可を与える
。信号＆？ｌ　１０３を介してシステムバス４の使用許
可がバスコントローラ１３に与えられ時、アドレスバス
４１上にアドレスａを出力し、ブロック要求バス４３に
ブロック転送要求信号を出力し、信号線１０４を介して
キャッシュ指定回路１２にブロック要求をシステムバス
４に出力したことを知らせ、キャッシュ指定回路３は信
号線１０５を介してキャッシュ指定バス４５上に「１」
を出力する。

バスコントローラ２３は、ブロック要求バス４３上に出
力されているブロック要求信号により、ブロック転送が
行われることを知り、アドレスバス４１上に出力されて
いるアドレスａのデータを含むブロックＢａが転送され
ることを信号線２０６を介してキャッシュメモリ２１に
知らせる。キャッシュメモリ２１は、アドレスａのデー
タを含むブロックＢａが内部に格納されているか否かの
チエツクを行う。キャッシュメモリ２１には、ブロック
Ｂａが格納されているので、キャッシュメモリ２１は信
号線２０７を介してキャッシュ指定回路２２にブロック
［３ａが格納されていることを知らせる。キャッシュ指
定回路２２は、信号線２０５を介してキャッシュ指定バ
ス４６上に「１」を出力する。

パスコントローラ３３は、ブロック要求バス４３上に出
力されているブロック要求信号により、ブロック転送が
行われること知り、アドレスバス４１上に出力されてい
るアドレスａのデータを含むブロック１３ａが転送され
ることを信号線３０６を介してキャッシュメモリ３１に
知らせる。キャッシュメモリ３１は、アドレスａのデー
タを含むブロックＢａが内部に格納されているか否かの
チエツクを行う。キャッシュメモリ３１にはブロックＢ
ａが格納されていないので、キャッシュメモリ３１は、
信号線３０７を介してキャッシュ指定回路３２にブロッ
クＢａが格納されていないことを知らせる。キャッシュ
指定回路３２は、信号線３０５を介してキャッシュ指定
バス４７上に「０」を出力する。

メインメモリ５はブロック要求バス４３上に出力されて
いるブロック要求信号により、ブロックが要求されてい
ることを知り、アドレスバス４１上に出力されているア
ドレスａのデータを含むブロックＢａを読み出し、ブロ
ックＢａの転送を開始する。

以上処理ユニット１がブロック要求バス４３上にブロッ
ク要求信号を出力してから、処理ユニット２，３および
メインメモリ５の動作は並列に実行され、処理ユニット
２および３の動作はメインメモリ５がブロックＢａの転
送を開始するまでに終了する。

メインメモリ５はブロックＢａの転送を開始することを
ブロック転送応答バス４４を介して処理ユニソｌ−１，
２，３に通知し、データバス４２上にブロックＢａを出
力する。

パスコントローラ１３は、ブロック転送応答バス４４を
介して要求したブロックＢａがデータバス４２上に出力
されることを知り、データバス４２上に出力されたブロ
ックＢａをチップバス１００を介してキャッシュメモリ
１１に入力する。キャッシュメモリ１１は、予め定めら
れた手続により選択したエントリのタグ部にアドレスａ
のタグ情報を、キャッシュ指定部には信号線１０８およ
び１０９を介して入力したキャッシュ指定バス４６上の
値「１」およびキャッシュ指定バス４７上の値「０」を
、データ部にはチップバス１００を介して入力したブロ
ックＢａを、バリッド部には有効を示す値「１」をそれ
ぞれ書き込む。

キャッシュメモリ２１は、ブロック転送応答バス４４を
介してブロックＢａが転送されることを知り、ブロック
Ｂａが格納されているエントリのキャッシュ指定部に、
信号線２０８および２０９を介して入力したキャッシュ
指定バス４５上の値「１」およびキャッシュ指定バス４
７上の値「０」を書き込む。

キャッシュメモリ３１は、ブロックＢａを格納していれ
ば、キャッシュメモリ２１と同様に動作するが、ここで
はブロックＢａを格納していなので動作しない。

以上、メインメモリ５がブロック要求応答バス４４上に
ブロック転送を開始する信号を出力してからの処理ユニ
ット１．２および３の動作は並列に実行される。ブロッ
ク転送が終了すると、パスコントローラ１３は、信号線
１０２を介してシステムバス４の使用が終了したことを
ハスマスクコントローラ６に知らせる。

以上述べたようにブロックＢａを転送することにより、
全てのキャッシュメモリに対して、ブロックＢａを格納
しているエントリのキャッシュ指定情報部に、ブロック
Ｂａを格納しているキャッシュメモリを指定する情報が
格納される。

請求項１に対応する一実施例においては、プロセッサ１
０が、メインメモリ５のアドレスａで指定されるデータ
を書き換える動作およびプロセッサ１０により書き換え
られたメインメモリ５のデータとキャッシュメモリ１１
，２１．３１内のデータとの無矛盾性保証制御は以下の
ようにして行われる。

プロセッサ１０がメインメモリ５上のアドレスａのデー
タを書き換える時、プロセッサ１０は、プロセッサバス
１００にアドレスａおよび書き換えデータを出力する。

キャッシュメモリ１１は、プロセッサバス上に出力され
ているアドレスａおよび書き換えデータを入力し、バリ
ッド部に有効であることを示す情報を格納しているエン
トリのタグ部を検索する。

アドレスａで指定されるデータを含むブロックＢａを格
納するエントリが内部に存在すれば、ブロックＢａに含
まれるアドレスａで指定されるデータをチップバスから
入力した書き換えデータに書き換える。アドレスａで指
定されるデータを含むブロックＢａを格納するエントリ
が内部に存在していなければ、書き換えは行わない。こ
こでは、ブロックＢａを格納するエントリがキャッシュ
メモリ１１の内部に存在するので、ブロックＢａに含ま
れるアドレスａで指定されるデータをチップバス１００
を介して入力した書き換えデータに書き換える。

バスコントローラ１３は、信号線１０２を介してシステ
ムバスの使用要求をバスマスクコントローラ６に知らせ
る。信号ｖＡ１０３を介してシステムバス４の使用許可
がバスコントローラ１３に与えられた時、バスコントロ
ーラ１３は、アドレスバス４１上にアドレスａを、デー
タバス４２上に書き換えデータを、書き込み指示バス４
８に書き込み指示信号を出力するとともに、システムバ
ス４に書き込み情報を出力していることを信号線１１０
を介してキャッシュメモリ１１に知らせる。

キャッシュメモリ１１は、ブロックＢａを格納するエン
トリが内部に存在すれば、当該エントリのキャッシュ指
定部に格納しである情報を信号線１０８および１０９を
介してキャッシュ指定バス４６および４７に出力する。

ブロックＢａを格納するエントリが内部に存在していな
ければ、信号線１０８および１０９を介してキャッシュ
指定バス４６および４７に値「１」を出力する。ここで
は、ブロックＢａを格納するエントリがキャッシュメモ
リ１１の内部に存在するので、キャッシュ指定バス４６
上に「１」を、キャッシュ指定バス４７上に「０」を出
力する。

メインメモリ５は、書き込み指示バス４８上の書き込み
指示を受は取り、アドレスバス４１上に出力されている
アドレスａにデータバス４２上に出力されている書き換
えデータを書き込む。

処理ユニット２において、キャッシュ指定回路２２は、
信号線２０５を介して書き込み指示バス４６上の値を入
力する。信号線２０５を介して入力した値が「１」の時
、信号線２１１を介してバスコントローラ２３にシステ
ムバス４に出力されている書き換え情報について無矛盾
性保証制御を行う必要のあることを知らせる。信号線２
０５を介して入力した値が「０」の時、信号線２１１を
介してバスコントローラ２３にシステムバス４に出力さ
れている書き換え情報について無矛盾性保証制御を行う
必要のないこを知らせる。この場合、書き込み指示バス
４６上には値「１」が出力されているので、バスコント
ローラ２３は無矛盾性保証制御を行うために、アドレス
バス４１上のアドレスａについて無矛盾性保証制御を行
うことを信号線２０６を介してキャッシュメモリ２１に
指示する。キャッシュメモリ２１は、信号線２０６を介
して入力されたアドレスａを含むブロックが格納してあ
れば無効化する必要のあること知り、アドレスａのデー
タを含むブロックＢａがキャッシュメモリ２１に格納さ
れているか否かのチェッソクを行う。キャッシュメモリ
２１には、フロックＢａが格納されているので、ブロッ
クＢａが格納されているエントリのバリッド部に無効を
示す情報を書き込む。

処理ユニット３において、キャッシュ指定回路３２は、
信号線３０５を介して書き込み指示バス４７上の「０」
を入力し、信号綿３１１を介してバスコントローラ３３
にシステムバス４に出力されている書き換え情報につい
て無矛盾性保証制御を行う必要のないことを知らせる。

バスコントローラ３３は、アドレスバス４１上に出力さ
れているアドレスをキャッシュメモリ３１に入力しない
。

処ｆｆユニット１は、メインメモリ５の書き換えを終了
すると、バスコントローラ１３は、信号線１０２を介し
てシステバス４の使用が終了したことをバスマスクコン
トローラ６に知らせる。

請求項２に対応する一実施例においては、処理ユニット
１からメインメモリ５の書き換えが終了すると、キャッ
シュメモリ１１は、ブロックＢａを格納するエントリが
内部に存在すれば、当該エントリのキャッシュ指定格納
部に値「０」を格納する。

これにより、他のプロセッサにより書き換えが行われた
全てのメインメモリのアドレスに対して、当該アドレス
を含むブロックが各キャッシュメモリに格納されている
か否かのチエツクをする必要がなくなり、各キャッシュ
メモリにおける書き換えられたアドレスのチエツクとプ
ロセッサからのアクセスとの競合を減少させることが可
能となる。

〔発明の効果〕

以上説明したように本発明は、各処理ユニットは、キャ
ッシュメモリ内に格納しであるブロックが、他のいずれ
の処理ユニットのキャッシュメモリに格納しているかの
情報を持つものである。メインメモリを書き換える処理
ユニットは、ライトアドレスと共に無矛盾性保証制御を
行う必要のあるキャッシュメモリを指定するためのキャ
ッシュ指定情報を出力し、他の処理ユニットは、キャッ
シュ指定情報により指定された時のみライトアドレスの
チ、１１７りおよび無効化を行うようにしたことにより
、各処理ユニットで行われるライトアドレスのチエツク
回数は減少し、ライトアドレスのチエツクとプロセッサ
からキャッシュメモリへのアクセスとの競合は減少され
る。

このため、他のプロセッサにより書き換えが行われた全
てのメインメモリのアドレスに対して、当該アドレスを
含むブロックが各キャッシュメモリに格納されているか
否かのチエツクをする必要がなくなり、各キャッシュメ
モリにおける書き換えられたアドレスのチエツク回数を
減少させることが可能となる。

また、請求項２に記載の発明を用いることにより、１つ
の処理ユニットが同一のブロック内のデータを速読して
書き換える場合、最初の書き換え時のみ他の処理ユニッ
トのキャッシュメモリで無矛盾性保証制御（書き換えら
れたデータを含むブロックの無効化）を行い、２回目以
降の書き換え時には他の処理ユニットのキャッシュメモ
リで無矛盾性保証制御を行わないようにすることが可能
となる。

このように本発明によれば、全てのブロック転送に対し
て、転送されるブロックが自キャッシュメモリ内に格納
されているか否かのチエツクをすることが必要となるが
、一般に、ブロック転送回数は、メインメモリの書き換
え回数に比較して少ないので、各キャッシュメモリでの
チエツク回数を減少させることが出来る。

【図面の簡単な説明】

図は本発明の一実施例が適用される回路のブロック図で
ある。 １．２．３・・・処理ユニット、４・・・システムバス
、５・・・メインメモリ、６・・・バスマスクコントロ
ーラ、１０，２０．３０・・・プロセッサ、１１，２１
．３１・・・キャッシュメモリ、１２．２２．３２・・
・バスコントローラ、４１・・・アドレスバス、４２・
・・データバス、４３・・・ブロック要求ハス、４４・
・・ブロック転送応答ハス、４５，４６．４７・・・キ
ャッシュ指定バス、４８・・・書き込み指示バス、１０
０．２００，３００・・・プロセッサバス。 特許出願人　日本電信電話株式会社 代　理　人　山川政樹（ほか１名）

Claims (2)

【特許請求の範囲】
1. （１）ブロック情報格納部およびキャッシュ指定情報部
   を有する複数のエントリから成るキャッシュメモリ、キ
   ャッシュ指定回路およびプロセッサから構成される複数
   の処理ユニットと、この処理ユニットとシステムバスで
   接続されたメインメモリとを備えた情報処理装置におい
   て、 処理ユニットが上記メインメモリから自キャッシュメモ
   リにブロックＢを転送する時、 ブロック転送を行う処理ユニットのキャッシュ指定回路
   はシステムバス上に予め定められたキャッシュ指定情報
   を出力し、 ブロック転送を行わない他の処理ユニットは、転送され
   るブロックＢが自キャッシュメモリの内部に格納されて
   いる場合、自キャッシュ指定回路から上記システムバス
   上に予め定められたキャッシュ指定情報を出力すると共
   に、他の処理ユニットのキャッシュ指定回路が上記シス
   テムバス上に出力しているキャッシュ指定情報をブロッ
   クＢが格納されているエントリのキャッシュ指定情報格
   納部に格納し、 ブロック転送を行う処理ユニットは、転送されたブロッ
   クＢおよび他の処理ユニットのキャッシュ指定回路が上
   記システムバス上に出力しているキャッシュ指定情報を
   予め定められた手続により選択されたエントリのブロッ
   ク情報格納部、キャッシュ指定情報格納部に格納し、 上記処理ユニットが上記メインメモリを書き換える時、 書き換えを行う処理ユニットは、システムバス上に上記
   メインメモリの書き換え情報を出力し、自キャッシュメ
   モリに書き込みを行うブロックが格納されている場合、
   書き込みが行われるブロックを格納しているエントリの
   キャッシュ指定情報格納部に格納されているキャッシュ
   指定情報を上記システムバスに出力し、自キャッシュメ
   モリに書き込みを行うブロックが格納されていない場合
   、予め定められたキャッシュ指定情報を上記システムバ
   スに出力し、 書き込みを行わない処理ユニットは、上記システムバス
   に各処理ユニット毎に予め定められたキャッシュ指定情
   報が出力されている場合、上記システムバス上に出力さ
   れている書き換え情報を用いて自キャッシュメモリ内の
   データと上記メインメモリ内のデータの無矛盾性保証制
   御を行うことを特徴とするキャッシュメモリ制御方式。
2. （２）請求項１において、上記処理ユニットが上記メイ
   ンメモリを書き換える時、書き換えを行う処理ユニット
   は、自キャッシュメモリに書き込みを行うブロックが格
   納されている場合、書き込みが行われるブロックを格納
   しているエントリのキャッシュ指定情報格納部に格納さ
   れているキャッシュ指定情報を上記システムバスに出力
   した後、キャッシュ指定情報を予め定められたキャッシ
   ュ指定情報に書き換えることを特徴とするキャッシュメ
   モリ制御方式。