JPS5822834B2 - バッフア・インバリッド制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、バッファ・インバリッド制御方式、特にバッ
ファ・メモリを利用する１つまたは複数のプロセッサ装
置をそなえたシステムにおいて、主記憶装置の内容が書
替えられた際に上記バッファ・メモリの内容を無効化す
るバッファ・インバリッド処理に当って、同じインバリ
ッド・アドレスが複数回繰返して転送されてきたときそ
の中の１つのみを受付けるようにし、バッファ・インバ
リッド処理を効率よく行なうようにしたバッファ・イン
バリッド制御方式に関するものである。

いわゆるバッファ・メモリを利用するデータ処理システ
ムにおいては、主記憶装置上の内容を例えば１ブロツク
（３２バイト）単位でバッファ・メモリ上に転送してお
き、プロセッサ装置は該バッファ・メモリをアクセスし
つつ処理？進行してゆ（。

この場合、例えばマルチプロセッサ・システムの下であ
るプロセッサ装置が主記憶装置の内容を書替えたとき、
尚該書替えられたアドレスの内容がバッファ・メモリ上
に転送されている可能性があることから、上記書替えた
アドレスをバッファ・メモリに対してインバリッド・ア
ドレスとして転送するようにする。

そしてバッファ・メモリ側では該転送されてきたインバ
リッド・アドレスによってバッファ・メモリの内容を無
効化してゆく処理を行なうようにする。

この場合、インバリッド・アドレスが送られてきた側の
プロセッサ装置においてメモリ・ビジーとなっているこ
とがあることから、従来から、上記送られてきたインバ
リッド・アドレスをインバリッド・アドレス・レジスタ
に一時保持せしめることが行われる。

このような保持を行なうに坐っては、当該インバリッド
処理が未終了である期間において論理矛盾が生じないよ
う配慮されることは言うまでもない。

即ち例えば未終了である期間内に主記憶装置からブロッ
ク・ロードが行なわれるような場合、正しくインバリッ
ド処理が終了するようにされる。

なお、本明細書において、インバリッド・アドレスなる
語を用いているが、インバリッドの対象となるアドレス
を意味する。

上記の如きバッファ・インバリッド制御を行なうに当っ
ては、次の如き問題点を含んでいる。

即ち、上記主記憶装置の内容を書替える処理は例えば１
バイト単位ないし８バイト単位で行なわれるが、一方バ
ツファ・メモリ上には１ブロツク（３２バイト）単位で
転送されており上記バッファ・インバリッド処理は当該
書替えたアドレスを含む１ブロック単位に対して行なわ
れる。

このため、上記主記憶装置側で同じブロック単位に属す
る内容を順次書替える如き処理が行なわれるとき、最初
に与えられたインバリッド・アドレスによって所望のバ
ッファ・インバリッド処理が終了されるのにも拘らず、
同じインバリッド・アドレスが次々と与えられることに
なる。

即ちバッファ・メモリ側では不必要に繰返しインバリッ
ド処理を実行しなげればならなくなる。

本発明は上記の点を解決することを目的としており、先
に与えられてインバリッド・アドレス・レジスタにセッ
トされたインバリッド・アドレスと同じ内容をもつイン
バリッド・アドレスが転送されてきた場合には、それを
無視せしめるようにし、不必要なインバリッド処理を実
行しないようにすることを目的としている。

そしてそのため、本発明のバッファ・インバリッド制御
方式は主記憶装置と１つまたは複数のプロセッサ装置と
をそなえ、上記主記憶装置上の予め定めた単位のデータ
をバッファ・メモリ上に転送しておいて上記プロセッサ
装置が該バッファ・メモリをアクセスしつつ処理を進め
るデータ処理システムにおいて、上記主記憶装置の内容
が書替えられたとき上記バッファ・メモリの内容を無効
化するインバリッド・アドレスが転送されるインバリッ
ド・アドレス・レジスタをもうけると共に、該インバリ
ッド・アドレス・レジスタの内容と上記転送されてきた
インバリッド・アドレスとを比較する比較回路をもうけ
、該比較回路が不一致出力を発したときのみ上記転送さ
れてきたインバリッド・アドレスを上記インバリッド・
アドレス・レジスタにセットせしめるようにしたことを
特徴としている。

以下図面を参照しつつ説明する。

図は本発明の一実施例構成を示す。

図中の符号１は主記憶装置、２Ａ、２Ｂは夫々記憶制御
装置であって各プロセッサ装置からのアクセス要求を中
介するもの、３Ａ、３Ｂ 、４Ａ 、４Ｂは夫々プロセ
ッサ装置、５Ａ、５Ｂは夫々バッファ・メモリであって
本実施例の場合記憶制御装置ＳＣＵにもうけられるもの
、６Ａ、６Ｂは夫々バッファ・メモリのタグ部であって
後述するデータ部の格納されているデータのアドレスが
格納されるもの、７Ａ、７Ｂは夫々バッファ・メモリの
データ部であって上述の如く主記憶装置から１バイト単
位でデータが転送されて格納されるもの、８Ａ、８Ｂは
夫々インバリッド・アドレス・レジスタであって転送さ
れてくるインバリッド・アドレスがセットされるもの、
Ｆはフラグ・ビット、９Ａ、９Ｂは夫々比較回路であっ
て本発明によりもうけられるもの、１０Ａ、１０Ｂは夫
々アンド回路を表わしている。

例えばプロセッサ装置３Ａが処理を進めるに当っては、
バッファ・メモリ５Ａまたは５Ｂをアクセスしつつ処理
を行なってゆく。

この間必要なデータがバッファ・メモリ５Ａまたは５Ｂ
上に存在しない場合、主記憶装置１に対してブロック・
ロードがかげられ、主記憶装置１上の内容が１ブロック
単位でバッファ・メモリ５Ａまたは５Ｂのデータ部ＩＡ
または７Ｂ上に転送され、該転送されている内容に対応
するアドレス情報はタグ部６Ａまたは６Ｂに保管される
。

上記の如く処理を進めてゆく間に、例えばプロセッサ装
置３Ｂが主記憶装置１上の内容を書替えた如き場合、バ
ッファ・メモ１Ｊ５Ａおよび５Ｂ側には上述のインバリ
ッド・アドレス（ＩＮＶ・ＡＤＲ８）が与えられる。

即ち、もしもバッファメモリのタグ部６Ａまたは６Ｂ上
に、当該書替えられたアドレスが存在すると、該タグ部
６Ａまたは６Ｂ上にインバリッド・ビットを立てて、デ
ータ部７Ａまたは７Ｂ上の当該内容を無効にする処理を
行なうようにされる。

この場合、上述の如（インバリッド・アドレスは、■ブ
ロック単位を指定するアドレスであるが。

各書替えが行なわれるたびに与えられる。

このため、主記憶装置上で同一ブロック単位内に属する
アドレスに対して順次書替えが行なわれる如き場合、同
じインバリッド・アドレスが次々と与えられることにな
る。

即ち、バッファ・メモリ側では最初に転送されて（るイ
ンバリッド・アドレスによって必要なバッファ・インバ
リッド処理を実行できる状態であるにも拘らず、不必要
に同じバッファ・インバリッド処理を実行しなければな
らなくなる。

このため、本発明の場合、インバリッド・アドレス（Ｉ
ＮＶ−ＡＤＲ８）が転送されるとき、該アドレスはイン
バリッド・アドレス・レジスタ８Ａおよび８Ｂの例えば
初段の内容と比較回路９Ａおよび９Ｂによって比較する
。

そしてもしも不一致であれば当該転送されてきたインバ
リッド・アドレスをアンド回路１０Ａおよび１０Ｂを介
して上記初段にセットするようにする。

そしてフラグ・ビットに論理「１」を立てる。

また一致する場合には、当該転送されてきたインバリッ
ド・アドレスを無視するようにする。

インバリッド・アドレス・レジスタ８Ａまたは８Ｂの最
終段の内容にもとづいて、バッファ・メモリ５Ａまたは
５Ｂにおいてバッファ・インバリッド処理が行なわれる
。

そして該処理の完了によって、インバリッド・アドレス
・レジスタ８Ａまたは８Ｂの内容は１段ずつ下方にシフ
トされてゆく。

しかし、初段にセットされているインバリッド・アドレ
スは抹消されることなく残される。

該シフトに当ってフラグ・ピッドも一緒にシフトされて
ゆき、初段におけるフラグ・ピッ）Ｆは論理「０」とさ
れる。

そして新し℃・インバリッド・アドレスが転送されてい
ない内に上記シフト動作が行なわれる場合には、上記初
段上に抹消されずに保存されているインバリッド・アド
レスは第２段にシフトされるが、フラグ・ビットＦは論
理「０」；の形でシフトされる。

インバリッド・アドレス・レジスタ８Ａまたは８Ｂの最
終段から論理「０」にあるフラグ・ビットＦをもつイン
バリッド・アドレスが出力されても、バッファ・インバ
リッド処理が行なわれないことは言うまでもない。

上述の如く、レジスタ８Ａまたは８Ｂの初段にはインバ
リッド・アドレスが抹消されることな（保存されること
から、同じインパッド・アドレスが続けて転送されてく
る限り、次々に無視されてゆく。

なお、インバリッド・アドレス・レジスタ８Ａまたは８
Ｂのいずれか一方において、各股肉にインバリッド・ア
ドレスが満杯となった場合、フラグ・ビットによってこ
れが検出され、主記憶装置１の内容を書替える処理は禁
止される。

これによって主記憶装置１の内容とバッファ・メモリ上
の内容とが不一致になることを防止する。

以上説明した如く、本発明によれば、同じインバリッド
・アドレスが繰返し与えられ、不必要なバッファ・イン
バリッド処理が実行されることはな（、処理効率を向上
することができる。

なお、上記説明において、バッファ・メモリ５Ａ、５Ｂ
を記憶制御装置上に設置した場合を示したが、プロセッ
サ装置に設置しても同様であることは言うまでもｈい。

【図面の簡単な説明】

図は本発明の一実施例構成を示す。 図中１は主記憶装置、２は記憶制御装置、３，４は夫々
プロセッサ装置、５はバッファ・メモリ、８はインバリ
ッド・アドレス・レジスタ、Ｆはフラグ・ビット、９は
比較回路を表わす。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置と１つまたは複数のプロセッサ装置とを
   そなえ、上記主記憶装置上の予め定めた単位のデータを
   バッファ・メモリ上に転送しておいて上記プロセッサ装
   置が該バッファ・メモリをアクセスしつつ処理を進める
   データ処理システムにおいて、上記主記憶装置の内容が
   書替えられたとき上記バッファ・メモリの内容を無効化
   するインバリッド・アドレスが転送されるインバリッド
   ・アドレス・レジスタをもうけると共に、該インバリッ
   ド・アドレス・レジスタの内容と上記転送されてきたイ
   ンバリッド・アドレスとを比較する比較回路をもうけ、
   該比較回路が不一致出力を発したときのみ上記転送され
   てきたインバリッド・アドレスを上記インバリッド・ア
   ドレス・レジスタにセットせしめるようにしたことを特
   徴とするバッファ・インバリッド制御方式。 ２ 上記インバリッド・アドレス・レジスタはセットさ
   れたインバリッド・アドレスにもとすいて上記バッファ
   ・メモリの内容が無効化される処理完了によって、セッ
   トされているインバリッド・アドレスをシフトしてゆく
   複数段で構成されてなり、かつ上記比較回路は上記イン
   バリッド・アドレス・レジスタの予め定めた１つの段に
   対応してもうけられてなる特許請求の範囲第１項記載の
   バッファ・インバリッド制御方式。 ３ 上記インバリッド・アドレス・レジスタの各段に対
   応してフラグ・ビットがもうけられ、すべての段のフラ
   グ・ビットが立てられたとき、上記主記憶装置の内容書
   替えを禁止するようにしたことを特徴とする特許請求の
   範囲第２項記載のバッファ・インバリッド制御方式。 ４ 上記インバリッド・アドレス・レジスタ中の上記比
   較回路が対応づけられている段にセットされているイン
   バリッド・アドレスは、次段にシフトされた後にも抹消
   されることなく保持されるよう構成されたことを特徴と
   する特許請求の範囲第２項記載のバッファ・インバリッ
   ド制御方式。