JPH0241551A - 相手を特定する割込み処理方法 - Google Patents
相手を特定する割込み処理方法Info
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- JPH0241551A JPH0241551A JP19215288A JP19215288A JPH0241551A JP H0241551 A JPH0241551 A JP H0241551A JP 19215288 A JP19215288 A JP 19215288A JP 19215288 A JP19215288 A JP 19215288A JP H0241551 A JPH0241551 A JP H0241551A
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- JP
- Japan
- Prior art keywords
- cpu
- interrupt
- input
- bus
- output device
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のＣＰＵを有するシステムの入出力装置の割込み処
理方法に関し、 ＣＰＵ及び入出力装置の数にかかわらず、相手を特定し
た割込み処理を行い得る様な入出力装置の割込み処理方
法を提供することを目的とし、 各ＣＰＵには、入出力装置からの割込み要求を受付けた
場合は、系識別情報を含む応答情報を入出力装置に通知
する手段を設け、 入出力装置には、上記複数個のＣＰＵに対し共通に割込
み要求を行う手段と、 該割込み要求を受付けたＣＰＵから通知される系識別情
報に基づき、該ＣＰＵが自己の指定するＣＰＵか否かを
判別する手段と、 該判別手段の結果により、該ＣＰＵが自己の指定するＣ
ＰＵでない場合はキャンセル処理コードを該ＣＰＵに通
知し、該ＣＰＵが自己の指定するＣＰＵである場合は所
定の割込み処理の実行を指定する割込みベクタを１ｃｐ
ｕに通知する手段とを設けて構成する。
理方法に関し、 ＣＰＵ及び入出力装置の数にかかわらず、相手を特定し
た割込み処理を行い得る様な入出力装置の割込み処理方
法を提供することを目的とし、 各ＣＰＵには、入出力装置からの割込み要求を受付けた
場合は、系識別情報を含む応答情報を入出力装置に通知
する手段を設け、 入出力装置には、上記複数個のＣＰＵに対し共通に割込
み要求を行う手段と、 該割込み要求を受付けたＣＰＵから通知される系識別情
報に基づき、該ＣＰＵが自己の指定するＣＰＵか否かを
判別する手段と、 該判別手段の結果により、該ＣＰＵが自己の指定するＣ
ＰＵでない場合はキャンセル処理コードを該ＣＰＵに通
知し、該ＣＰＵが自己の指定するＣＰＵである場合は所
定の割込み処理の実行を指定する割込みベクタを１ｃｐ
ｕに通知する手段とを設けて構成する。
本発明は、複数のＣＰＵ （中央処理装置と同義、本明
細書ではＣＰＵと称す）を有するシステムにおける入出
力装置の割込み処理方法に関する。
細書ではＣＰＵと称す）を有するシステムにおける入出
力装置の割込み処理方法に関する。
近年、処理能力と信頼性の向上を目的に、複数台のＣＰ
Ｕを用いたマルチＣＰＵシステムや多重化システムが導
入されている。
Ｕを用いたマルチＣＰＵシステムや多重化システムが導
入されている。
このマルチＣＰＵシステムもしくは多重化システムにお
いて割込み処理が必要な場合は、船釣に、下記の如き割
込み処理シーケンスにておこなわれる。
いて割込み処理が必要な場合は、船釣に、下記の如き割
込み処理シーケンスにておこなわれる。
（１）入出力装置が、ＣＰＵ若しくは系（以後、両者を
まとめて系ともいう）に何らかの処理を希望する場合、
まず入出力装置は全ての系に対して割込み要求を出す。
まとめて系ともいう）に何らかの処理を希望する場合、
まず入出力装置は全ての系に対して割込み要求を出す。
（２） 次に、最も速くバスの使用権を得た系が受付
けた割込みレベルを入出力装置に通知する（以後、応答
ともいう）。
けた割込みレベルを入出力装置に通知する（以後、応答
ともいう）。
（３） そして、入出力装置は、割込みベクタを系に
通知しく以後、ベクタ通知ともいう）、系がそのベクタ
に従い必要な処理を開始する。
通知しく以後、ベクタ通知ともいう）、系がそのベクタ
に従い必要な処理を開始する。
ところでこの割込み処理については、複数のＣＰＵの内
の特定のＣＰＵのみに処理を要求したい場合も多く、こ
のような場合、上記した一般的な割込み処理シーケンス
では対応できず。
の特定のＣＰＵのみに処理を要求したい場合も多く、こ
のような場合、上記した一般的な割込み処理シーケンス
では対応できず。
従来は次のような２つの方法を用いて系の特定を行って
いた。
いた。
（ａ） 系毎に専用の割込み要求信号を設ける。
ら） 系毎に割込みレベルを割り振り、使用する割込み
レベルにより系を特定する。
レベルにより系を特定する。
［発明が解決しようとする課題］
系及び入出力装置の数が多い場合には、前述した２つの
方法では下記の問題点が生ずる。
方法では下記の問題点が生ずる。
（１） 系及び入出力装置毎に専用信号線が必要なた
め、ハードの量が多くなり、また、システムの変更等が
容易では無い。
め、ハードの量が多くなり、また、システムの変更等が
容易では無い。
（２） 系毎に割込みレベルを割り当てる為、他の系
が使用出来る割込みレベルの数が減少する。
が使用出来る割込みレベルの数が減少する。
従って、本発明は上記問題点に鑑み、系及び入出力装置
の数に関わらず、相手を特定した割込み処理を行い得る
様な入出力装置を提供することを目的とする。
の数に関わらず、相手を特定した割込み処理を行い得る
様な入出力装置を提供することを目的とする。
第１図は、本発明の原理説明図であり、二重化システム
を例としたものである。
を例としたものである。
図中１．２は二重化システム中の茶系であり、１をＡ系
、２をＢ系とする。３は両系によって制御される入出力
装置、４は１．２．３を結ぶバス、５は系判定部、６は
系指定レジスタである。
、２をＢ系とする。３は両系によって制御される入出力
装置、４は１．２．３を結ぶバス、５は系判定部、６は
系指定レジスタである。
割込み要求の応答時、系１．２は入出力装置３に対して
割込みレベルと共に系識別情報を通知する手段を有し、
系判定部５はその系識別情報を解析し、系指定レジスタ
６との一致を判定する手段を有する。又、入出力装置３
は、系判定部５の判定結果により、もし不一致なら、ベ
クタ通知時にベクタの代わりにキャンセルコードを通知
する手段を有する。
割込みレベルと共に系識別情報を通知する手段を有し、
系判定部５はその系識別情報を解析し、系指定レジスタ
６との一致を判定する手段を有する。又、入出力装置３
は、系判定部５の判定結果により、もし不一致なら、ベ
クタ通知時にベクタの代わりにキャンセルコードを通知
する手段を有する。
本発明では、予め系指定レジスタ６に処理を行うべき系
を指定しておき、応答時に系判定部５がその系指定レジ
スタの値と、系から通知される系識別情報とが一致して
いるか否かを判定し、一致ならベクタ通知を、不一致な
らキャンセルコードの通知を行うようにする。
を指定しておき、応答時に系判定部５がその系指定レジ
スタの値と、系から通知される系識別情報とが一致して
いるか否かを判定し、一致ならベクタ通知を、不一致な
らキャンセルコードの通知を行うようにする。
従って、予め系指定レジスタ６に指定した系からの応答
にのみ対応することになり、相手を特定した割込み処理
が可能となる。
にのみ対応することになり、相手を特定した割込み処理
が可能となる。
第２図は本発明の一実施例構成図を示し、二重化システ
ムの例である。
ムの例である。
同図においては、説明と理解の容易さのために本発明に
関係する部分のみが記載され、また、第１図に示したも
のと同一のものは同一の記号で示されており、１は２重
化システム中のＡ系、１ａはＡ系のＣＰＵ、ｌｂはＡ系
のシステムバス、ＩＣはＡ系のバスアダプタ、２は２重
化システムのＢ系、２ａはＢ系のＣＰｔＪ。
関係する部分のみが記載され、また、第１図に示したも
のと同一のものは同一の記号で示されており、１は２重
化システム中のＡ系、１ａはＡ系のＣＰＵ、ｌｂはＡ系
のシステムバス、ＩＣはＡ系のバスアダプタ、２は２重
化システムのＢ系、２ａはＢ系のＣＰｔＪ。
２ｂはＢ系のシステムバス、２ＣはＢ系のバスアダプタ
、３は入出力装置、４はバス、４ａはバス４中のアドレ
スバス、４ｂはバス４中のデータバス、５は入出力装置
中の系判定部、６は入出力装置中の系指定レジスタを表
している。
、３は入出力装置、４はバス、４ａはバス４中のアドレ
スバス、４ｂはバス４中のデータバス、５は入出力装置
中の系判定部、６は入出力装置中の系指定レジスタを表
している。
Ａ系１ではＣＰＵ１ａとバスアダプタＩＣがシステムバ
ス１ｂで接続され、該バスアダプタＩＣを介してバス４
と接続されている。Ｂ系２についても同様な構成である
。バス４には入出力装置３が接続され、該バス４はアド
レスバス４ａとデータバス４ｂとで構成され、アドレス
バス４ａはアドレス情報及び割込み応答時の割込みレベ
ルと系識別情報の通知等に用いられ、データバス４ｂは
データ及びベクタ通知時のベクタもしくはキャンセルコ
ードの通知等に用いられる。入出力装置３中には系判定
部５と系指定レジスタ６が設けられている。
ス１ｂで接続され、該バスアダプタＩＣを介してバス４
と接続されている。Ｂ系２についても同様な構成である
。バス４には入出力装置３が接続され、該バス４はアド
レスバス４ａとデータバス４ｂとで構成され、アドレス
バス４ａはアドレス情報及び割込み応答時の割込みレベ
ルと系識別情報の通知等に用いられ、データバス４ｂは
データ及びベクタ通知時のベクタもしくはキャンセルコ
ードの通知等に用いられる。入出力装置３中には系判定
部５と系指定レジスタ６が設けられている。
第３図は実施例中の系判定部の構成例を示しており、同
図（ａ）は系判定部の回路ブロック図を同図（ｂ）は系
判定部の動作を説明する真理表を示している。
図（ａ）は系判定部の回路ブロック図を同図（ｂ）は系
判定部の動作を説明する真理表を示している。
第３図（ａ）において、４ａ′は割込み応答時のＡ系１
またはＢ系２より送られるアドレスバススは３２ビツト
構成であり（図ではビットをｂの記号で示す）、ｂ１〜
ｂ３に割込みレベルを、ｂ４〜ｂ７に系識別情報を含ん
でいる。また、系判定部５中の、５ａは系指定レジスタ
６とアドレスバス４ａ中の系指定情報部との一致を判定
する比較回路、５ｂは一致回路の判定結果即ち一致か不
一致かを表す一致信号、５Ｃは系指定レジスタ６の値が
有効であるか否か即ち相手を特定した割込み処理を行う
か否かを示す系判定制御信号、５ｄはベクタ通知時にベ
クタを通知するかそれともキャンセルコードを通知する
かを表すキャンセル制御信号を表している。
またはＢ系２より送られるアドレスバススは３２ビツト
構成であり（図ではビットをｂの記号で示す）、ｂ１〜
ｂ３に割込みレベルを、ｂ４〜ｂ７に系識別情報を含ん
でいる。また、系判定部５中の、５ａは系指定レジスタ
６とアドレスバス４ａ中の系指定情報部との一致を判定
する比較回路、５ｂは一致回路の判定結果即ち一致か不
一致かを表す一致信号、５Ｃは系指定レジスタ６の値が
有効であるか否か即ち相手を特定した割込み処理を行う
か否かを示す系判定制御信号、５ｄはベクタ通知時にベ
クタを通知するかそれともキャンセルコードを通知する
かを表すキャンセル制御信号を表している。
第３図（ｂ）は真理値表は、系判定制御信号５Ｃ及び一
致信号５ｂを人力条件とし、出力結果なるキャンセル制
御信号５ｄを得る論理関係を表したものであり、系判定
部５の動作をよりよく理解するためのものである。
致信号５ｂを人力条件とし、出力結果なるキャンセル制
御信号５ｄを得る論理関係を表したものであり、系判定
部５の動作をよりよく理解するためのものである。
この真理値表中、真は信号が有効であること、偽は信号
が無効であること、“Ｘ″は信号が有効、無効のいずれ
でも構わないことを表している。
が無効であること、“Ｘ″は信号が有効、無効のいずれ
でも構わないことを表している。
以下、本発明の割込み処理方法について、その動作を説
明すると、 （１） 先ず、相手を特定する必要の無い通常の割込
み処理のシーケンスを説明する。最初に入出力装置３は
系判定制御信号５Ｃ・を偽にして、割込み要求を出す。
明すると、 （１） 先ず、相手を特定する必要の無い通常の割込
み処理のシーケンスを説明する。最初に入出力装置３は
系判定制御信号５Ｃ・を偽にして、割込み要求を出す。
その要求はバス、バスアダプタ、システムバスを経て、
ＣＰＵ１ａ。
ＣＰＵ１ａ。
２ａに通知される。ＣＰＵ１ａ、 ２ａの内、先にバス
使用権を得た方が応答を行う。即ち、入出力装置３に対
してシステムバス、バスアダプタ、バスを経て、割込み
レベル及び系識別情報を通知する。そして、系判定部５
に於いて一致判定が行われる。この場合には、系判定制
御信号５Ｃが偽なので、キャンセル制御信号は偽（第３
図（ｂ）参照）となり、ＣＰＵにはベクタが通知され、
割込み処理が開始される。
使用権を得た方が応答を行う。即ち、入出力装置３に対
してシステムバス、バスアダプタ、バスを経て、割込み
レベル及び系識別情報を通知する。そして、系判定部５
に於いて一致判定が行われる。この場合には、系判定制
御信号５Ｃが偽なので、キャンセル制御信号は偽（第３
図（ｂ）参照）となり、ＣＰＵにはベクタが通知され、
割込み処理が開始される。
（２）次に、相手を特定する割込み処理のシーケンスを
説明する。この場合、入出力装置３は系判定制御信号５
Ｃを真にし、系指定レジスタ６に処理を行うべき系を指
定し割込み要求を出す。以下、Ａ系を指定したと仮定し
て説明する。その要求は（１）項で説明したのと同様の
経路を経て両系のＣＰＵ１ａ、２ａに通知される。
説明する。この場合、入出力装置３は系判定制御信号５
Ｃを真にし、系指定レジスタ６に処理を行うべき系を指
定し割込み要求を出す。以下、Ａ系を指定したと仮定し
て説明する。その要求は（１）項で説明したのと同様の
経路を経て両系のＣＰＵ１ａ、２ａに通知される。
もしＡ系が応答してきた場合は、系判定部の判定結果は
一致で、キャンセル制御信号５ｄは偽（第３図（ｂ）参
照）となり、ＣＰＵ１ａにはベクタが通知され、割込み
処理が開始される。
一致で、キャンセル制御信号５ｄは偽（第３図（ｂ）参
照）となり、ＣＰＵ１ａにはベクタが通知され、割込み
処理が開始される。
ところが、もしＢ系が応答してきた場合は、系判定Ｂ５
の判定結果は不一致であり、キャンセル制御信号５ｄは
真（第３図（ｂ）参照）となり、ＣＰＵ２ａにはキャン
セルコードが通知されることになる。
の判定結果は不一致であり、キャンセル制御信号５ｄは
真（第３図（ｂ）参照）となり、ＣＰＵ２ａにはキャン
セルコードが通知されることになる。
以上説明した様に、本発明によれば、特定の系に対する
割込み処理要求が、システム規模の増大による機能低下
を招くことなしに実Ｊし得るという効果を奏し、係る入
出力装置の性能向上に寄与するところが大きい。
割込み処理要求が、システム規模の増大による機能低下
を招くことなしに実Ｊし得るという効果を奏し、係る入
出力装置の性能向上に寄与するところが大きい。
第１図は本発明の原理説明図、第２図は本発明の一実施
例構成図、 第３図は実施例中の系判定部の構成例であ
る。 ■・・・２重システム中のＡ系、２・・・２重システム
中のＢ系、１ａ・・・Ａ系のｃｐｕ、１ｂ・・・Ａ系の
ンステムバス、ＩＣ・・・Ａ系のバスアダプタ、２ａ・
・・Ｂ系のＣＰｔＪ、２ｂ・・・Ｂ系のシステムバス、
２Ｃ・・・Ｂ系のバスアダプタ、３・・・入出力装置、
４・・・バス、４ａ・・・アドレスバス、４ａ・・・ア
ドレスバスの内容、４ｂ・・・データバス、５・・・系
判定部、５ａ・・・比較回路、５ｂ・・・一致信号、５
Ｃ・・・系判定制御信号、５ｄ・・・キャンセル制御信
号、６・・・系指定レジスタ
例構成図、 第３図は実施例中の系判定部の構成例であ
る。 ■・・・２重システム中のＡ系、２・・・２重システム
中のＢ系、１ａ・・・Ａ系のｃｐｕ、１ｂ・・・Ａ系の
ンステムバス、ＩＣ・・・Ａ系のバスアダプタ、２ａ・
・・Ｂ系のＣＰｔＪ、２ｂ・・・Ｂ系のシステムバス、
２Ｃ・・・Ｂ系のバスアダプタ、３・・・入出力装置、
４・・・バス、４ａ・・・アドレスバス、４ａ・・・ア
ドレスバスの内容、４ｂ・・・データバス、５・・・系
判定部、５ａ・・・比較回路、５ｂ・・・一致信号、５
Ｃ・・・系判定制御信号、５ｄ・・・キャンセル制御信
号、６・・・系指定レジスタ
Claims (1)
- 【特許請求の範囲】 マルチＣＰＵシステムまたは多重化システムを構成する
複数個のＣＰＵがバスにて共通接続され、該バスには入
出力装置が接続される場合の、該入出力装置の上記複数
個のＣＰＵに対する割込み処理の方法であって、 上記各ＣＰＵには、ＣＰＵが入出力装置からの割込み要
求を受付けた場合は割込みレベルと共に系識別情報を入
出力装置に通知する手段を設け、 入出力装置には、上記複数個のＣＰＵに対し共通に割込
み要求を行う手段と、 該割込み要求を受付けたＣＰＵから通知される系識別情
報に基づき、該ＣＰＵが自己の指定するＣＰＵか否かを
判定する手段と、 該判定手段の結果により、該ＣＰＵが自己の指定するＣ
ＰＵでない場合はキャンセル処理コードを該ＣＰＵに通
知し、該ＣＰＵが自己の指定するＣＰＵである場合は所
定の割込み処理の実行を指示する割込みベクタを該ＣＰ
Ｕに通知する手段とを設けることにより、 割込み要求に応答したＣＰＵを識別し、特定のＣＰＵに
のみ割込み処理を実行させ、他のＣＰＵにはキャンセル
処理を行うことを特徴とする相手を特定する割込み処理
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19215288A JPH0241551A (ja) | 1988-08-02 | 1988-08-02 | 相手を特定する割込み処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19215288A JPH0241551A (ja) | 1988-08-02 | 1988-08-02 | 相手を特定する割込み処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0241551A true JPH0241551A (ja) | 1990-02-09 |
Family
ID=16286564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19215288A Pending JPH0241551A (ja) | 1988-08-02 | 1988-08-02 | 相手を特定する割込み処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241551A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003091341A (ja) * | 2001-09-18 | 2003-03-28 | Nec Corp | ハンドヘルドデバイスの能力拡張方法及びシステム |
| JP2006352706A (ja) * | 2005-06-17 | 2006-12-28 | Hitachi Ltd | マイクロプロセッサ、ネットワークシステム及び通信方法 |
-
1988
- 1988-08-02 JP JP19215288A patent/JPH0241551A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003091341A (ja) * | 2001-09-18 | 2003-03-28 | Nec Corp | ハンドヘルドデバイスの能力拡張方法及びシステム |
| JP2006352706A (ja) * | 2005-06-17 | 2006-12-28 | Hitachi Ltd | マイクロプロセッサ、ネットワークシステム及び通信方法 |
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