JPH0241572A - 論理回路合成方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタトランスファレベルのハードウェア記
述言語または機能ブロック図から論理回路を合成する論
理回路合成方式に関し、特に遅延を考・慮した論理回路
合成方式に関する。

〔従来の技術〕

従来、この種の論理回路合成方式では、論理回路をテク
ノロジ独立なゲートのネットワークに展開した後に多段
論理生成等の手法を用いて段数の最小化を行うことによ
って最大遅延を最小化しようとしていた。

〔発明が解決しようとする課題〕

上述した従来の論理回路合成方式では、論理回路をゲー
トレベルに展開した後に段数の最小化を図るようにな９
ているので、機能ブロックの回路構成法を変更して大幅
に段数を改善するようなことはできないという欠点があ
る。

本発明の目的は、上述の点に鑑み、機能ブロックの回路
構成法を格納した合成ルールベースに基づく論理合成と
遅延解析とを組み合わせることにより、ゲート数と最大
遅延時間とを小さくした論理回路の合成を行うことがで
きる論理回路合成方式を提供することにある。

〔課題を解決するための手段〕

本発明の論理回路合成方式は、レジスタトランスファレ
ベルのハードウェア記述言語または機能ブロック図で与
えられた同期式論理回路の仕様を入力として合成ルール
ヘースに格納された機能ブロックの合成ルールに従って
詳細論理回路を合成しネットリストと各機能ブロックに
適用した合成ルールリストとを出力する論理回路合成部
と、前記ネットリストを入力として遅延解析を行い最大
遅延エラーがある場合にはエラーパスリストを出力する
遅延解析部と、この遅延解析部の遅延解析により最大遅
延エラーがあった場合に前記合成ルールリストと前記エ
ラーパスリストとを入力としてエラーパス上のクリティ
カルな機能ブロックを抽出し当該機能ブロックについて
再度合成を行うように前記論理回路合成部に指令を出す
クリティカルブロック抽出部とを有する。

〔作用〕

本発明の論理回路合成方式では、論理回路合成部がレジ
スタトランスファレベルのハードウェア記述言語または
機能ブロック図で与えられた同期式論理回路の仕様を入
力として合成ルールベースに格納された機能ブロックの
合成ルールに従って詳細論理回路を合成しネットリスト
と各機能ブロックに適用した合成ルールリストとを出力
し、遅延解析部がネットリストを入力として遅延解析を
行い最大遅延エラーがある場合にはエラーパスリストを
出力し、クリティカルブロック抽出部が遅延解析部の遅
延解析により最大遅延エラーがあった場合に合成ルール
リストとエラーパスリストとを入力としてエラーパス上
のクリティカルな機能ブロックを抽出し当該機能ブロッ
クについて再度合成を行うように論理回路合成部に指令
を出す。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明の一実施例の論理回路合成方式の構成
を示すブロック図である。本実施例の論理回路合成方式
は、回路仕様１と、合成ルールベース２と、論理回路合
成部３と、ネットリスト４と、合成ルールリスト５と、
遅延解析部６と、エラーパスリストアと、クリティカル
ブロック抽出部８と、クリティカルブロック９とから構
成されている。

回路仕様１は、レジスタトランスファレベルのハードウ
ェア記述言語または機能ブロック図で記述した同期式論
理回路の仕様である。

合成ルールベース２には、各種の機能ブロックの回路構
成法が格納されている。例えば、加算器の合成ルールと
しては、リップルキャリ一方式。

キャリー予測方式等の構成法が格納されている。

論理回路合成部３は、回路仕様１を入力として合成ルー
ルベース２に格納された機能ブロックの合成ルールに従
って詳細論理回路を合成し、ネットリスト４と各機能ブ
ロックに適用した合成ルールリスト５とを出力する。

遅延解析部６は、ネットリスト４を入力として遅延解析
を行い、最大遅延エラーがある場合にはエラーパスリス
トアを出力する。

クリティカルブロック抽出部８は、遅延解析部６の遅延
解析により最大遅延エラーがあった場合に、合成ルール
リスト５とエラーパスリストアとを入力としてエラーパ
ス上のクリティカルな機能ブロックを抽出し、抽出され
た機能ブロックをクリティカルブロック９として再度合
成を行うように論理回路合成部３に指令を出す。

第２図を参照すると、クリティカルブロック抽出部８は
、ブロックパス抽出部１１と、最大段数ブロックサーチ
部１２とから構成されている。

次に、このように構成された本実施例の論理回路合成方
式の動作について説明する。

論理回路合成部３は、回路仕様１を入力として詳細論理
回路を合成し、ネットリスト４を出力する。この際、回
路仕様１がハードウェア記述言語で与えられた場合には
、論理回路合成部３は、並列に動作しない演算、まとま
りのある論理等を機能ブロックにまとめる。この後、論
理回路合成部３は、各機能ブロックに対して合成ルール
ベース２内の回路構成法を適用して詳細論理回路を合成
する。１つの機能ブロックに適用できる合成ルールが複
数ある場合には、合成後のゲート数が最も少ない合成ル
ールを適用する。各機能ブロックに対して適用した合成
ルールは、合成ルールリスト５として出力する。合成ル
ールリスト５には、各機能ブロックに対して適用した合
成ルール名とその機能ブロックの入出力信号名とを出力
する。

次に、遅延解析部６は、合成結果のネットリスト４とク
ロックサイクル値とを入力として、レジスタ間およびレ
ジスタと入出力端子間の遅延解析を行う。この結果、ク
ロックサイクル値より大きい伝播遅延をもつパスがあっ
た場合には、最大遅延エラーがあったものとみなし、こ
のパスの経路上の信号名をエラーパスリストアに出力す
る。

遅延解析部６の遅延解析により最大遅延エラーがあった
場合には、クリティカルブロック抽出部８は、エラーパ
スに対応する機能ブロックのパスを求め、それらの機能
ブロックのうちの最も多くの段数をもつ機能ブロックを
クリティカルブロック９とみなして、その機能ブロック
を再度合成するように論理回路合成部３に指令する。

ここで、クリティカルブロック抽出部８の処理を、第３
図に示す機能ブロック図を例にとってさらに詳細に説明
する。なお、第３図の機能ブロック図は、制御レジスタ
２１．データレジスタＡ、データレジスタＢ、制御ブロ
ック２４．加算器２５．シフタ２６およびデータレジス
タＣから構成されている。

遅延解析部６の処理の結果、第３図のパス２８、すなわ
ち制御レジスタ２１．制御ブロック２４．加算器２５．
シフタ２６およびデータレジスタＣ２７を通るパスがエ
ラーパスであることが判明し、エラーパスリストアに出
力されたとする。このエラーパスは、ゲートレベルに展
開されたときの信号名の系列として出力されているため
、第３図の制御レジスタ２１．制御ブロック２４．加算
器２５．シフタ２６およびデータレジスタＣ２７を通る
パスであることは、この時点ではわからない。

まず、クリティカルブロック抽出部８のブロックパス抽
出部１１は、信号名の系列で表現されたパス２８をエラ
ーパスリストアから入力し、合成ルールリスト５を参照
してブロックパスを求める。合成ルールリスト５には、
各機能ブロックの入出力信号名が出力されているので、
これを利用してブロックパスを求めることができる。第
３図の例でいうと、エラーパス２８は制御レジスタ２１
．制御ブロック２４．加算器２５．シフタ２６およびデ
ータレジスタＣ２７を通るパスであることがわかる。

次に、クリティカルブロック抽出部８の最大段数ブロッ
クサーチ部１２は、ブロックパスに含まれる機能ブロッ
クのうちの最も多くの段数をもつ機能ブロックをクリテ
ィカルブロック９として出力するとともに、論理回路合
成部３に対してクリティカルブロック９を再度合成する
ように指令を出す０合成ルールリスト５には、クリティ
カルブロック９を合成したときに適用した合成ルール名
が保存されているために、その合成ルール名も論理回路
合成部３に渡す。

論理回路合成部３は、クリティカルブロック９に対して
前回適用した合成ルールよりも遅延の少ない回路を構成
する合成ルールを適用して、クリティカルブロック９の
みの合成を再度行ってネットリスト４を変更する。

この結果、最大遅延が改善された詳細論理回路が得られ
る。

〔発明の効果〕

以上説明したように本発明は、論理回路合成部。

遅延解析部およびクリティカルブロック抽出部を設けた
ことにより、機能ブロックの回路構成法を格納した合成
ルールベースに基づく論理合成と遅延解析とを組み合わ
せて、ゲート数と最大遅延時間とを小さくした論理回路
の合成を行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の論理回路合成方式の構成を
示すブロック図、 第２図は第１図中のクリティカルブロック抽出部のさら
に詳細な構成を示すブロック図、第３図は本実施例の論
理回路合成方式の動作を説明するための論理回路の機能
ブロックの一例を示す図である。 図において、 １・・・回路仕様、 ２・・・合成ルールベース、 ３・・・論理回路合成部、 ４・・・ネットリスト、 ５・・・合成ルールリスト、 ６・・・遅延解析部、 ７・・・エラーパスリスト、 ８・・・クリティカルブロック抽出部、９・・・クリテ
ィカルブロック、 １１・・・ブロックパス抽出部、 １２・・・最大段数ブロックサーチ部、２１・・・制御
レジスタ、 ２２・・・データレジスタＡ。 ２３・ ２４・ ２５・ ２６・ ２７・ データレジスタ８１ 制御ブロック、 加算器、 シフタ、 データレジスタＣである。

Claims (1)

1. 【特許請求の範囲】 レジスタトランスファレベルのハードウェア記述言語ま
   たは機能ブロック図で与えられた同期式論理回路の仕様
   を入力として合成ルールベースに格納された機能ブロッ
   クの合成ルールに従って詳細論理回路を合成しネットリ
   ストと各機能ブロックに適用した合成ルールリストとを
   出力する論理回路合成部と、 前記ネットリストを入力として遅延解析を行い最大遅延
   エラーがある場合にはエラーパスリストを出力する遅延
   解析部と、 この遅延解析部の遅延解析により最大遅延エラーがあっ
   た場合に前記合成ルールリストと前記エラーパスリスト
   とを入力としてエラーパス上のクリティカルな機能ブロ
   ックを抽出し当該機能ブロックについて再度合成を行う
   ように前記論理回路合成部に指令を出すクリティカルブ
   ロック抽出部を有することを特徴とする論理回路合成方
   式。