JPH03292573A - 論理設計検証システム - Google Patents
論理設計検証システムInfo
- Publication number
- JPH03292573A JPH03292573A JP2095608A JP9560890A JPH03292573A JP H03292573 A JPH03292573 A JP H03292573A JP 2095608 A JP2095608 A JP 2095608A JP 9560890 A JP9560890 A JP 9560890A JP H03292573 A JPH03292573 A JP H03292573A
- Authority
- JP
- Japan
- Prior art keywords
- design data
- logic
- delay time
- verification
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
路に関する初期設計データについて遅延時間を論理検証
するだめの論理検証システムに関する。
するだめの論理検証システムに関する。
従来技術
従来のこの種の論理検証シテムては、論理回路の遅延時
間を検証する際に、検証機構により検証された信号遅延
時間を人手にて解析し、規格を満足していなければ、満
足するようにこれまた人手で設計データを修正し、再度
検証を行って上記人手による処理を繰返しているのが実
状である。
間を検証する際に、検証機構により検証された信号遅延
時間を人手にて解析し、規格を満足していなければ、満
足するようにこれまた人手で設計データを修正し、再度
検証を行って上記人手による処理を繰返しているのが実
状である。
この様に、従来の論理検証システムは、解析処理や設計
データの修正に人手か介在するシステムとなっているの
で、時間かかかると共に人手によるミスが避けられず、
またシステムを何度も使用する必要があり、検証効率が
悪いという欠点かある。
データの修正に人手か介在するシステムとなっているの
で、時間かかかると共に人手によるミスが避けられず、
またシステムを何度も使用する必要があり、検証効率が
悪いという欠点かある。
発明の目的
そこで、本発明はかかる従来のものの欠点を除去すべく
なされたものであって、その目的とするところは、自動
的に論理検証°を行うよう構成して、人手による検証を
無くし効率良い論理検証か可能な論理検証システムを提
供することにある。
なされたものであって、その目的とするところは、自動
的に論理検証°を行うよう構成して、人手による検証を
無くし効率良い論理検証か可能な論理検証システムを提
供することにある。
発明の構成
本発明によれば、論理回路に関する初期設計デ−夕を論
理回路に変換処理する回路変換処理手段と、この変換さ
れた論理回路に関して入力から出力までの信号経路を探
索して各信号経路の遅延時間を算出する遅延時間検証手
段と、この検証結果である遅延時間と予め設定された規
格遅延時間とを比較する判定手段と、この判定結果に基
いて前実施例 以下に図面を参照しつつ本発明の実施例の詳細を説明す
る。
理回路に変換処理する回路変換処理手段と、この変換さ
れた論理回路に関して入力から出力までの信号経路を探
索して各信号経路の遅延時間を算出する遅延時間検証手
段と、この検証結果である遅延時間と予め設定された規
格遅延時間とを比較する判定手段と、この判定結果に基
いて前実施例 以下に図面を参照しつつ本発明の実施例の詳細を説明す
る。
第１図は本発明の実施例のシステムプロ・ツク図である
。本実施例は、人手により作成された論理回路に関する
初期設計データ１を入力とするエディタ２と、このエデ
ィタ２内の設計データをコード化するコンパイラ３と、
コンノぐイルコードを一時的に受取るローダ４と、この
ローダ４からコードを受取って、論理設計の検証を行う
ために当該コードから実際の論理回路に変換処理する回
路変換処理部５と、この変換された論理回路の信号遅延
時間を検証する遅延時間検証部６と、この検証結果と予
め設定されている規格データ７とを比較して判定する判
定部８と、この判定結果によってエラーがあった場合に
どの部分の設計データが原因でエラーが発生したかを発
見する解析部９と、エラーの原因である設計データをい
かに修正するかを判断する修正部１０とからなる。
。本実施例は、人手により作成された論理回路に関する
初期設計データ１を入力とするエディタ２と、このエデ
ィタ２内の設計データをコード化するコンパイラ３と、
コンノぐイルコードを一時的に受取るローダ４と、この
ローダ４からコードを受取って、論理設計の検証を行う
ために当該コードから実際の論理回路に変換処理する回
路変換処理部５と、この変換された論理回路の信号遅延
時間を検証する遅延時間検証部６と、この検証結果と予
め設定されている規格データ７とを比較して判定する判
定部８と、この判定結果によってエラーがあった場合に
どの部分の設計データが原因でエラーが発生したかを発
見する解析部９と、エラーの原因である設計データをい
かに修正するかを判断する修正部１０とからなる。
論理設計者は先ずエディタ２により初期設計データ１を
作成する。このデータとしては、回路図やハードウェア
記述言語や、プロ・ツク図等があるが、ここではハード
ウェア記述言語であるとしてその内容の一例を第２図に
示す。
作成する。このデータとしては、回路図やハードウェア
記述言語や、プロ・ツク図等があるが、ここではハード
ウェア記述言語であるとしてその内容の一例を第２図に
示す。
この初期設計データ〕はエディタ２によりコンパイラ３
に入力され、回路変換処理部５及び遅延時間検証部６の
処理に適したコードとされてロダ４を介して回路変換処
理部５及び検証部６へ供給される。
に入力され、回路変換処理部５及び遅延時間検証部６の
処理に適したコードとされてロダ４を介して回路変換処
理部５及び検証部６へ供給される。
第３図は回路変換処理部５の動作の概要を示すフローチ
ャ−トである。初期変換ステップ３１では、第２図に示
した初期設計データにおいて、左辺のＲＥＧ （レジス
タ）及びＧＡＴＥ （ゲート）によ記述された６個のレ
ジスタと３個のゲートとを回路図上に発生し、各右辺に
より記述されたレジスタやゲートに接続する。この結果
得られた回路図が第４図である。
ャ−トである。初期変換ステップ３１では、第２図に示
した初期設計データにおいて、左辺のＲＥＧ （レジス
タ）及びＧＡＴＥ （ゲート）によ記述された６個のレ
ジスタと３個のゲートとを回路図上に発生し、各右辺に
より記述されたレジスタやゲートに接続する。この結果
得られた回路図が第４図である。
次の回路圧縮ステップ３２ては、第４図の３個のゲート
ＧＡ、ＧＢ、ＧＣを、第５図の１個のゲ−トＧＣに圧縮
する。
ＧＡ、ＧＢ、ＧＣを、第５図の１個のゲ−トＧＣに圧縮
する。
次の回路ルールチエツクステップ３３では、予め定られ
た変換規格に従ってチエツクを行う。この場合の変換規
格として、「ファンアウト９以内であれば人出カバソフ
ァ要」とする。そこで、最大ファンアウト数と人出力バ
ッファの有無とをチエツクし、最大ファンアウト数はク
ロックＣＬ Ｋの６であり、規格内であるから、人出力
バッファを発生して第６図の回路を得る。尚、バッファ
は正方形にて示している。
た変換規格に従ってチエツクを行う。この場合の変換規
格として、「ファンアウト９以内であれば人出カバソフ
ァ要」とする。そこで、最大ファンアウト数と人出力バ
ッファの有無とをチエツクし、最大ファンアウト数はク
ロックＣＬ Ｋの６であり、規格内であるから、人出力
バッファを発生して第６図の回路を得る。尚、バッファ
は正方形にて示している。
第７図は遅延時間検証部６の動作概要を示すフローチャ
ートである。接続トレースステップ７１ては、第６図に
示す回路図及びローダ出力を入力として、入力端子から
出力端子までの信号経路を探索して、第８図（Ａ）に示
す接続トレース結果を得る。
ートである。接続トレースステップ７１ては、第６図に
示す回路図及びローダ出力を入力として、入力端子から
出力端子までの信号経路を探索して、第８図（Ａ）に示
す接続トレース結果を得る。
次の接続分解ステップ７２では、第８図（Ａ）の結果を
、入力端子から出力端子に夫々分解し、第８図（Ｂ）に
示す接続分解結果を得る。
、入力端子から出力端子に夫々分解し、第８図（Ｂ）に
示す接続分解結果を得る。
そして、遅延時間算出ステップ７３では、この接続分解
結果の経路毎に各遅延時間を算出して第図８図（Ｃ）に
示す遅延時間を夫々得るのである。
結果の経路毎に各遅延時間を算出して第図８図（Ｃ）に
示す遅延時間を夫々得るのである。
判定部８ては、予め設定された規格７と検証部６におけ
る検証結果とか比較される。このとき遅延規格として、
最大遅延は４７ｎｓ以下、最小遅延はＯｎｓ以上、クロ
ック５０ ｎｓ、クロックスキュー３ｎｓとする。
る検証結果とか比較される。このとき遅延規格として、
最大遅延は４７ｎｓ以下、最小遅延はＯｎｓ以上、クロ
ック５０ ｎｓ、クロックスキュー３ｎｓとする。
第９図は解析部９の動作フロー図である。この解析部９
は検証部６及び判定部８にて得られた第８図（Ｃ）に示
す結果について解析するものである。この例では、最大
遅延時間は正常であり、最小遅延時間は、レジスタＲＣ
からＲＤへのバスが不正となついている。
は検証部６及び判定部８にて得られた第８図（Ｃ）に示
す結果について解析するものである。この例では、最大
遅延時間は正常であり、最小遅延時間は、レジスタＲＣ
からＲＤへのバスが不正となついている。
そこで、第９図のステップ９１からステップ９２へ飛び
、ここてｒＹＥｓＪの判定となりステップ９３へ行き、
最小遅延時間をオーバした上記信号ハスを選択して、次
のステップ９４でこのバス内にゲートを追加する。本例
では、エラーバスは１つだけであるので、ステップ９５
て最小遅延オーバ全バス対応完了となり処理終了となる
。
、ここてｒＹＥｓＪの判定となりステップ９３へ行き、
最小遅延時間をオーバした上記信号ハスを選択して、次
のステップ９４でこのバス内にゲートを追加する。本例
では、エラーバスは１つだけであるので、ステップ９５
て最小遅延オーバ全バス対応完了となり処理終了となる
。
ステップ９１で最大遅延オーバしたバスがあれば、ステ
ップ９２てそのオーバしたバスを選択し、次のステップ
９７で論理的に冗長かどうかを判定する。そうであれば
、ステップ９８でその冗長ゲートを削除する。この削除
は論理的に冗長な１入力１出力ゲートやインバータ２段
縦続接続を削除する処理である。
ップ９２てそのオーバしたバスを選択し、次のステップ
９７で論理的に冗長かどうかを判定する。そうであれば
、ステップ９８でその冗長ゲートを削除する。この削除
は論理的に冗長な１入力１出力ゲートやインバータ２段
縦続接続を削除する処理である。
ステップ９７で冗長でないと判定されれば、ステップ９
９で論理圧縮が可能かどうか判定され、可能であれば、
ステップ１００てゲート圧縮がなされる。このゲート圧
縮はアントゲ−１・の集りをオアゲートに変換したり、
オアゲートの集りをアンドゲートに変換する処理である
。
９で論理圧縮が可能かどうか判定され、可能であれば、
ステップ１００てゲート圧縮がなされる。このゲート圧
縮はアントゲ−１・の集りをオアゲートに変換したり、
オアゲートの集りをアンドゲートに変換する処理である
。
最大遅延オーバ全バス対応が終了すれば、ステップ１０
１により最小遅延オーバ処理ステップ９２へ進むことに
なる。
１により最小遅延オーバ処理ステップ９２へ進むことに
なる。
こうして得られた解析結果は修正部１０にて第１０図に
示す修正データとされる。第１１図はこの修正データの
回路図である。
示す修正データとされる。第１１図はこの修正データの
回路図である。
以上が論理設計検証の修正処理のいわゆる１ラウンドで
あり、この修正データはコンパイラ３により再コード化
されて以下ローダ４を経由して再度検証がなされる。そ
の検証結果が第１２図に示されており、この検証結果は
規格７を全て満足することになって、全ての処理が終了
する。
あり、この修正データはコンパイラ３により再コード化
されて以下ローダ４を経由して再度検証がなされる。そ
の検証結果が第１２図に示されており、この検証結果は
規格７を全て満足することになって、全ての処理が終了
する。
発明の効果
以上述べた如く、本発明によれば、論理設計データの遅
延検証を全て自動的に処理し、解析修正までも自動的に
行うように構成したので、人手を介在する必要がなく、
正確でかつ効率的に論理検証が可能となるという効果が
ある。
延検証を全て自動的に処理し、解析修正までも自動的に
行うように構成したので、人手を介在する必要がなく、
正確でかつ効率的に論理検証が可能となるという効果が
ある。
第１図は本発明野実施例のシステムブロック図、第２図
は初期設計データの例を示す図、第３図は回路変換処理
部５の動作フロー図、第４図〜第６図は回路変換処理部
５による各変換処理過程での回路図、第７図は遅延時間
検証部６の動作フロー図、第８図（Ａ）は検証部６の接
続Ｉ・レース結果を示す図、第８図（Ｂ）は同じく接続
分解結果を示す図、第８図（Ｃ）は同じく遅延時間算出
結果を示す図、第９図は解析部９の動作を示す図、第１
０図は修正設計データを示す図、第１１図は修正後の回
路図、第１２図は修正後の遅延時間算出結果を示す図で
ある。 主要部分の符号の説明 １・・・・・・初期設計データ ５・・・・・回路変換処理部 ６・・・・・・遅延時間検証部 ７・・・・・・規格データ ８・・・・・・判定部
は初期設計データの例を示す図、第３図は回路変換処理
部５の動作フロー図、第４図〜第６図は回路変換処理部
５による各変換処理過程での回路図、第７図は遅延時間
検証部６の動作フロー図、第８図（Ａ）は検証部６の接
続Ｉ・レース結果を示す図、第８図（Ｂ）は同じく接続
分解結果を示す図、第８図（Ｃ）は同じく遅延時間算出
結果を示す図、第９図は解析部９の動作を示す図、第１
０図は修正設計データを示す図、第１１図は修正後の回
路図、第１２図は修正後の遅延時間算出結果を示す図で
ある。 主要部分の符号の説明 １・・・・・・初期設計データ ５・・・・・回路変換処理部 ６・・・・・・遅延時間検証部 ７・・・・・・規格データ ８・・・・・・判定部
Claims (1)
- （１）論理回路に関する初期設計データを論理回路に変
換処理する回路変換処理手段と、この変換された論理回
路に関して入力から出力までの信号経路を探索して各信
号経路の遅延時間を算出する遅延時間検証手段と、この
検証結果である遅延時間と予め設定された規格遅延時間
とを比較する判定手段と、この判定結果に基いて前記初
期設計データを修正する修正手段とを含むことを特徴と
する論理設計検証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095608A JPH03292573A (ja) | 1990-04-11 | 1990-04-11 | 論理設計検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095608A JPH03292573A (ja) | 1990-04-11 | 1990-04-11 | 論理設計検証システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03292573A true JPH03292573A (ja) | 1991-12-24 |
Family
ID=14142269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095608A Pending JPH03292573A (ja) | 1990-04-11 | 1990-04-11 | 論理設計検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03292573A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999715A (en) * | 1995-09-29 | 1999-12-07 | Nec Corporation | Circuit delay optimizing using circuit arrangement, layout information, and wiring delay information |
| US6317861B1 (en) | 1995-04-20 | 2001-11-13 | Nec Corporation | Delay verification device for logic circuit and delay verification method therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280301A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 遅延時間最適化方法 |
| JPH01241677A (ja) * | 1988-03-24 | 1989-09-26 | Toshiba Corp | 回路変換方式 |
| JPH0241572A (ja) * | 1988-08-02 | 1990-02-09 | Nec Corp | 論理回路合成方式 |
-
1990
- 1990-04-11 JP JP2095608A patent/JPH03292573A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63280301A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 遅延時間最適化方法 |
| JPH01241677A (ja) * | 1988-03-24 | 1989-09-26 | Toshiba Corp | 回路変換方式 |
| JPH0241572A (ja) * | 1988-08-02 | 1990-02-09 | Nec Corp | 論理回路合成方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317861B1 (en) | 1995-04-20 | 2001-11-13 | Nec Corporation | Delay verification device for logic circuit and delay verification method therefor |
| US5999715A (en) * | 1995-09-29 | 1999-12-07 | Nec Corporation | Circuit delay optimizing using circuit arrangement, layout information, and wiring delay information |
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