JPH0241664A - インバータ装置 - Google Patents
インバータ装置Info
- Publication number
- JPH0241664A JPH0241664A JP63190627A JP19062788A JPH0241664A JP H0241664 A JPH0241664 A JP H0241664A JP 63190627 A JP63190627 A JP 63190627A JP 19062788 A JP19062788 A JP 19062788A JP H0241664 A JPH0241664 A JP H0241664A
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- JP
- Japan
- Prior art keywords
- signal
- phase
- transistor
- arm
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モータを駆動するためのインバータ装置に関
する。
する。
従来のインバータ装置は、インバータ制御回路からトラ
ンジスタベースアンプ回路を通してトランジスタに制御
信号を供給していた。また、短絡防止回路を持ったもの
としては、特開昭６２−９５９９０号に記載のように、
インバータ制御に外部にホール素子を用いており、この
ホール素子が制御回路とつながっていない場合の誤動作
を防止したことについては論じられている。
ンジスタベースアンプ回路を通してトランジスタに制御
信号を供給していた。また、短絡防止回路を持ったもの
としては、特開昭６２−９５９９０号に記載のように、
インバータ制御に外部にホール素子を用いており、この
ホール素子が制御回路とつながっていない場合の誤動作
を防止したことについては論じられている。
前記従来技術は、インバータ制御回路がマイクロプロセ
ッサ等のｉＣ回路で構成されていた場合に、インバータ
装置自身が出すノイズによって前記インバータ制御回路
が誤動作した場合のトランジスタの誤動作については配
慮がされておらず、インバータ部トランジスタへ誤信号
を出し、上アームと下アームのトランジスタが同時にオ
ン状態となり電源短絡となる危険性があった。
ッサ等のｉＣ回路で構成されていた場合に、インバータ
装置自身が出すノイズによって前記インバータ制御回路
が誤動作した場合のトランジスタの誤動作については配
慮がされておらず、インバータ部トランジスタへ誤信号
を出し、上アームと下アームのトランジスタが同時にオ
ン状態となり電源短絡となる危険性があった。
本発明の目的は、インバータ制御回路が誤動作〔課題を
解決するための手段〕 上記目的は、インバータ制御回路から同相の上。
解決するための手段〕 上記目的は、インバータ制御回路から同相の上。
下アームに対して各々ともオン状態になる信号が出力さ
れた場合に上、下アームのトランジスタの両方共オフす
るような信号に変換する誤動作防止回路をインバータ制
御回路とトランジスタベースアンプ回路の間に設けるこ
とにより達成される。
れた場合に上、下アームのトランジスタの両方共オフす
るような信号に変換する誤動作防止回路をインバータ制
御回路とトランジスタベースアンプ回路の間に設けるこ
とにより達成される。
インバータ制御回路とトランジスタベースアンプ回路と
の間に設けた誤動作時］ヒ回路は、インバータ制御回路
から同相の上、下アームのトランジスタへ両方共オン状
態となるような信号が出力された時のみ上、下アームト
ランジスタ共オフ状態となるような信号を出力するため
、同相の上、下トランジスタが同時にオンし、電源短絡
状態となることはない。これをタイムチャートを用いて
説明する。タイムチャートを第２図に示す。
の間に設けた誤動作時］ヒ回路は、インバータ制御回路
から同相の上、下アームのトランジスタへ両方共オン状
態となるような信号が出力された時のみ上、下アームト
ランジスタ共オフ状態となるような信号を出力するため
、同相の上、下トランジスタが同時にオンし、電源短絡
状態となることはない。これをタイムチャートを用いて
説明する。タイムチャートを第２図に示す。
誤動作防止回路出力である上アームトランジスタの信号
は、上アームトランジスタベース信号（Ａ信号）と下ア
ームトランジスタベース信号を反転した信号（Ｂ信号）
のＡＮＤをとった信号である。下アームトランジスタの
信号は、上アームトランジスタベース信号を反転した信
号（Ａ信号）と下アームトランジスタベース信号（Ｂ信
号）のＡＮＤをとった信号である。ここで■〜■の各期
間における各信号の関係を説明する。
は、上アームトランジスタベース信号（Ａ信号）と下ア
ームトランジスタベース信号を反転した信号（Ｂ信号）
のＡＮＤをとった信号である。下アームトランジスタの
信号は、上アームトランジスタベース信号を反転した信
号（Ａ信号）と下アームトランジスタベース信号（Ｂ信
号）のＡＮＤをとった信号である。ここで■〜■の各期
間における各信号の関係を説明する。
期間Ｉにおいて、Ａ信号、Ｂ信号共りであるため、それ
らを反転したＡ信号、Ｂ信号共Ｈとなる。
らを反転したＡ信号、Ｂ信号共Ｈとなる。
従って上アームトランジスタ信号である誤動作防止回路
からの出力は、Ａ信号とＢ信号のＡＮＤをとったもので
あるためＬとなる。同様に下アームトランジスタ信号で
ある誤動作時ＩＬ回路からの出力も■、となる。
からの出力は、Ａ信号とＢ信号のＡＮＤをとったもので
あるためＬとなる。同様に下アームトランジスタ信号で
ある誤動作時ＩＬ回路からの出力も■、となる。
期間■において、Ａ信号はＨ，Ｂ信号はＬであるため、
Ａ信号はり、Ｂ信号はＨとなる。このため上アームトラ
ンジスタ信号はＨとなり、下アームトランジスタ信号は
Ｌとなる。
Ａ信号はり、Ｂ信号はＨとなる。このため上アームトラ
ンジスタ信号はＨとなり、下アームトランジスタ信号は
Ｌとなる。
期間■において、Ａ信号はり、Ｂ信号はＨであるため、
Ａ信号はＨ，Ｂ信号はＬとなる。このため上アームトラ
ンジスタ信号はＬとなり、下アームトランジスタ信号は
Ｈとなる。以上の様に、Ａ信号、Ｂ信号がＨとなってい
ない場合は、それぞれの信号と同じ信号が誤動作防止回
路から出力される。
Ａ信号はＨ，Ｂ信号はＬとなる。このため上アームトラ
ンジスタ信号はＬとなり、下アームトランジスタ信号は
Ｈとなる。以上の様に、Ａ信号、Ｂ信号がＨとなってい
ない場合は、それぞれの信号と同じ信号が誤動作防止回
路から出力される。
期間ＩＶにおいて、Ａ信号、Ｂ信号共Ｉ］の場合は、Ａ
信号、Ｂ信号共Ｉ７となり、上アームトランジスタ信号
、下アームトランジスタ信号共■、となる。
信号、Ｂ信号共Ｉ７となり、上アームトランジスタ信号
、下アームトランジスタ信号共■、となる。
従って、上、下アームトランジスタが同時にオンになる
様な場合のみ誤動作防止回路の働きにより、上、下アー
ム共オフになる様な信号に変換して出力するので、電源
短絡等を防止することができる。
様な場合のみ誤動作防止回路の働きにより、上、下アー
ム共オフになる様な信号に変換して出力するので、電源
短絡等を防止することができる。
以下、本発明の一実施例を図面を用いて説明する。
第１図において、Ｉ Ｕは上アームＵ相トランジスタ、
１ｖは上アームＶ相トランジスタ、ＩＷは上アームＷ相
トランジスタ、２Ｕは下アームＵ相トランジスタ、２■
は下アームＶ相トランジスタ、２Ｗは下アームＷ相トラ
ンジスタであり、これらによりインバータ部トランジス
タを構成する。３はモータであり、インバータ装置によ
り駆動される。７はインバータ制御回路で、インバータ
部トランジスタ１ ｔＪ〜ＩＷ、２Ｕ〜２Ｗへ信号を供
給する。５はＡＮＤゲート、６はＮ Ｏ’Ｉ”ゲートで
ある。４は短絡防止回路でＡＮＤゲート５とＮＯＴゲー
ト６により構成される。Ａは上アームＵ相ベース信号、
Ｂは下アームＵ相ベース信号、Ｃは上アームＶ相信号、
Ｄは下アームＶ相ベース信号、Ｅは上アー１ｓＷ相ベー
ス信号、Ｆは下アームＷ相ベース信号信号で、それぞれ
インバータ制御回路７より出力される。
１ｖは上アームＶ相トランジスタ、ＩＷは上アームＷ相
トランジスタ、２Ｕは下アームＵ相トランジスタ、２■
は下アームＶ相トランジスタ、２Ｗは下アームＷ相トラ
ンジスタであり、これらによりインバータ部トランジス
タを構成する。３はモータであり、インバータ装置によ
り駆動される。７はインバータ制御回路で、インバータ
部トランジスタ１ ｔＪ〜ＩＷ、２Ｕ〜２Ｗへ信号を供
給する。５はＡＮＤゲート、６はＮ Ｏ’Ｉ”ゲートで
ある。４は短絡防止回路でＡＮＤゲート５とＮＯＴゲー
ト６により構成される。Ａは上アームＵ相ベース信号、
Ｂは下アームＵ相ベース信号、Ｃは上アームＶ相信号、
Ｄは下アームＶ相ベース信号、Ｅは上アー１ｓＷ相ベー
ス信号、Ｆは下アームＷ相ベース信号信号で、それぞれ
インバータ制御回路７より出力される。
Ａ′〜Ｆ′は前記Ａ−Ｆに対する短絡防止回路４からの
出力である。
出力である。
図示において、Ｕ相トランジスタの短絡防止動作につい
て説明する。上アーム（Ｊ相トランジスタＩＵがオン状
態となるような上アームｔＪ相ベース信号Ａをハイとし
、オフ状態となるような信号をロウとする。下アームＵ
相ベース信号についても同様とする。
て説明する。上アーム（Ｊ相トランジスタＩＵがオン状
態となるような上アームｔＪ相ベース信号Ａをハイとし
、オフ状態となるような信号をロウとする。下アームＵ
相ベース信号についても同様とする。
上アームＵ相ベース信号Ａと、下アームＵ相ベース信号
Ｂが共にハイの場合、上アームＵ相用のＡ Ｎ Ｄゲー
ト５には、上アームＵ相ベース信号Ａはハイのまま与え
られ、下アームＵ相ベース信号Ｂは上アームＵ相用のＮ
Ｏ”１’ゲート６により反転されロウとして与えられ
る。このため上アームＵ相用のＡＮＤゲート５から出力
される上アームＵ相ベース信号Ａ′はロウとなり上アー
ｂ Ｕ相トランジスタＩＵのベースはロウとなるためオ
ンしない。下アームＵ相用のＡ Ｎ ＋、）ゲート５に
は、−トアームＵ相ベース信号Ｂはハイのまま与えられ
、上アームｔＪ相ベース信号Ａは下アーＡ％ｔＪ相用の
ＮＯＴゲート６により反転されロウとして与えられる。
Ｂが共にハイの場合、上アームＵ相用のＡ Ｎ Ｄゲー
ト５には、上アームＵ相ベース信号Ａはハイのまま与え
られ、下アームＵ相ベース信号Ｂは上アームＵ相用のＮ
Ｏ”１’ゲート６により反転されロウとして与えられ
る。このため上アームＵ相用のＡＮＤゲート５から出力
される上アームＵ相ベース信号Ａ′はロウとなり上アー
ｂ Ｕ相トランジスタＩＵのベースはロウとなるためオ
ンしない。下アームＵ相用のＡ Ｎ ＋、）ゲート５に
は、−トアームＵ相ベース信号Ｂはハイのまま与えられ
、上アームｔＪ相ベース信号Ａは下アーＡ％ｔＪ相用の
ＮＯＴゲート６により反転されロウとして与えられる。
このため上アームＵ相用のＮ Ａ Ｎ １．）ゲート５
からの出力される下アーＡｓ Ｕ相ベース信号Ｂ′はロ
ウとなり下アームｔＪ相トランジスタ２Ｕのベースはロ
ウとなるためオンしない。これにより、上アームＵ相ト
ランジスタ］Ｕと下アームＵ相トランジスタ２Ｕが同時
にオンすることがないため、電源短絡を防止できる。
からの出力される下アーＡｓ Ｕ相ベース信号Ｂ′はロ
ウとなり下アームｔＪ相トランジスタ２Ｕのベースはロ
ウとなるためオンしない。これにより、上アームＵ相ト
ランジスタ］Ｕと下アームＵ相トランジスタ２Ｕが同時
にオンすることがないため、電源短絡を防止できる。
上アームＵ相ベース信号Ａがハイで、下アームＵ相ベー
ス信号がロウの場合は、上アームＵ相用のＡ Ｎ Ｄゲ
ート５から出力されるよう上アーム（Ｊ相ベース信号Ａ
′はハイとなり、上アーム１１相用のＡ Ｎ Ｉ）ゲー
ト５から出力される下アームＵ相用ベース信号Ｂ ’は
ロウとなり、上アームＵ相トランジスタＩＵはオンし、
下アームＵ相トランジスタ２Ｕはオフするので正規の動
作が行なえる。
ス信号がロウの場合は、上アームＵ相用のＡ Ｎ Ｄゲ
ート５から出力されるよう上アーム（Ｊ相ベース信号Ａ
′はハイとなり、上アーム１１相用のＡ Ｎ Ｉ）ゲー
ト５から出力される下アームＵ相用ベース信号Ｂ ’は
ロウとなり、上アームＵ相トランジスタＩＵはオンし、
下アームＵ相トランジスタ２Ｕはオフするので正規の動
作が行なえる。
また、上アームＵ相ベース信号Ａがロウで、下アームＵ
相ベース信号Ｂがハイの場合は、上アームＴＪ相用のＡ
ＮＤゲート５から出力される上アームＵ相ベース信号Ａ
′はロウとなり、下アー１ｘＩＪ相用のＡ Ｎ Ｌ）ゲ
ート５から出力される下アーム〔ｌ相ベース信号はハイ
となり、上アームＵ相トランジスタＩＵはオフし、下ア
ームＵ相トランジスタ２Ｕはオンするので、正規の動作
が行なえる。
相ベース信号Ｂがハイの場合は、上アームＴＪ相用のＡ
ＮＤゲート５から出力される上アームＵ相ベース信号Ａ
′はロウとなり、下アー１ｘＩＪ相用のＡ Ｎ Ｌ）ゲ
ート５から出力される下アーム〔ｌ相ベース信号はハイ
となり、上アームＵ相トランジスタＩＵはオフし、下ア
ームＵ相トランジスタ２Ｕはオンするので、正規の動作
が行なえる。
■相、Ｗ相についても同様に、」二、下アームのトラン
ジスタが同時オンすることを防げるため、電流短絡をお
こすことはない。
ジスタが同時オンすることを防げるため、電流短絡をお
こすことはない。
本発明によれば、インバータ制御回路の誤動作による電
源短絡を防止できるので、インバータ装置に安全に対す
る新しい機能が付加されるという効果がある。
源短絡を防止できるので、インバータ装置に安全に対す
る新しい機能が付加されるという効果がある。
第１図は本発明の一実施例のインバータ装置の回路図、
第２図は、第１図の制御回路の作動のタイムチャート図
である。 ＩＵ・・・上アームＵ相トランジスタ、２Ｕ・・・下ア
ームｔＪ相トランジスタ、３・・モータ、４・・・短絡
防止回路、７・・・インバータ制御回路。
第２図は、第１図の制御回路の作動のタイムチャート図
である。 ＩＵ・・・上アームＵ相トランジスタ、２Ｕ・・・下ア
ームｔＪ相トランジスタ、３・・モータ、４・・・短絡
防止回路、７・・・インバータ制御回路。
Claims (1)
- １、モータに電流を供給するためのトランジスタと、前
記トランジスタへ制御信号を出力するインバータ制御回
路から成るモータ駆動装置において、前記インバータ制
御回路と前記トランジスタベースアンプ回路との間にト
ランジスタ短絡防止回路を設けたことを特徴とするイン
バータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190627A JPH0241664A (ja) | 1988-08-01 | 1988-08-01 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190627A JPH0241664A (ja) | 1988-08-01 | 1988-08-01 | インバータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0241664A true JPH0241664A (ja) | 1990-02-09 |
Family
ID=16261217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190627A Pending JPH0241664A (ja) | 1988-08-01 | 1988-08-01 | インバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101277868B1 (ko) * | 2011-11-08 | 2013-06-21 | 주식회사 포스코아이씨티 | 인버터 제어장치 및 제어방법 |
-
1988
- 1988-08-01 JP JP63190627A patent/JPH0241664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101277868B1 (ko) * | 2011-11-08 | 2013-06-21 | 주식회사 포스코아이씨티 | 인버터 제어장치 및 제어방법 |
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