JPH0241911B2 - - Google Patents

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JPH0241911B2
JPH0241911B2 JP58227791A JP22779183A JPH0241911B2 JP H0241911 B2 JPH0241911 B2 JP H0241911B2 JP 58227791 A JP58227791 A JP 58227791A JP 22779183 A JP22779183 A JP 22779183A JP H0241911 B2 JPH0241911 B2 JP H0241911B2
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region
annular
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junction
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions

Landscapes

  • Thyristors (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】
本発明は少くとも一動作モードにおいて逆バイ
アスで動作されるpn接合を有する、例えば整流
ダイオード、電界効果トランジスタ、バイポーラ
トランジスタ及びサイリスタのような半導体装置
に関するものである。 「Proceedings of the I.E.E.E」Vol.55、No.
8、August 1967、P.1409〜1414に発表されてい
るY.C.Kao及びE.D.Wolleyの論文“High
Voltage Planer P−N Junctions”には、同
心電界制限プレーナ接合構造を設けて降服電圧を
増大した半導体装置が開示されている。これらの
装置は半導体本体の主表面に隣接して一導電型の
本体部分を有している。反対導電型の能動装置領
域も前記主表面に隣接し、前記一導電型本体部分
と主pn接合を形成しており、このpn接合は前記
主表面で終端し、少くとも一動作モードにおいて
逆バイアスで動作される。前記能動装置領域の周
囲には少くとも3個の反対導電型の環状領域が存
在する。これらの環状領域も前記主表面と隣接
し、前記一導電型本体部分と相まつて逆バイアス
主pn接合からの空乏層の広がり内に位置する補
助pn接合を形成して主pn接合の降服電圧を増大
するようにしている。能動装置領域から離れて位
置する2個の外側環状領域間の間隔は能動装置領
域とこれに近接する内側環状領域との間の間隔よ
りも大きくする。前記能動装置領域と環状領域は
前記一導電型本体部分よりも遥かに高い不純物濃
度にする。 前記論文中には、前記環状領域がない場合には
表面に平行に延在する(主)pn接合の基体部分
よりもこのpn接合の表面終端部分に著しく高い
電界が生じ、表面においてpn接合のアバランシ
エ降服を生ずることが述べられている。前記環状
領域の配設は表面における電界を減少して接合の
基体部分の平面降服電圧に相当する高い電圧レベ
ルになるまで降服が起らないようにする。これら
環状領域は、主pn接合の基体部分の降服電圧よ
りも著しく低い電圧で主接合の空間電荷領域が第
1環状領域へ突抜けるような間隔で配置する。こ
の突抜け(パンチスルー)が生じると、それ以上
の電圧増大は第1環状領域により大きく吸収され
る。これはキヤリアがこの環状領域接合の外側に
デプリートされるからである。表面に隣接する主
接合部を横切つて発生する最大電界はこのパンチ
スルー電圧で決まり、従つてこの電界は前記環状
領域の間隔を調整することにより臨界電界より著
しく低い値に抑制することができる。これがため
これら環状領域は分圧器のように動作し、主接合
とこれら環状領域との間の電圧は間隔の関数にな
る。 前記論文のFig.3に開示されているように、
Kao及びWolleyにより製造及び研究された装置
においては隣接する環状領域間の間隔は能動装置
領域に近いものより遠いものの方を大きくしてい
る。この論文に述べられているように、この可変
間隔は単一の構造についてパンチスルー電圧の変
化を研究するために選択しているにすぎない。し
かし、その後、このように間隔を変えると均等間
隔の同心環状構造の場合より高い降服電圧を達成
することができることが確かめられた。しかし、
各々の装置の環状領域は全て同一の幅にされてお
り、Kao及びWolleyは関連する米国特許
1138237A号明細書において、環状領域の幅は重
要でなく、できるだけ幅狭にして主pn接合のた
めにできるだけ大きな半導体本体部分を与えるよ
うにするが良い旨述べている。この米国特許明細
書に開示されている各装置の環状領域も全て同一
の幅である。 本発明はこれら環状領域の幅はそれらの間隔と
ともに電圧特性を最適にするのに重要であるとい
う驚くべき事実を発見し、斯る認識に基づいて為
したものである。 本発明は、本体主表面に隣接する一導体型の本
体部分を有する半導体本体と、同様に前記主表面
に隣接する反対導電型の領域であつて前記一導電
型本体部分と相まつて前記主表面で終端すると共
に装置の少くとも一動作モードにおいて逆バイア
スで動作される主pn接合を形成する能動装置領
域と、該能動装置領域の周囲にあつて同様に前記
主表面に隣接し、前記一導電型本体部分と相まつ
て前記逆バイアスされた主pn接合からの空乏層
の拡がり内に位置する補助pn接合を形成して前
記主pn接合の降服電圧を増大する少くとも3個
の環状領域とを具え、これら環状領域は前記能動
装置領域から離れている2個の外側環状領域間の
間隔が前記能動装置領域とこれに近接する内側環
状領域との間の間隔より大きくなるよう配置し、
前記能動装置領域及び前記環状領域は前記本体部
分より遥かに高い不純物濃度にして成る半導体装
置において、前記能動装置領域に近接する内側環
状領域を前記能動装置領域から遠く離れている前
記2個の外側環状領域よりも幅広にしたことを特
徴とする。 驚いたことに、能動装置領域に近接して少くと
も1個の幅広の環状領域を設けることにより降服
電圧の増大を達成し得ると共に同心環状領域構造
により占められる本体の総表面積を能動装置領域
から遠い環状領域の幅を小さくすることにより低
減し得るという事実が確かめられた。この降服電
圧の増大は能動装置領域及び内側環状領域の外側
底部コーナ近くにおける空乏層内の等電位面の湾
曲が減少し、内側環状領域の幅の増大により電気
力線が引き伸ばされるために静電界が減少するこ
とに関係があるものと考えられる。この効果は浅
い領域、例えば主及び補助接合が本体主表面から
約5ミクロン以下の深さの場合に特に重要であ
る。所定の間隔の環状領域に対してこれらの領域
が浅いと前記等電位面の湾曲が大きくなり、ため
に電界の強さが増大し、降服電圧が減少する。 環状領域の数、幅及び間隔は所望の降服電圧に
より決まる。低電圧装置に対しては3個の環状領
域で充分とすることができ、その最内側環状領域
を2個の外側環状領域よりも幅広にする。特に浅
い接合を有する装置に対しては3個以上の環状領
域を通常設ける。これがため、所定の降服電圧を
維持するには接合深さが小さくなるにつれて多数
の環状領域が通常必要とされる。例えば、主及び
補助pn接合が約3ミクロンの深さで500ボルト以
上の降服電圧を有する装置には少くとも4個以上
の環状領域を設ける。特に浅い接合に対しては、
等電位面の湾曲を減少させると共にコンパクトな
構造を得るためには最内側環状領域の幅をこの領
域と能動装置領域との間隔の少くとも6倍以上、
深さの7倍以上及び外側環状領域の幅の少くとも
2倍以上にすることができる。もつと高電圧の装
置に対してはもつと多数の外側環状領域を付加
し、最内側環状領域の幅を著しく大きくすること
ができる。例えば少くとも1000ボルトの降服電圧
と約3ミクロンの接合深さを有する装置には10〜
15個の環状領域を設け、その最内側環状領域の幅
をこれと能動装置領域との間隔の15倍以上、その
深さの12倍以上及び最外側環状領域の幅の6倍以
上にすることができる。 環状領域は互に同一の幅を有する少くとも2個
の順次の環状領域から成る少くとも一つのグルー
プを具えるものとすることができる。このように
すると環状領域の設計回析が簡単になり、特に能
動装置領域に近接しない環状領域を同一幅のグル
ープにするのが好適である。これがため、能動装
置領域と同一幅の環状領域グループとの間に、こ
のグループの領域より幅の広い少くとも1個の最
内側環状領域を設けることができる。この1個以
上の幅広最内側環状領域の幅は電気力線の伸長が
最適となるよう個々に選択することができる。し
かし、ある種の装置に対しては1個以上の幅広最
内側環状領域を他のグループの環状領域の幅より
大きい同一の幅を有するグループに構成すれば十
分である。 降服電圧を最適にするためには、環状領域の間
隔をその間隔が能動装置領域から離れるにつれて
大きくなるように変えるのが一般に好適である。
これがため、能動装置領域から遠い2個の外側環
状領域間の間隔を能動装置領域と最内側環状領域
との間の間隔より大きくする。しかし、最内側環
状領域は幅広にして前記2個の外側環状領域間の
間隔がこの最内側環状領域の幅より小さく(例え
ば半分以下)なるようにするのが好適である。能
動装置領域から遠く離れている外側環状領域間の
間隔は能動装置領域から離れるに従つて順次大き
くして空乏層のこれらの幅狭遠隔(外側)環状領
域への拡がりが最適になるようにするのが好適で
ある。本発明者は、純理論に反し、これらの遠隔
環状領域の間隔の比較的小さな変化が能動装置領
域及び内側環状領域のpn接合部における静電界
及び降服にかなりの影響を及ぼすことができると
いう事実を確かめた。このことは、内側環状領域
の小間隔が再現可能な最小離間隔に対する技術的
制約、例えば斯る装置の構造に一般に使用される
製造処理における例えばマスク窓形成時の横方向
エツチング及び領域形成時の横方向拡散により制
限を受ける場合に特に有用である。これがため、
能動装置領域に近接する少くとも2個の環状領域
間並びに能動装置領域と最内側環状領域との間は
同一の小間隔を用いることができる。 以下、図面を参照して本発明の実施例につき説
明する。 第1図の半導体装置は半導体本体10を具え、
該本体は上側主表面に隣接する一導電型(図示の
例ではn型)の本体部分12を有する。反対導電
型(図示の例ではp型)の能動装置領域11も前
記上側主表面に隣接し、前記本体部分12と上側
主表面で終端する主pn接合20を形成する。こ
のpn接合20は、第1図の電極A及びB間にバ
イアス電圧が供給され、装置の少くとも一動作モ
ードにおいて逆バイアスで動作される。 能動装置領域11の周囲に反対導電型(本例で
はp型)の同心環状領域1〜6を具える。これら
環状領域1〜6も上側主表面と隣接し、本体部分
12と相まつて逆バイアスされた主pn接合20
からの空乏層30の拡がり内に位置する補助pn
接合21〜26を形して主pn接合20の降服電
圧を増大する。第1図においては空乏層30を本
体部分20の厚さ全体を横切つて延在するよう例
示してあるが、この空乏層は場合によつては接合
20からそんなに深く延在しないこともある。 能動装置領域11及び環状領域1〜6は本体部
分12より遥かに高い不純物濃度とし、反対導電
型(p型)の不純物を本体部分12に局部的に注
入又は/及び拡散によりオーバドープすることに
より形成することができる。第1図には本体10
の上側主表面上にあつてマスク窓として作用する
開口を有する絶縁不活性層18を示してあり、こ
れらの開口を経てこの局部的不純物添加を行なつ
て領域1〜6及び11を形成することができる。
装置のタイプに応じて他の絶縁不活性層をこれら
の開口内に設けて本体10の上側主表面の電極接
点部を除く全ての露出部分を不活性化することが
できる。本体部分12と同一の導電型の高濃度チ
ヤンネルストツパ領域14を領域1〜6の周囲に
同心状に延在させ、この領域は領域11及び1〜
6とは別の工程において局部的不純物添加により
形成する。 環状領域1〜6及び14は本体10の上側主表
面において能動装置領域11を中心に対称な円形
リングとすることができる。しかし、能動装置領
域11の形状及び装置のタイプに応じて他の形状
にすることもできる。例えば領域11を直線の辺
と丸いコーナ部を有する矩形とすることができる
場合には、同心リング1〜6及び14も同様に直
線の辺と丸いコーナ部を有する矩形とすることが
できる。このような種々の幾何学形状及び配置は
パワー半導体装置の分野において既知であるので
ここではこれ以上説明しない。図面を簡単明瞭と
するために、第1図には能動装置領域11の右側
にある環状領域構造部11,1,2,3,4,
5,6及び14の断面のみを示してある。 第1図の基本的な装置構造は本発明に従つた
種々のタイプの半導体装置、例えばパワー整流ダ
イオード、高電圧バイポーラトランジスタ、サイ
リスタ、又は高電圧絶縁ゲート電界効果トランジ
スタに用いることができる。パワー整流ダイオー
ドの場合にはpn接合20をもつて整流接合を構
成し、電極A及びBを形成する金属層をもつてダ
イオード端子を構成することができる。本体部分
12は高固有抵抗のn型基板とし、その下側主表
面側に高濃度のn型層13を拡散し、その上側主
表面側にp型領域11,1〜6を拡散することが
できる。絶縁ゲート電界効果トランジスタの場合
には、pn接合20をもつて中心p型ソース領域
と中間チヤンネル領域を取り囲む環状p型ドレイ
ン領域11から成るドレイン接合を構成すること
ができる。本体部分12は高濃度n型基板13上
の高固有抵抗のn型エピタキシヤル層とし、p型
ソース領域を高濃度基板13に既知の方法で短絡
することができる。 バイポーラトランジスタの場合には、pn接合
20をもつてトランジスタのベース−コレクタ接
合を構成し、領域11を高濃度n型基板13上の
高固有抵抗のn型エピタキシヤル層12内に設け
られたp型ベース領域とする。電極A及びBはト
ランジスタのベース及びコレクタ端子とし、ベー
ス領域11内に少くとも1個の高濃度n型エミツ
タ領域を設ける。しかし、主pn接合20はサイ
リスタ構造の1つの阻止接合とすることもでき
る。この場合には第1図の構造を、高い固有抵抗
のn型基板12を有し、この基板内にp型領域1
1及び13を拡散して2個の対向する阻止pn接
合を形成し、p型領域13をもつてサイリスタの
アノードを構成すると共にn型カソード(エミツ
タ)をp型ベース領域11内に設けた構造に変更
にすれば良い。 一連の同心環状リング1〜6は空乏層30の拡
がりを本体表面30に沿つて拡大してその表面に
隣接する静電界をアバランシエ降服により電子正
孔対が発生する臨界電界より低い値に低減して
pn接合20の降服電圧を増大するよう作用する。
本発明者は、ピーク静電界は空乏層30内におい
て能動装置領域11の外側下部コーナ20′の近
く及び/又は内側環状領域の外側下部コーナ部2
1′の近くにおいて発生することを確かめた。こ
のピーク静電界はこれらコーナ部20′,21′近
くの等電位面の湾曲の結果として生じ、特に領域
11,1等及び接合20,21等が浅い(例えば
10ミクロン以下)のときに生ずる。環状領域1〜
6が既知の構成の場合には主接合20の降服電圧
はこれらピーク静電界の1つによるアバランシエ
降服により制限される。 本発明においては、能動装置領域11に隣接す
る1個以上の環状領域(例えば第1図の1,2及
び3)の幅を大きくしてこのピーク静電界を減少
させて降服電圧を増大させる。このコーナ部2
0′,21′近くのピーク電界の低減は内側環状領
域(例えば第1図の領域1,2及び3)の幅の増
大により電気力線が引き伸ばされる結果と考えら
れる。能動装置領域11から遠く離れている環状
領域(例えば領域4,5及び6)は第1図に示す
ように幅狭にする。これは全環状領域部を収納す
るのに必要な表面積を減少するのに有益であり、
特に環状領域の間隔を能動装置領域11から離れ
るに従つて大きくする場合に有益である。本発明
者はこれらの幅狭外側環状領域(例えば第1図の
領域4,5及び6)の間隔の比較的小さな変化が
能動装置領域11及び幅広内側環状領域(例えば
領域1,2及び3)の接合20,21,22等に
おける静電界の低減にかなりの効果を有し得るこ
とを確かめた。 第1図は正しい寸法比で描かれておらず、特に
種々の部分の厚さと深さの比は図を明瞭とするた
めに大きくしたり小さくしてある点に注意された
い。環状領域の正確な数、幅及び間隔は所望の降
服電圧及びこれら領域の深さに依存し、これらの
値は装置のタイプに適するよう選択する。一例と
して、領域11及び1〜6を3.25ミクロンの深さ
に拡散し、それらの表面不純物濃度は7×1018cm
−3とし、本体部分12は2.5×1014cm-3の不純物濃
度で44ミクロンの厚さを有するものとし、約500
ボルトの動作電圧(主pn接合20間)を有する
ようにした第1図の装置に対し、その同心配置の
6個のp型環状領域1〜6の好適な幅wと間隔d
の一例を表に示す。
【表】 表の第2欄において、第1の値は本体部分1
2内の領域1〜6,11及び14に対し約2.5ミ
クロンの横方向拡散があるものとした最終装置の
各領域の実際の間隔又は幅であり、第2の値はマ
スク部分18及び領域1〜6,11及び14を拡
散するマスク窓の寸法である。 表の例では、最内側環状領域1の幅w1はそ
の深さの7倍より大きく、能動装置領域11と領
域1との間隔d1の12倍より大きく、最外側環
状領域6の幅w6の2より大きい。領域4,5及
び6は互に同一の幅を有する外側環状領域のグル
ープを構成し、領域2及び3は互に同一の幅を有
する内側環状領域のグループを構成する。最内側
領域1の幅は領域2及び3よりも大きい。能動装
置領域11から遠く離れている環状領域4,5及
び6間の間隔d4,d5及びd6は能動装置領域
11と最内側環状領域1との間隔d1より大きい
が、最内側幅広環状領域1の幅w1の3分の1よ
り小さい。能動装置領域11から遠い環状領域
3,4,5及び6間の間隔d4,d5,d6は能
動装置領域11から離れるに従つて順に増大す
る。領域1及び2は能動装置領域11と最内側環
状領域1との間の間隔d1と同一の間隔d2を有
し、この間隔d1,d2は確実に再現可能に得る
ことができる拡散領域11,1及び2間の最小間
隔に相当する。 第2図は表の例について主接合20の逆バイ
アス電位の関数である各環状領域1〜6と関連す
る静電界及び浮動電位の数値解析を行なつて得ら
れたアバランシエ降服特性を説明するものであ
る。この数値解析は「The Journal of the
Society for Industrial and Applied
Mathematics(SIAM) on Numerical
Analysis」Vol.5、(1968)、P.530〜552にH.L.
Stoneが開示しているようなルーチンを用いる差
分アルゴリズムを使つてコンピユータで実行し
た。「IEEE Transactions on Electron
Devices」Vol.ED−22、No.1、(1975)、P.910〜
916にU.A.K.Temple及びM.S.Adlerが開示して
いるような空乏領域理論を用いて、オフ状態の解
析に一般に重要でないキヤリア濃度を得るための
指数関数を評価する時間のかゝる複雑な計算を避
けた。浮動電位領域は「IEEE Transactions on
Electron Devices」Vol.ED−24、No.2、(1977)、
P.107〜113にM.S.Adler、U.A.K.Temple、A.P.
Ferro及びR.C.Rustayが開示しているのと同様の
方法で処理した。即ち、各領域の接合境界全体を
個々にサーチして当該領域の最小逆バイアス点又
は最大順方向バイアス点を決定し、次いで当該領
域の電位を最小逆バイアス点又は最大順方向バイ
アス点を通るキヤリア注入が丁度阻止されるよう
に調整した。同心環状領域部の電位分布のコンピ
ユータモデタルを主接合20の所定の逆バイアス
状態に対してこのように設定して各領域の電界ピ
ークを通る電気力線を決定し、(「Solid State
Electronics」Vol.13、(1970)、P.583〜608にR.
Van Overstraeten及びH.de Manが記載してい
るような)アバランシエインテグラルをこれら電
気力線に沿つて評価した。使用した実際のアルゴ
リズムは本発明の理解にとつて重要なことではな
いので、本明細書ではこれ以上の詳細な説明はし
ない。 最大逆バイアス電圧におけるアバランシエ降服
を避ける安全設計のためには1以下或は最大で1
に等しいアバランシエインテグラルが必要とされ
る。環状領域部の降服特性を解析するときは各環
状領域内の電界ピークから計算される正孔アバラ
ンシエインテグラルIpを考慮するだけで良く、こ
れはこの正孔アバランシエインテグラルIpの方が
電子アバランシエインテグラルINよりも静電界の
強い関数であるためである。更に、Ioが1.0に等
しい場合にはIpも1.0に等しく、Ioが1.0以下の場
合にはIpも1.0以下であり、またIoが1.0以上の場
合にはIpも1.0以上である。 第2図は(上述の実施例に対しこのように計算
した)アバランシエインテグラルIpを第1図及び
第2図に11,1,2,3,4,5及び6で示す
種々のp型領域の関数としてプロツトしたグラフ
を示すものである。これら種々の領域(3.25ミク
ロンの厚さを有する)の幅w及び間隔dは表に
示してある。pn接合20間の逆バイアス電圧は
550ボルトとした。第2図から、この環状領域部
における最高正孔アバランシエインテグラルは能
動装置領域11及び主接合20と関連するが、こ
の最高正孔アバランシエインテグラル(約0.9)
はアバランシエ降服の臨界値1.0より低いことが
解る。 第3図は550ボルトの逆バイアスにおける第1
図の変形例に対する同様のグラフを示す。この変
形例は上記の例と領域の深さが同一であると共に
d1〜d6,dx,w2〜w6及びwxが表と同
一の値であるが、最内側環状領域1の幅w1が25
ミクロンから15ミクロンに減少されている(マス
ク窓の幅は10ミクロン)。これがため、この変形
例では内側環状領域1,2及び3は互に同一の幅
を有する幅広環状領域のグループを構成する。第
2図と第3図を比較すると、幅広最内側環状領域
1の幅の減少は能動装置領域11及び主接合20
に対する正孔アバランシエインテグラルIpを増大
し、この場合にはアバランシエインテグラルは臨
界値1.0より僅かに大きくなる。コンピユータモ
デルの解析によると、このアバランシエインテグ
ラルの増大は接合20の外側下部コーナ20′に
近接する等電位線の湾曲の僅かな増大と関係のあ
ることが示された。第3図の装置は550ボルト以
下の降服電圧を有するが、領域1,2及び3が領
域4,5及び6より大きい幅を有することにより
アバランシエインテグラルの僅かな増大は維持さ
れるので、この装置は約500ボルトまでの電圧で
動作することができる。しかし、第3図の構造
は、アバランシエインテグラルの僅かな増大のた
めに、絶縁層18の電荷状態がその下側の空乏層
内の静電界に及ぼす影響或は種々の領域の製造公
差の影響による早期降服を受け易いため、第2図
のもの(表)より不利である。これがため、第
3図の環状領域部を有する装置は第2図のものよ
り僅かに低い電圧で動作させるのが好適である。 本発明に従わないで全ての領域が互に同一の幅
(10ミクロン)を有すると共に同一の深さ(3.25
ミクロン)を有する環状領域部では、主接合20
近くの正孔アバランシエインテグラルはかなり低
い逆バイアス電圧でも1より大きく増大する。こ
れがため、この場合には環状領域間の間隔を能動
装置領域からの距離に従つて大きくするにもかゝ
わらず、かなり低い電圧でアバランシエ降服が発
生する。数値解析の結果、この場合のアバランシ
エインテグラルIpの増大は内側領域の接合20,
21等の外側下部コーナ20′,21′に近接する
等電位線の湾曲と関連するピーク電界に起因する
ことが示された。 本発明においては多くの変形や変更が可能であ
ること明らかである。例えば、パワー整流ダイオ
ードの場合には、ダイオードの整流接合を本体部
分12に対する金属−半導体シヨツトキー接点で
形成することができ、この接合を上述の反対導電
型の能動装置領域を構成する環状のガード領域1
1で限界することができる。また、一層高い固有
抵抗の本体部分12を用い、一層幅の広い内側環
状領域を能動装置領域に近接して付加することに
より一層高電圧の装置を製造することができる。
これがため、少くとも1000ボルトの降服電圧を有
する装置に対しては1014cm-3のドーピング濃度及
び90ミクロンの厚さを有する本体部分を用いるこ
とができると共に本発明に従つた間隔及び幅を有
する10〜15個の環状領域1,2等を設けることが
でき、その少くとも1個の最内側環状領域をこれ
と能動装置領域11との間隔d1の15倍以上、最
外側環状領域の幅の6倍以上にすることができ
る。本発明によるこれら環状領域1,2等の正確
な数、幅及び間隔は能動装置領域11及び環状領
域1,2等の深さが3〜5ミクロンのように浅い
場合でも1000ボルト動作に対して最適に定めるこ
とができる。ある種の装置においては、能動装置
領域と幅狭外側環状領域との間に幅広内側環状領
域を付加するのに加えて、これら幅狭外側環状領
域の2個の間に幅広環状領域を設けてその位置の
電界を減少させるのが好適である。 更に、装置の全ての領域の導電型を逆にして反
対導電型の装置を形成することができること明ら
かである。更にシリコン以外にも他の半導体材料
を用いることができるが、この場合には他の半導
体材料におけるアバランシエ降服の臨界電界強度
が異なる点を考慮する必要がある。更に、本体表
面上の絶縁層の代りに領域11,1〜6及び14
を半絶縁層又は絶縁層と半絶縁層の複合層で不活
性化することができる。
【図面の簡単な説明】
第1図は本発明による半導体装置の一部の断面
図、第2図は第1図の装置の特定の例の環状領域
1〜6の各々の番号Nに対する正孔アバランシエ
インテグラルIpを示すグラフ、第3図は第1図の
装置の変形例に関する第2図と同様のグラフであ
る。 10……半導体本体、11……能動装置領域、
12……一導電型本体部分、1,2,3,4,
5,6……同心環状領域、20……主pn接合、
21,22,23,24,25,26……補助
pn接合、30……空乏層、14……チヤンネル
ストツパ領域、18……絶縁層、w1,w2…w
6……環状領域の幅、d1,d2…d6……環状
領域の間隔。

Claims (1)

  1. 【特許請求の範囲】 1 本体主表面に隣接する一導電型の本体部分を
    有する半導体本体と、同様に前記主表面に隣接す
    る反対導電型の領域であつて前記一導電型本体部
    分と相まつて前記主表面で終端すると共に装置の
    少くとも一動作モードにおいて逆バイアスで動作
    される主pn接合を形成する能動装置領域と、該
    能動装置領域の周囲にあつて同様に前記主表面に
    隣接し、前記一導電型本体部分と相まつて前記逆
    バイアスされた主pn接合からの空乏層の拡がり
    内に位置する補助pn接合を形成して前記主pn接
    合の降服電圧を増大する少くとも3個の環状領域
    とを具え、これら環状領域は前記能動装置領域か
    ら離れている2個の外側環状領域間の間隔が前記
    能動装置領域とこれに近接する内側環状領域との
    間の間隔より大きくなるよう配置し、前記能動装
    置領域及び前記環状領域は前記本体部分より遥か
    に高い不純物濃度にして成る半導体装置におい
    て、前記能動装置領域に近接する内側環状領域は
    前記能動装置領域から離れている外側環状領域よ
    り幅広であることを特徴とする半導体装置。 2 特許請求の範囲第1項記載の半導体装置にお
    いて、前記内側環状領域の幅は前記外側環状領域
    の少なくとも1個の領域の幅より少くとも2倍で
    あることを特徴とする半導体装置。 3 特許請求の範囲第1又は2項記載の半導体装
    置において、前記内側環状領域の幅は該内側環状
    領域と能動装置領域との間の間隔の少なくとも6
    倍であることを特徴とする半導体装置。 4 特許請求の範囲第1、2又は3項記載の半導
    体装置において、前記内側環状領域の幅は該内側
    環状領域の深さの7倍以上であることを特徴とす
    る半導体装置。 5 特許請求の範囲第1、2、3又は4項記載の
    半導体装置において、前記環状領域は互に同一の
    幅を有する少なくとも2個の順次の環状領域から
    成る少なくとも一つのグループを具えることを特
    徴とする半導体装置。 6 特許請求の範囲第5項記載の半導体装置にお
    いて、前記能動装置領域と前記同一幅の環状領域
    のグループとの間に、該グループの環状領域より
    幅の広い少なくとも1個の最内側環状領域を具え
    ることを特徴とする半導体装置。 7 特許請求の範囲第1〜6項の何れかに記載の
    半導体装置において、前記内側環状領域の幅は前
    記能動装置領域から離れている2個の外側環状領
    域間の間隔より大きいことを特徴とする半導体装
    置。 8 特許請求の範囲第7項記載の半導体装置にお
    いて、前記能動装置領域に近接して、前記能動装
    置領域と最内側環状領域との間の間隔と同一の間
    隔を有する少なくとも2個の環状領域を具えるこ
    とを特徴とする半導体装置。 9 特許請求の範囲第1〜8項の何れかに記載の
    半導体装置において、前記能動装置領域から離れ
    ている外側環状領域間の間隔は能動装置領域から
    離れるに従つて順次大きくしてあることを特徴と
    する半導体装置。
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Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8401983A (nl) * 1984-06-22 1986-01-16 Philips Nv Halfgeleiderinrichting met verhoogde doorslagspanning.
DE3581348D1 (de) * 1984-09-28 1991-02-21 Siemens Ag Verfahren zum herstellen eines pn-uebergangs mit hoher durchbruchsspannung.
GB2167229B (en) * 1984-11-21 1988-07-20 Philips Electronic Associated Semiconductor devices
GB2173037A (en) * 1985-03-29 1986-10-01 Philips Electronic Associated Semiconductor devices employing conductivity modulation
FR2581252B1 (fr) * 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
GB2193596A (en) * 1986-08-08 1988-02-10 Philips Electronic Associated A semiconductor diode
EP0262356B1 (de) * 1986-09-30 1993-03-31 Siemens Aktiengesellschaft Verfahren zur Herstellung eines pn-Übergangs hoher Spannungsfestigkeit
EP0360036B1 (de) * 1988-09-20 1994-06-01 Siemens Aktiengesellschaft Planarer pn-Übergang hoher Spannungsfestigkeit
US5032878A (en) * 1990-01-02 1991-07-16 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant
US5075739A (en) * 1990-01-02 1991-12-24 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant and floating field plates
JP2708596B2 (ja) * 1990-01-31 1998-02-04 キヤノン株式会社 記録ヘッドおよびインクジェット記録装置
JP2556175B2 (ja) * 1990-06-12 1996-11-20 三菱電機株式会社 半導体装置における電界集中防止構造
GB9207860D0 (en) * 1992-04-09 1992-05-27 Philips Electronics Uk Ltd A semiconductor component
ATE159126T1 (de) * 1992-07-20 1997-10-15 Koninkl Philips Electronics Nv Halbleiteranordnung für hohe spannungen
GB9215653D0 (en) * 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
GB9216599D0 (en) * 1992-08-05 1992-09-16 Philips Electronics Uk Ltd A semiconductor device comprising a vertical insulated gate field effect device and a method of manufacturing such a device
GB9216953D0 (en) * 1992-08-11 1992-09-23 Philips Electronics Uk Ltd A semiconductor component
JP2812093B2 (ja) * 1992-09-17 1998-10-15 株式会社日立製作所 プレーナ接合を有する半導体装置
US5382825A (en) * 1993-01-07 1995-01-17 Harris Corporation Spiral edge passivation structure for semiconductor devices
US5345101A (en) * 1993-06-28 1994-09-06 Motorola, Inc. High voltage semiconductor structure and method
EP0661753A1 (en) * 1994-01-04 1995-07-05 Motorola, Inc. Semiconductor structure with field limiting ring and method for making
US5629552A (en) * 1995-01-17 1997-05-13 Ixys Corporation Stable high voltage semiconductor device structure
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
US6002159A (en) * 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP3632344B2 (ja) * 1997-01-06 2005-03-23 日産自動車株式会社 半導体装置
WO1999023703A1 (de) * 1997-11-03 1999-05-14 Infineon Technologies Ag Hochspannungsfeste randstruktur für halbleiterbauelemente
KR100317337B1 (ko) 2000-03-15 2001-12-22 박종섭 고전압 트랜지스터의 제조방법
US6642558B1 (en) * 2000-03-20 2003-11-04 Koninklijke Philips Electronics N.V. Method and apparatus of terminating a high voltage solid state device
GB2373634B (en) 2000-10-31 2004-12-08 Fuji Electric Co Ltd Semiconductor device
GB2403850B (en) * 2000-10-31 2005-05-11 Fuji Electric Co Ltd Semiconductor device
SE0004377D0 (sv) * 2000-11-29 2000-11-29 Abb Research Ltd A semiconductor device and a method for production thereof
JP5011611B2 (ja) 2001-06-12 2012-08-29 富士電機株式会社 半導体装置
DE10250608B4 (de) * 2002-10-30 2005-09-29 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Thyristorbauelement mit verbessertem Sperrverhalten in Rückwärtsrichtung
US20050259368A1 (en) * 2003-11-12 2005-11-24 Ted Letavic Method and apparatus of terminating a high voltage solid state device
DE102005023668B3 (de) * 2005-05-23 2006-11-09 Infineon Technologies Ag Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
DE102006025135A1 (de) * 2006-05-30 2007-12-06 Infineon Technologies Ag Halbleiterbauelement mit einer mehrere Abschnitte aufweisenden Passivierungsschicht
US7728403B2 (en) * 2006-05-31 2010-06-01 Cree Sweden Ab Semiconductor device
KR100853527B1 (ko) * 2006-12-13 2008-08-21 고려용접봉 주식회사 용접 와이어용 페일팩
EP2118933A1 (en) * 2007-01-10 2009-11-18 Freescale Semiconductor, Inc. Semiconductor device and method of forming a semiconductor device
JP5090043B2 (ja) * 2007-03-30 2012-12-05 オンセミコンダクター・トレーディング・リミテッド ダイオード
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
US8564088B2 (en) * 2008-08-19 2013-10-22 Infineon Technologies Austria Ag Semiconductor device having variably laterally doped zone with decreasing concentration formed in an edge region
US9153674B2 (en) 2009-04-09 2015-10-06 Infineon Technologies Austria Ag Insulated gate bipolar transistor
JP5558393B2 (ja) * 2011-03-10 2014-07-23 株式会社東芝 半導体装置
JP2012195519A (ja) * 2011-03-18 2012-10-11 Kyoto Univ 半導体素子及び半導体素子の製造方法
JP5534034B2 (ja) * 2011-08-05 2014-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法
US9224852B2 (en) 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
CN104221151B (zh) * 2012-03-16 2017-02-22 三菱电机株式会社 半导体装置及其制造方法
WO2014054319A1 (ja) * 2012-10-02 2014-04-10 三菱電機株式会社 半導体装置およびその製造方法
JP5784242B2 (ja) * 2012-10-11 2015-09-24 三菱電機株式会社 半導体装置およびその製造方法
US9385183B2 (en) 2012-12-06 2016-07-05 Mitsubishi Electric Corporation Semiconductor device
WO2014142331A1 (ja) * 2013-03-14 2014-09-18 富士電機株式会社 半導体装置
DE112013007163B4 (de) * 2013-06-12 2025-03-27 Mitsubishi Electric Corp. Halbleitervorrichtung
US10347489B2 (en) * 2013-07-02 2019-07-09 General Electric Company Semiconductor devices and methods of manufacture
JP2016195271A (ja) * 2016-07-04 2016-11-17 三菱電機株式会社 半導体装置
JP7227110B2 (ja) * 2019-09-18 2023-02-21 株式会社東芝 半導体装置
TWI743818B (zh) 2020-06-02 2021-10-21 台灣半導體股份有限公司 具有多保護環結構之蕭特基二極體
CN120805825B (zh) * 2025-09-08 2025-11-14 恒泰柯半导体(上海)有限公司 减少二极管反向漏电流的方法及系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3391287A (en) * 1965-07-30 1968-07-02 Westinghouse Electric Corp Guard junctions for p-nu junction semiconductor devices
DE1589529C3 (de) * 1967-06-19 1982-10-14 Robert Bosch Gmbh, 7000 Stuttgart Planartransistor
US4003072A (en) * 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
JPS523277B2 (ja) * 1973-05-19 1977-01-27
JPS553826A (en) * 1978-06-26 1980-01-11 Asahi Chem Ind Co Ltd Filter element
JPS56103463A (en) * 1980-01-21 1981-08-18 Nippon Denso Co Ltd Semiconductor device of high withstand voltage planar type

Also Published As

Publication number Publication date
GB2131603A (en) 1984-06-20
DE3375680D1 (en) 1988-03-17
EP0115093A3 (en) 1985-05-15
EP0115093B1 (en) 1988-02-10
EP0115093A2 (en) 1984-08-08
GB2131603B (en) 1985-12-18
US4573066A (en) 1986-02-25
JPS59110164A (ja) 1984-06-26

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